專利名稱：半導(dǎo)體器件的制作方法
半導(dǎo)糊牛
駄領(lǐng)域
本發(fā)明涉及一種半導(dǎo)皿件，其包括由MOS晶體管構(gòu)成的邏輯電路，尤其 涉及一種半導(dǎo)#^件，其采用了備用電流(standby current)斷氐的方法，以實(shí)現(xiàn) 降低半導(dǎo)體存儲(chǔ)器件如DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的備用操作(standby operation)中的電流。
背景就
近些年,半導(dǎo)，儲(chǔ)器件如DRAM常常安裝于移動(dòng)裝置中，并且^4、備用操 作中消耗電流成為重要因素。作為這種斷氐消耗電流的技術(shù)，將注意轉(zhuǎn)向倉嫩使 用比電源電壓VCC低的子電源電壓VCT和tti也電壓VSS高的子地電壓VST來 抑制MOS晶體管的子閾值電流的備用電流降低方法。M31將備用電流斷氏方法 用于DRAM中的多級(jí)反相電路等，在備用操作中可期望斷氏消耗電流(例如， 見日本特開專利公開Hll-31385)。
釆用備用電流斷氐方法的半導(dǎo)#11件的具體結(jié)構(gòu)實(shí)例于圖8和9中示出。 圖8示出了當(dāng)構(gòu)^ffi備用電流斷氐方法的半導(dǎo)體器件中的多級(jí)反相電路時(shí)，使 用對(duì)應(yīng)于兩級(jí)反相部分的MOS晶體管的電路結(jié)構(gòu)。圖8中，該結(jié)構(gòu)中，輸入信 號(hào)IN通過兩級(jí)反相器以便作為輸出信號(hào)OUT輸出且備用操作中輸出信號(hào)OUT 為低電平。該備用電流降低方法中，電源電壓VCC和地電壓VSS鄉(xiāng)到導(dǎo)通的 MOS晶體管，同時(shí)子電源電壓VCT和子地電壓VST ，到斷開的MOS晶體 管，并且，由此可以抑制不必要的子閾值電流。
如圖8中所示，第一級(jí)反相器包括一對(duì)PMOS晶體管P1和NMOS晶體管 Nl，其具有共同連接的柵極和共同連接的漏極。類^±&，第二級(jí)反相器包括一 對(duì)PMOS晶體管P2和NMOS晶體管N2，其具有共同連接的柵極和共同連接的 漏極。輸入信號(hào)IN ^i共到第一級(jí)的柵極，并且第一級(jí)的漏^^接到第二級(jí)的柵 極，以m第二級(jí)的漏極取出信號(hào)OUT。
PMOS晶體管P3用作P溝道側(cè)的驅(qū)動(dòng)器，并iM^到柵極的控制電壓 Vgp控制皿到源極的電源電壓VCC，以便在漏極產(chǎn)生比電源電壓VCC低的子
電源電壓VCT。另一方面，NMOS晶體管N3用作N溝道側(cè)的驅(qū)動(dòng)器，并且通 過跑共到柵極的控制電壓Vgn控制劍共到源極的地電壓VSS，以便在漏極產(chǎn)生 比地電壓VSS高的子地電壓VST。
在圖8中，形自于Mi共電源電壓VCC的主電源線Ll、用于Jli共地電壓 VSS的主接地線L2、用于提供子電源電壓VCT的子電源線L3和用于Jli乓子地 電壓VST的子接地線L4。在備用操作中，輸入信號(hào)IN降低，并且^B—級(jí)中 導(dǎo)通的PM0S晶體管P1的源極連接到主電源線L1，同時(shí)，在第一級(jí)中斷開的 NMOS晶體管Nl的源極連接到子接地線L4。而且，在第二級(jí)中斷開的PMOS 晶體管P2的源極連接到子電源線L3，同時(shí)在第二級(jí)中導(dǎo)通的NMOS晶體管N2 的源極連接到主接地線L2。
圖9示出了對(duì)應(yīng)于圖8的電路結(jié)構(gòu)的布局。圖9的布局包括其中分別形成 了 PMOS晶體管Pl、 P2和P3的擴(kuò)散層101、 102和103、分別形成了 NMOS 晶體管N1、 N2和N3的擴(kuò)散層104、 105和106、連接到晶體管的每一個(gè)柵電極 的柵極布線層111、其中形成了每個(gè)晶體管的源極/漏極的布線的源極/漏極布 線層112、以及其中形成了包括主電源線L1、主接地線L2、子電源線L3和子接 地線L4的各種布線的布線層113。擴(kuò)tm 101至106以及源極/漏極布線層112 S31多個(gè)觸點(diǎn)112連接，并且不同的布線層經(jīng)由 112連接。
圖9中，構(gòu)成了驅(qū)動(dòng)器的兩個(gè)PMOS晶體管P3和兩個(gè)NMOS晶體管N3 分別相互平行地設(shè)置，這與圖8的電路結(jié)構(gòu)不同。事實(shí)上，將設(shè)置的PMOS晶 體管P3和NMOS晶體管N3的M根據(jù)旨驅(qū)動(dòng)器的能力適當(dāng)?shù)卮_定。
在圖9的左側(cè)上，按照對(duì)應(yīng)于PMOS晶體管Pl和P2以及NMOS晶體管 Nl和N2的操作特性的尺寸形自于構(gòu)成兩級(jí)反相器的四個(gè)擴(kuò)散層101、 102、 104和105，并且必須設(shè)置相鄰的擴(kuò)散層101、 102、 104和105，以便按照設(shè)計(jì) 規(guī)則相互間隔預(yù)定距離。藉此，反相器部分占用的面積受圖9布局柳蹄lJ。
而且，在圖9右側(cè)，按照對(duì)應(yīng)于驅(qū)動(dòng)能力的尺寸形細(xì)于構(gòu)造驅(qū)動(dòng)器的兩 個(gè)擴(kuò)散層103和106，并且在圖9布局中橫向方向上需要額外尺寸(extra size)。 由此，戰(zhàn)用備用電流斷氐方法的結(jié)構(gòu)中，驅(qū)動(dòng)器部分相對(duì)于反相器部分的布局 面積不能被忽略。
而且，當(dāng)不采用備用電流斷氐方法時(shí)，僅需要在圖9的布線層113中形成 主電源線L1和主接地線L2。與此相反，當(dāng)采用備用電流斷氏方法時(shí)，除了主電 源線Ll和主接地線L2之外，還需要形成子電源線L3和子接地線L4。因此，
增加了四個(gè)電源線的布線占用的面積，導(dǎo)致有效使用布局方面的缺陷。
由此，根據(jù)采用備用電流降低方法的常規(guī)結(jié)構(gòu)，不可避免±也在半導(dǎo)儲(chǔ)件 的布局中增加用于設(shè)置驅(qū)動(dòng)器和布線的面積，并且出現(xiàn)了旨芯片尺寸增加的問 題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能夠?qū)崿F(xiàn)優(yōu)良的空間效率同時(shí)避免設(shè)置驅(qū)動(dòng)器和
布線的布局面積增加的半導(dǎo)，件，即使當(dāng)半導(dǎo),件的邏輯電路M31^ffi備用 電流斷氐方法構(gòu)成時(shí)也是這樣。
本發(fā)明的一個(gè)方面是一種半導(dǎo)，件，包括邏輯電路，包括多個(gè)MOS晶
體管，在電源側(cè)向邏輯電^Jii共電源電壓和比戶腿電源電壓低的子電源電壓，并
在接地側(cè)向邏輯電^^f共地^J5和比戶;Mi也電壓高的子地電壓；主電源線，用于
iif共戶，池電壓；以te接地線，用于^i共戶;^地電壓，其中構(gòu)成戶;M^輯電路
的單元電路包括:第一PMOS晶體管;第二PMOS晶體管;連接在戶;M第一PMOS
晶體管的源極和戶腿第二PMOS晶體管的源極之間的第三PMOS晶體管，其一
個(gè)連接節(jié)點(diǎn)連接到戶; ^i電源線，同時(shí)，在其另一4^接節(jié)點(diǎn)處產(chǎn)^^M子電源
電壓；第一MOS晶體管；第二NMOS晶體管；以及連接在戶;M第一NMOS晶 體管的源極和戶脫第二NMOS晶體管的源極之間的第三NMOS晶體管，其一個(gè)
連接節(jié)點(diǎn)連接到戶/Mi接i1^，并且在其另一^t接節(jié)點(diǎn)處產(chǎn)^^M子地電源。
根據(jù)本發(fā)明的半導(dǎo) 件，在單元電路中，用作p溝道側(cè)的驅(qū)動(dòng)器的第三
PMOS晶體管基于電源電壓產(chǎn)生子電源電壓，并且將電源電壓iit共到第一和第二
PMOS晶體管中的一個(gè)，同時(shí)將子電源腿麟到另一個(gè)。而且，用作N溝道 側(cè)的驅(qū)動(dòng)器的第三NMOS晶體管基于地電壓產(chǎn)生子地電壓，并且將地電壓Jii共
到第一和第二麗os晶體管中的一個(gè)，同時(shí)將子地電壓鄉(xiāng)到另一個(gè)。以這種
方式，由于邏輯電足總作所需的MOS晶體管能夠與用于驅(qū)動(dòng)器的MOS晶體管
集成構(gòu)造，因此不必^5:鄉(xiāng)設(shè)置驅(qū)動(dòng)器的空間，并且不需要^^蟲形成Jli共子電
源電壓和子地電壓的布線圖形。因此，在半導(dǎo)體器件中可以提高空間效率，并降 低芯片尺寸。
在本發(fā)明中，其中設(shè)置戶脫第三PMOS晶體管和其相反偵啲戶脫第一和第 二PMOS晶體管的第一擴(kuò)tm;其中設(shè)動(dòng)，第三NMOS晶體管和其相反側(cè)的 所述第一和第二 NMOS晶體管的第二擴(kuò)散層；包^Tf， MOS晶體管的柵
極布線的第一布線層；包 g^戶，mos晶體管的漏極/源極布線的第二布線 層；以及包括所述主電源線和所述主接地線的第三布線層可疊置在半導(dǎo)術(shù)寸底 上。
在本發(fā)明中，戶腿第三pmos晶體管可設(shè)置在戶;M第一擴(kuò),的中心，并
且所述第三nmos晶體管可設(shè)置在戶;M第二擴(kuò)散層的中心。
在本發(fā)明中，在位于所述第一擴(kuò)散層上方的所述第二布線層中，可設(shè)置由
戶皿第一和第三pmos晶體管共用的布線部分和由所，:HB第三pmos晶體
管共用的布線部分，并且在戶，位于戶;M第二擴(kuò)散層上方的所述第二布線層中，
可設(shè)置由所述第一和第三nmos晶體管共用的布線部分和由所述第二和第三 nmos晶體管共用的布線部分。
在本發(fā)明中，所，輯電路可以是由包括兩級(jí)反相器和用于驅(qū)動(dòng)該反相器 的驅(qū)動(dòng)器的所述單元電路構(gòu)成的預(yù)定級(jí)的反相電路，所述第三pmos晶體管可 用作p溝道側(cè)的驅(qū)動(dòng)器，并JifM第三nmos晶體管可用作n溝道側(cè)的驅(qū)動(dòng)器。
在本發(fā)明中，戶皿第三pmos晶體管和戶，第三nmos晶體管的操作可通 過Jli共到其各自柵極的控制電壓來控制。
在本發(fā)明中，可將輸入信號(hào)提供到所述第一 pmos晶體管和所述第一 nmos晶體管共同連接的柵極，所，一pmos晶體管和戶;f^第一nmos晶體
管的共同連接的漏極可連接到戶;M第二PMos晶，和戶;f^B二NMos晶體管
的共同連接的柵極，并且將輸出信號(hào)從所述第二 pmos晶體管和所述第二 nmos晶體管的共同連接的漏極輸出。
在本發(fā)明中，^^;M第一pmos晶體管側(cè)的所述第三PMOs晶體管的連接
節(jié)點(diǎn)可連接到所述主電源線，并且在所述第二 nmos晶體管側(cè)的所述第三
nmos晶體管的連接節(jié)點(diǎn)連接到戶;Mi接地線。
在本發(fā)明中，控制所述反相電路，以使所述輸出信號(hào)在備用操作中是低電平。
在本發(fā)明中，^^誠第二pmos晶體管偵啲戶/^第三pmos晶體管的連接
節(jié)點(diǎn)連接到戶;Mi電源線，并且在戶腿第一麗os晶體管側(cè)的戶腿第三麗os 晶體管的連接節(jié)點(diǎn)連接到0Mi接地線。
在本發(fā)明中，控制所述反相電路，以使所述輸出信號(hào)在備用操作中是高電平。
本發(fā)明的另一方面是一種半導(dǎo) 件，包括邏輯電路，包括多個(gè)mos晶
PSR(16):表示再現(xiàn)裝置的音頻再現(xiàn)設(shè)定的語言代碼 PSR(17):表示再現(xiàn)裝置的子標(biāo)題設(shè)定的語言代碼 PSR(18):用于菜單在薩的語言設(shè)定
PSR (19) - (63):保留
每次在顯示AV剪輯的各條圖像數(shù)據(jù)時(shí)更新PSR(8)。換句話說， 當(dāng)再現(xiàn)裝置顯示一條新的圖像數(shù)據(jù)時(shí)，將PSR (8)更新為表示由所 述一條新的圖像數(shù)據(jù)的顯示開始時(shí)間(出現(xiàn)時(shí)間)表示的值。通過參 考該P(yáng)SR(8)，獲知當(dāng)前再現(xiàn)點(diǎn)是可能的。
控制單元20通過與圖形解碼器12的雙向通信執(zhí)行集中控制。從 控制單元20到圖形解碼器12的通信會(huì)將在UO控制器18接收的UO 輸出到圖形解碼器12。從控制單元20到圖形解碼器12的通信會(huì)將 包括在ICS中的按鈕命令輸出到控制單元20。
在上述構(gòu)造的再現(xiàn)裝置中，各個(gè)構(gòu)成元件使用流水線操作來執(zhí)行 解碼處理。
圖33是表示由再現(xiàn)裝置執(zhí)行的流水線操作處理的時(shí)序圖。第四 行表示在BD-ROM中的顯示集合，第三行表示分別用于讀取ICS、 PDS和ODS的針對(duì)編碼數(shù)據(jù)緩沖器13的讀取周期。第二行表示由流 圖形處理器14執(zhí)行的針對(duì)ODS的解碼周期。第一行表示圖形控制器 17的處理周期。圖中的DTS 11、 DTS 12和DTS 13表示各個(gè)0DS 的解碼開始時(shí)間。通過DTS ll來完成將ODS (N-ODS[ODSl])(作 為N-ODS中的第一個(gè)ODS)存儲(chǔ)到編碼數(shù)據(jù)緩沖器13中，并且通 過DTS12來完成將ODS (N-ODS[ODSn])(作為N-ODS中的最后一
以下將參考附圖具有描述本發(fā)明的優(yōu)選實(shí)施例。以下，將描述其中將本發(fā)
明用于在半導(dǎo)皿件如DRAM中形成的反相電路的情況。
該實(shí)施例中，分別將如

圖1A和1B中示出的兩個(gè)結(jié)構(gòu)假設(shè)為多級(jí)反相電路 的實(shí)例，對(duì)該多個(gè)級(jí)反相電路采用如前戶腿的備用電流^f氐方法。以下，將作為 實(shí)例描述其中使用四個(gè)反相器II至14構(gòu)成向其輸入輸入信號(hào)IN和輸出輸出信 號(hào)OUT的四級(jí)反相電路的情況，并且向其增加用于電源電壓VCC、接地線VSS、 子電源電壓VCT和子地電壓VST的兩個(gè)電源線系統(tǒng)。
首先，圖1A示出了其中輸出信號(hào)0UT在備用操作中是高電平的反相電路 結(jié)構(gòu)。該結(jié)構(gòu)中，子電源電壓VCT和地腿VSS微妾嗨一級(jí)和第三級(jí)反相器 II和B，并且將電源電壓VCC和子地電壓VST鄉(xiāng)到第二級(jí)和第四級(jí)反相器 12和14。同時(shí)，圖1B示出了其中在備用操作中輸出信號(hào)0UT是低電平的反相 電路的結(jié)構(gòu)。在該結(jié)構(gòu)中，將電源電壓VCC和子地電壓VST提供到第一級(jí)和第 三級(jí)反相器II和13，并且將子電源電壓VCT和地電壓VSS ,到第二級(jí)和第 四級(jí)反相器12和14，以使電源線的連接與圖1A中相反。
在該實(shí)施例中,在反相電路的兩個(gè)結(jié)構(gòu)中，其中在備用操作中輸出信號(hào)OUT 為低電平的反相電路的實(shí)例主要如圖IB中戶;f^i也描述。圖IB中，示出了包括 兩級(jí)反相器I1和I2的單元電路U。在該實(shí)施例的半導(dǎo)，件中，由于ffi31重復(fù) 地設(shè)置各自作為一個(gè)單元的單元電路U來形成多級(jí)反相電路，因此以下將描述 圖1B的單元電路U的電路結(jié)構(gòu)和布局。
圖2示出了對(duì)應(yīng)于包括圖1B的反相電路中的第一級(jí)和第二級(jí)反相器Il和 12的單元電路U的艦MOS晶體管的秒各結(jié)構(gòu)。圖2的電路結(jié)構(gòu)包括三個(gè)PMOS 晶體管P1、 P2和P3、以&H個(gè)NMOS晶體管Nl、 N2和N3。而且，形成了用 于提供電源電壓VCC的主電源線L1和用于Jli共地電壓VSS的主接地線L2。
在上述電路結(jié)構(gòu)中，PMOS晶體管Pl (本發(fā)明的第一 PMOS晶體管)和 NMOS晶體管Nl (本發(fā)明的第一NMOS晶體管)成對(duì)以形麟一級(jí)反相器Il， 并且PMOS晶體管P2 (本發(fā)明的第二PMOS晶體管)和NMOS晶體管N2 (本 發(fā)明的第二NMOS晶體管)成對(duì)以形成第二級(jí)反相器I2。而且，PMOS晶體管 P3(本發(fā)明的第三PMOS晶體t)用作P溝道側(cè)的驅(qū)動(dòng)器，用于基于電源電壓VCC 產(chǎn)生子電源電壓VCT，并且NMOS晶體管N3(本發(fā)明的第三NMOS晶體管)用 作N溝道側(cè)的驅(qū)動(dòng)器，用于基于地電壓VSS產(chǎn)生子地電壓VST。 在第一級(jí)PMOS晶體管P1和NMOS晶體管N1中，將輸入信號(hào)IN輸入到 其共同連接的柵極，并且將具有與輸入信號(hào)IN相反相位的信號(hào)Sl從其共同連 接的漏極輸出。同時(shí)，在第二級(jí)PMOS晶體管P2和MOS晶體管N2中，信號(hào) Sl輸入到其共同連接的柵極，并且與輸入信號(hào)IN具有相同相的輸出信號(hào)OUT 從其共同連接的漏極輸出。
與圖8不同的是，該實(shí)施例的特征在于作為P溝道側(cè)的驅(qū)動(dòng)器的PMOS晶 體管P3和作為N溝道側(cè)上的驅(qū)動(dòng)器的NMOS晶體管N3連接在兩級(jí)反相器II 和I2之間，并由此與反相電路集成組合。換句話說，PMOS晶體管P3的源極通 過節(jié)點(diǎn)NP1連接到PMOS晶體管Pl的源極，同時(shí)其漏Mil節(jié)點(diǎn)NP2連接到 PMOS晶體管P2的源極。并且，NMOS晶體管N3的源極M3S節(jié)點(diǎn)NN2連接到 NMOS晶體管N2的源極，同時(shí)其漏tMil節(jié)點(diǎn)麗l連接到NMOS晶體管Nl 的源極。而且，節(jié)點(diǎn)NPl連接到主電源線Ll,同時(shí)節(jié)點(diǎn)NN2連接到主接地線 L2。
響應(yīng)于各自的控制電壓Vgp和Vgn M卜部控制在P溝道和N溝道側(cè)的驅(qū)動(dòng) 器。在正常操作(在非備用操作)中，當(dāng)運(yùn)行P溝道側(cè)的驅(qū)動(dòng)器時(shí)，使得施加到 PMOS晶體管P3柵極的控制電壓Vgp為高電平，以在 極處產(chǎn)生子電源電壓 VCT (對(duì)應(yīng)于VCC)。同時(shí)，當(dāng)運(yùn)行N溝道側(cè)的驅(qū)動(dòng)器時(shí)，使得施加到NMOS 晶體管N3的柵極的控制電壓Vgn為高電平以在^極處產(chǎn)生子地M VST(對(duì) 應(yīng)于VSS)。此外，M31使得控制電壓Vgp為高電平和使^^制電壓Vgn為低電 平，在備用時(shí)間暫停各自的驅(qū)動(dòng)器，以,生子電源頓VCT"VCC)和子地 電壓VST OVSS)。
在圖2的結(jié)構(gòu)中，在P溝道和N溝道側(cè)的各自的驅(qū)動(dòng)器當(dāng)鵬制電壓Vgp 控制為高電平荊雜制電壓Vgn控制為低電平時(shí)能實(shí)現(xiàn)如圖1中所示的兩個(gè)電 源線。這種情況下，比電源電壓VCC低的電源電壓VCT在P溝道側(cè)的節(jié)點(diǎn)NP2 處產(chǎn)生，并且比地極VSS高的子地電壓VST在N溝道側(cè)的節(jié)點(diǎn)NN1處產(chǎn)生。
接下來，對(duì)應(yīng)于圖2的電路結(jié)構(gòu)的布局將使用圖3來描述。在如圖3中所 示的布局中，疊置如下各層在P溝道側(cè)的擴(kuò)散層ll (本發(fā)明的第一擴(kuò)散層)， 在N溝道側(cè)的擴(kuò)鵬12 (本發(fā)明的第二擴(kuò)腿)，各自形鵬半導(dǎo)^M底上，連 接到^ MOS晶體管的柵電極的柵極布線層21 (本發(fā)明的第一布線層)、連接 到* MOS晶體管的源極/漏極的源極/漏極布線層22 (本發(fā)明的第二布線 層)、和其中形成主電源線L1、主接地線L2和驅(qū)動(dòng)，制電壓Vgp和Vgn的布線Lp和Ln的布線層23體發(fā)明的第三布線層)。
在P溝道側(cè)的擴(kuò)散層11中，形成設(shè)置在中心的PMOS晶體管P3和設(shè)置在 其相對(duì)側(cè)的PMOS晶體管Pl和P2。在擴(kuò)散層11上方平^i也交替設(shè)置源極/漏 極布線層22和柵極布線層21 ，并Jgi人圖3的左側(cè)看時(shí)，按如下!l,設(shè)置在PMOS 晶體管Pl上的布線部分Wpl和布線部分Wp2、對(duì)應(yīng)于節(jié)點(diǎn)NP1的布線部分 Wp3、 PMOS晶體管P3的布線部分Wp4、對(duì)應(yīng)于節(jié)點(diǎn)NP2的布線部分Wp5以 及PMOS晶體管P2的布線部分Wp6和布線部分Wp7。
在此，對(duì)應(yīng)于圖3布局的截面結(jié)構(gòu)示于圖4中。圖4是沿在圖3的A-A'截 面的截面結(jié)構(gòu)的圖，其中，經(jīng)由絕緣膜31形皿柵極布線層21中的三個(gè)布線部 分Wp2、 Wp4和Wp6，作為位于在下部半導(dǎo)體襯底上的擴(kuò)散層11上方的柵電 極。旨布線部分Wp2、 Wp4和Wp6的柵極寬度和柵極長度都根據(jù)其尺寸以及 擴(kuò)散層ll的尺寸確定。
在源極/漏極布線層22中的四個(gè)布線部分Wpl、 Wp3、 Wp5和Wp7設(shè)置 在擴(kuò)散層11和柵極布線層21上方，并_§3131多個(gè)具有預(yù)定尺寸和節(jié)距的開口觸 點(diǎn)32連接到擴(kuò)散層11。而且，布線層23形成于源極/漏極布線層22上方，并 且在圖3的A-A'截面部分處形成用于電源電壓VCC的主電源線Ll的圖形。
如圖3中所示，經(jīng)由垂直方向上的 觸點(diǎn)33和通路35連接不同的布線 層。即，分別形鵬于在柵極布線層21和源極/漏極布線層22之間連接的觸點(diǎn) 33、以及用于在源極/漏極布線層22和布線層23之間連接的通路35。而且， 在其上方相互交疊地OT觸點(diǎn)33和適珞35的位置作為連接部分34示出，以在 柵極布線層21和布線層23之間連接。 一般，多晶硅布線用于柵極布線層21， 并且金屬布線用于源極/漏極布線層22和布線層23 。
接下來，在N溝道側(cè)的擴(kuò),12中，形鵬中心體的NMOS晶體管N3 和在其相反偵般置的NMOS晶體管Nl和N2。以與擴(kuò)鶴ll相同的方式，在 擴(kuò)散層12上方平fi^交替i^g源極/漏極層22和柵極層21 ，并且從圖3中的 左側(cè)看時(shí)，按如下)I,設(shè)置NMOS晶體管M的布線部分Wnl和布線部分Wn2、 對(duì)應(yīng)于節(jié)點(diǎn)NN1的布線部分Wn3、 NMOS晶體管N3的布線部分Wn4、對(duì)應(yīng)于 節(jié)點(diǎn)NN2的布線部分Wn5以及NMOS晶體管N2的布線部分Wn6和布線部分 Wn7。
在N溝道側(cè)的擴(kuò)鵬12上方的針布線的設(shè)置都基本上與P溝道側(cè)的擴(kuò)散 層11相同。然而，在N溝道側(cè)的擴(kuò)散層12的寬度小于P溝道側(cè)的擴(kuò)鶴11的
寬度。這是由于NMOS晶體管具有比相同尺寸的PMOS晶體管高的電流供應(yīng)能 力。此外，在P溝道和N溝道側(cè)，在擴(kuò)鶴ll和12針中心Pf逝的相反側(cè)形 成凹進(jìn)微，以使其寬度小，如以下4繊述的。
如圖3中所示，在柵極布線層21中，在P溝道側(cè)的布線部分Wp2和在N 溝道側(cè)的布線部分Wn2共同連接，并且將輸入信號(hào)IN的布線圖形與之連接。還 共同連接P溝道側(cè)的布線部分Wp6和在N溝道側(cè)的布線部分Wn6。
同時(shí)，在源極/漏極布線層22中，P溝道側(cè)的布線部分Wpl和在N溝道 側(cè)的布線部分Wnl共同連接。在P溝道側(cè)的布線部分Wp7和在N溝道側(cè)的布 線部分Wn7也共同連接，并且將輸出信號(hào)OUT的布線圖形與^接。輸出信號(hào) OUT的布線圖形連接到輸入信號(hào)的布線圖形，用于隨后級(jí)的電路。
此外，分別M3^述的其間的觸點(diǎn)33，連接布線部分Wpl和布線部分Wp6， 并且連接布線部分Wnl和布線部分Wn6。
向其iii娥制電壓Vgp的布線Lp和向其ili娥制電壓Vgn的布線Ln形成 在布線層23中心附近的位置中。然后，分別3131±述的觸點(diǎn)33和通路35，連 接布線部分Wp4和布線Lp，并連接布線部分Wn4和布線Ln。
而且，圖3中布線層23的上部和下部位置、對(duì)應(yīng)于具有足夠尺寸以^i共電 源電壓VCC和地電壓VSS的主電源線Ll和主接地線L2的布線圖形相互平行 地形成。分別通iii^l^各35，連接布線部分Wp3和主電源線Ll，并連接布線 部分Wn5和主接ife^L2。
以這種方式，形^t應(yīng)于圖2的電路結(jié)構(gòu)的圖3的布局，并且能將兩級(jí)反 相電路設(shè)置在與圖8相比足夠窄的區(qū)域中。使用在P溝道側(cè)的擴(kuò)散層11 ,地 形成三個(gè)PMOS晶體管Pl 、 P2和P3，并且艦在N溝道側(cè)的擴(kuò)鵬12誠地 形成三個(gè)NMOS晶體管N1、 N2和N3。這種情況下，在P溝道側(cè)，作為兩個(gè) PMOS晶體管Pl和P3每一個(gè)源極的布線而共用布線部分Wp3，并且作為用于 PMOS晶體管P3的漏極和PMOS晶體管P2的源極的布線而共用布線部分Wp5。 同時(shí)，在N溝道側(cè)，作為用于NMOS晶體管Nl的源極和NMOS晶體管N3的 漏極的布線而共用布線部分Wn3，并且作為兩個(gè)NMOS晶體管N2和N3各源 極的布線而共用布線部分Wn5 。
M31^用圖3的布局，可以提高空間效率。首先，由于反相器I1和I2以及 驅(qū)動(dòng)器誠地形成，因此，三個(gè)MOS晶體管能體在擴(kuò)鶴ll和12中的每一 個(gè)中，以陶氐擴(kuò)散層數(shù)目。第二，由于在擴(kuò)鵬11和12中每一個(gè)中的相鄰晶體
管能共用布線部分(Wp3、 Wp5、 Wn3和Wn5)，其尺寸相應(yīng)地?cái)嘭?。根?jù)這些 結(jié)果，可以斷氐齢布局面積，以形成反相電路。
而且，在圖3的布局中，子電源電壓VCT和子地電壓VST的布線能4OT 在擴(kuò)散層ll和12上方的布線部分Wp5和Wn3形成。因此，子電源電壓VCT 和子地電壓VST的布線圖形不需要形成于布線層23中，并J^于其他布線等的 空間增加。
此外，在增加反相電路級(jí)數(shù)的情況下，圖3的布局重復(fù)設(shè)置。圖3的布局 對(duì)應(yīng)于兩級(jí)的反相電路，并且因此，當(dāng)形成2N級(jí)反相電路時(shí)，需要幾乎為圖3 布局N倍的區(qū)域。
在此，將注意轉(zhuǎn)向該實(shí)施例的反相電路的尺寸，并且將與使用圖5A和圖 5B的常規(guī)技樹目比較進(jìn)行描述。在圖5A和5B中，在P溝道和N溝道側(cè)形成 對(duì)應(yīng)于反相器部分的布局的情況下，假設(shè)在該實(shí)施例的結(jié)構(gòu)和常規(guī)結(jié)構(gòu)中使用相 同的制紅藝。圖5A示出了包括在常規(guī)布局中的兩個(gè)擴(kuò)散層Dla和Dlb Pf銜 的平面結(jié)構(gòu)，和圖5B示出了包括在該實(shí)施例的布局中的單個(gè)擴(kuò)ftM D2附近的 平面結(jié)構(gòu)。以下將一艦P溝道和N溝道側(cè)的擴(kuò)觀11和12進(jìn)行描述。
在圖5A中，示出了兩個(gè)擴(kuò)散層Dla和Dlb、在柵極布^M21中的兩個(gè)布 線部分Wla和Wlb、虛擬柵極DG以及在源極/漏極區(qū)上的四個(gè)接觸線Cla、 Clb、 Clc和Cld。這些當(dāng)中，在相反側(cè)的兩個(gè)布線部分Wla和Wlb將成為用 于反相器的MOS晶體管的柵電極，并且在中心處的虛擬柵極DG設(shè)置在擴(kuò), Dla和Dlb之間的區(qū)域中，該B形成MOS晶體管，并且需要保證在制造工藝 中用于柵極的布線部分Wla和Wlb的尺寸精確度。
因此，i頓虛擬柵極DG的線寬dl、虛擬柵極DG和擴(kuò)觀Dla或Dlb之 間的間隙d2、以M布線部分Wla或Wlb的內(nèi)側(cè)到擴(kuò)散層Dla或Dlb的端部 的距離d3，按如下等式給出在相反側(cè)的布線部分Wla和Wlb之間的距離D。
D=dl+2,d2+2.d3
基本上，所獲得的距離D的輕到制紅藝剝特卩MOS晶體管的性能的 限制。
同時(shí)，在圖5B中，示出了擴(kuò)鶴D2、在柵極布線層21中的三個(gè)布線部分 W2a、 W2b和W2c、以及在源極/漏極區(qū)上的四個(gè)接觸線C2a、 C2b、 C2c和 C2d。如圖5B中所示，頓應(yīng)于圖5A的虛擬柵極DG的隨中設(shè)置擴(kuò)tmD2 和擴(kuò)tm D2上方用于驅(qū)動(dòng)器的布線部分W2c。
因此，使用用于驅(qū)動(dòng)器的布線部分W2c的線寬dl'、在布線部分W2c和在 擴(kuò)散層D2中具有凹進(jìn)皿的相反端部cl和c2中每一個(gè)之間的間隙d2，、以及 從布線部分W2a或W2b的內(nèi)側(cè)到在擴(kuò)散層D2中具有凹進(jìn)皿的相反端部cl 和c2的距離d3'，按如下等式給出在相反偵傭于反相器的布線部分W2a和W2b 之間的距離D'。
D，=dl，+2.d2，+2.d3'
這種情況下，由于間隙d2'等于圖5A的間隙d2，因此，距離d3'由于接觸 線C2b和C2c的，而小于圖5A的距離d3。換句話說，在如圖5A中示出的常 規(guī)布局的情況下，由于在擴(kuò)散層Dla和D2b之間形^件隔離區(qū)域，因此在觸 點(diǎn)Clb和擴(kuò)散層Dla的端部之間、在觸點(diǎn)Clc和擴(kuò)散層Dlb的端部之間必須具 有對(duì)應(yīng)預(yù)定設(shè)計(jì)規(guī)則值的間隙d4。與此相反，根據(jù)圖5B的布局，不形獻(xiàn)件 隔離區(qū)，并且不必考慮觸點(diǎn)和擴(kuò)跪端部之間的間隙。因此，距離d3'能小于距 離d3。而且，盡管線寬dl'由于在制紅藝中N溝誠P溝道側(cè)的麟成剝牛 而變化，旨距離D，基本上等于或稍小于圖5A的距離D。
如上所述，在僅包括常規(guī)反相器的電路部分區(qū)域中，該實(shí)施例中可以形成 包括反相器和驅(qū)動(dòng)器的電路部分。即，在常規(guī)結(jié)構(gòu)中于芯片上設(shè)置驅(qū)動(dòng)電路的情 況下，必須考慮面積飛肖。與此相反，該實(shí)施例中，這種飛肖不會(huì)發(fā)生，并且反 相器和驅(qū)動(dòng)器會(huì)繊地設(shè)置。因此，當(dāng)采用備用電流斷氐方法形成反相電路時(shí)， 可以顯著提高空間效率。
該實(shí)施例的上述結(jié)構(gòu)具有各種改進(jìn)。在前述實(shí)施例中，已經(jīng)描述了其中對(duì) 應(yīng)于圖1B結(jié)構(gòu)的輸出信號(hào)OUT為低電平的反相器電路的電路結(jié)構(gòu)和布局。然 而，將描述用于其中對(duì)應(yīng)于圖1A的結(jié)構(gòu)的輸出信號(hào)OUT為高電平的反相電路 的改進(jìn)。圖6示出了對(duì)應(yīng)于圖2的該 的電路結(jié)構(gòu)。圖6的結(jié)構(gòu)與圖2的結(jié)構(gòu) 不同在于主電源線Ll連接到節(jié)點(diǎn)NP2和子電源腿VCT在節(jié)點(diǎn)NP1處產(chǎn)生， 還在于主接地線L2連接到節(jié)點(diǎn)麗l和子地電壓VST在節(jié)點(diǎn)NN2處產(chǎn)生。
圖7示出對(duì)應(yīng)于圖3布局的該修改的布局。圖7的布局與圖3的布局差別 在于在P溝道側(cè)的通路35形成于布線部分Wp5中，而不是形成于Wp3中，還 在于在N溝道側(cè)的通路35形成于布線部分Wn3中，而不，成于布線部分Wn5 中。以這種方式，iM31改變制虹藝中的ffi^各35的CT，對(duì)應(yīng)于圖1B結(jié)構(gòu) 的反相郵各能容易地^^t應(yīng)于圖1A的結(jié)構(gòu)的反相電路。
盡管在該實(shí)施例中描述了具有對(duì)應(yīng)于備用電流降低方法的電路結(jié)構(gòu)的反相
電路，本發(fā)明還可M改變布局用于采用除了備用電流斷氐方法之外的方法的電
路結(jié)構(gòu)。例如，補(bǔ)償電路可M3lPMOS晶體管P3或NMOS晶體管N3的源極和 漏極之間的短路形成，PMOS晶體管P3或NMOS晶體管N3用作P溝誠N 溝道側(cè)的驅(qū)動(dòng)器。還可以在N溝道和P溝道側(cè)上都形戯卜償電容。該瞎況下， 由于該制紅藝中iMJl改^15各35的健實(shí)現(xiàn)電路結(jié)構(gòu)，根據(jù)半導(dǎo)觸件的 fOT可容易地采用該改進(jìn)。
前述內(nèi)容中，基于該實(shí)施例具糊述了本發(fā)明。然而，本發(fā)明不限于上述 實(shí)施例，并且可用各種,將其實(shí)施，而不背離其主題。例如，該實(shí)施例中，己 經(jīng)描述了其中本發(fā)明用于半導(dǎo) 件的反相電路的情況，但是本發(fā)明不限于反相 電路，并且可廣泛地用于具有各種類型邏輯電路的半導(dǎo)條件，向該邏輯電S繊 供電源電壓VCC、地電壓VSS、子電源電壓VCT和子地電壓VST。
而且，該實(shí)施例中，其中將電源電壓VCC、子電源電壓VCT、地電壓VSS 和子地電壓VST麟到邏輯電路的結(jié)構(gòu)，但是本發(fā)明也可用于其中第一電壓VI 、 第一子電壓Vsl、第二電壓V2和第二子電壓Vs2每一個(gè)都作為一般供電系統(tǒng)而 ^i共的結(jié)構(gòu)。這種情況下，應(yīng)當(dāng)形成供電系統(tǒng)以便滿足以下關(guān)系
Vl>Vsl>Vs2>V2
本發(fā)明不限于上述實(shí)施例，并且各種改變和修改都是可以的，而不會(huì)背離 本發(fā)明的范圍。
本申請(qǐng)基于2006年4月18日提交的日本專利申請(qǐng)No,2006-115029，在此
M參考明確地每其^內(nèi)容并A^文。
權(quán)利要求
1.一種半導(dǎo)體器件，包括邏輯電路，包括多個(gè)MOS晶體管，在電源側(cè)將電源電壓和低于所述電源電壓的子電源電壓提供給所述邏輯電路，并且，在接地側(cè)將地電壓和高于所述地電壓的子地電壓提供給所述邏輯電路；主電源線，用于提供所述電源電壓；和主接地線，用于提供所述地電壓，其中，構(gòu)成所述邏輯電路的單元電路包括第一PMOS晶體管；第二PMOS晶體管；連接在所述第一PMOS晶體管的源極和所述第二PMOS晶體管的源極之間的第三PMOS晶體管，第三PMOS晶體管的一個(gè)連接節(jié)點(diǎn)連接到所述主電源線，同時(shí)在第三PMOS晶體管的另一個(gè)連接節(jié)點(diǎn)處產(chǎn)生所述子電源電壓；第一NMOS晶體管；第二NMOS晶體管；以及連接在所述第一NMOS晶體管的源極和所述第二NMOS晶體管的源極之間的第三NMOS晶體管，第三NMOS晶體管的一個(gè)連接節(jié)點(diǎn)連接到所述主接地線，同時(shí)在第三NMOS晶體管的另一個(gè)連接節(jié)點(diǎn)處產(chǎn)生所述子地電壓。
2.根據(jù)權(quán)利要求1的半導(dǎo)，件，其中第一擴(kuò)t^，其中設(shè)置戶，第三PMos晶體管和在戶;M第三pmos晶體管相反側(cè)的所述第一和第二pmos晶體管；第二擴(kuò)散層，其中，戶，第三nmos晶體管和^三nmos晶體管相反側(cè)的所述第一和第二nmos晶體管；第一布線層，包^mf皿mos晶體管的柵極的布線； 第二布線層，包 ^h戶，mos晶體管的漏極/源極的布線；以及第三布線層，包括戶;Mi電源線和戶;Mi接地線， 疊置在半導(dǎo)#^底上。
3.根據(jù)權(quán)利要求2的半導(dǎo)條件，其中戶;f^三pmos晶體管設(shè)置在戶腿 第一擴(kuò)散層的中心，并且戶腐第三NMos晶體管設(shè)置在戶;m第二擴(kuò)散層的中心。
4. 根據(jù)權(quán)利要求2的半導(dǎo)^l件，其中在戶，第一擴(kuò)散層上方的戶;m第二布線層中，設(shè)置由所述第一和第三pmos晶體管共用的布線部分和由戶誠第二和第三pmos晶體管共用的布線部分，并且，其中在戶;m第二擴(kuò)散層上方的所述第二布線層中，設(shè)置由所述第一和第三nmos晶體管共用的布線部分和由所述第二和第三nmos晶體管共用 的布線部分。
5. 根據(jù)權(quán)利要求1的半導(dǎo)傳器件，其中所，輯電路是預(yù)定級(jí)的反相電路， 包括包含兩級(jí)反相器和用于驅(qū)動(dòng)反相器的驅(qū)動(dòng)器的所述單元電路，所述第三 pmos晶體管用作p溝道側(cè)的驅(qū)動(dòng)器，并5^艦第三nmos晶體管用作n溝道 側(cè)的驅(qū)動(dòng)器。
6. 根據(jù)權(quán)禾傻求5的半導(dǎo)^l件，其中戶脫第三pmos晶體管和戶脫第三麗os晶體管的操作m施加至恪自柵極的控制電壓來控制。
7.根據(jù)權(quán)利要求6的半導(dǎo)#^件，其中輸入信號(hào)M^到ff^一 pmos 晶體管和所述第一nmos晶體管的共同連接的柵極，戶皿第一pmos晶體管和所述第一nmos晶體管的共同連接的漏極連接到所述第二PMos晶體管和戶;m第二nmos晶體管的共同連接的柵極，并且輸出信號(hào)/A^M第二pmos晶體管 和戶，第二nmos晶體管共同連接的漏極輸出。
8. 根據(jù)權(quán)利要求7的半導(dǎo)^^件，其中^^脫第一pmos晶體管側(cè)的戶腿 第三pmos晶體管的連接節(jié)點(diǎn)連接到所^i電源線，并且^0M第二 nmos晶體管偵啲戶;MB三NMos晶體管的連接節(jié)點(diǎn)連接到戶;Mi接地線。
9. 根據(jù)權(quán)利要求8的半導(dǎo)#11件，其中控制戶皿反相電路以^^m輸出信 號(hào)在備用操作中是低電平。
10.根據(jù)權(quán)利要求7的半導(dǎo)鄉(xiāng)件，其中^^m第二pmos晶體管側(cè)的戶腿第三pmos晶體管的連接節(jié)點(diǎn)連接到所M電源線，并且在戶皿第一 nmos晶體管側(cè)的戶;MB三雨os晶體管的連接節(jié)點(diǎn)連接到戶;Mi接i鵬。
11.根據(jù)權(quán)利要求io的半導(dǎo)條件，其中控制戶脫反相電路以f妙/ftl輸出 信號(hào)在備用操作中是高電平。
12.—種半導(dǎo)條件，包括邏輯電路，包括多個(gè)mos晶體管，將第一電壓、低于戶;M第一電壓的第 一子電壓、第二電壓和高于戶; ^第二電壓的第二子電壓^i共給戶;f^輯電路； 第一線，用于Jii共戶;M第一電壓；和 第二線，用于提供戶;^t第二電壓，其中構(gòu)^^Mil輯電路的單元電路包括第一pmos晶體管；第二 pmos晶體管；連接在戶;M第一pmos晶體管的源極和戶/f^第二pmos晶體管的源極之間的第三pmos晶體管，第三pmos晶體管的一個(gè)連接節(jié)點(diǎn)連接至ij戶;M第一線，同時(shí)在第三pmos晶體管的另一個(gè)連接節(jié)點(diǎn)處產(chǎn)鈔;M第一子電壓； 第一nmos晶體管； 第二nmos晶體管；以及連接在戶;M第一 nmos晶體管的源極和戶;f^第二 nmos晶體管的源tfet間的第三nmos晶體管，第三nmos晶體管的一4^接節(jié)點(diǎn)連接至'J戶;M第二 線，在第三麗os晶體管的另一個(gè)節(jié)點(diǎn)處產(chǎn)生戶腿第二子電壓。
全文摘要
本發(fā)明的半導(dǎo)體器件包括邏輯電路，向該邏輯電路提供電源電壓、低于電源電壓的子電源電壓、地電壓和高于地電壓的子地電壓；提供電源電壓的主電源線；以及提供地電壓的主接地線。構(gòu)成邏輯電路的單元電路包括第一至第三PMOS晶體管和第一至第三NMOS晶體管。第三PMOS晶體管連接在第一和第二PMOS晶體管的源極之間，主電源線連接到其一個(gè)節(jié)點(diǎn)，并且在其另一個(gè)節(jié)點(diǎn)處產(chǎn)生子電源電壓。第三NMOS晶體管連接到第一和第二NMOS晶體管的源極之間，主接地線連接到其一個(gè)節(jié)點(diǎn)，并且在其另一個(gè)節(jié)點(diǎn)處產(chǎn)生子地電壓。
文檔編號(hào)H01L27/108GK101110264SQ20071014640
公開日2008年1月23日 申請(qǐng)日期2007年4月17日 優(yōu)先權(quán)日2006年4月18日
發(fā)明者恩田貴光 申請(qǐng)人:爾必達(dá)存儲(chǔ)器股份有限公司