專(zhuān)利名稱(chēng)：具有變化溝道區(qū)界面的非易失性存儲(chǔ)器的操作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于非易失性存儲(chǔ)器，且特別是有關(guān)于具有變化溝道區(qū)介面 的非易失性存儲(chǔ)器，變化溝道區(qū)介面例如是舉升的源極與漏極或凹入溝道區(qū)。
背景技術(shù)：
稱(chēng)為EEPROM與快閃存儲(chǔ)器的電荷儲(chǔ)存結(jié)構(gòu)的電可編程與可擦除非易 失性存儲(chǔ)器技術(shù)，被使用于各種的現(xiàn)代化應(yīng)用。多個(gè)存儲(chǔ)器單元結(jié)構(gòu)為 EEPROM與快閃存儲(chǔ)器所使用。當(dāng)集成電路的尺寸縮小時(shí)，基于電荷捕捉 介電層的存儲(chǔ)器單元結(jié)構(gòu)的重要性逐漸興起，此乃因?yàn)榭烧{(diào)尺寸的能力與工 藝簡(jiǎn)化的緣故?；陔姾刹蹲浇殡妼拥拇鎯?chǔ)器單元結(jié)構(gòu)包含以譬如業(yè)界稱(chēng)為 PHINES， SONOS或NROM的結(jié)構(gòu)。這些存儲(chǔ)器單元結(jié)構(gòu)通過(guò)在電荷捕捉 介電層(例如氮化硅)中捕捉電荷來(lái)儲(chǔ)存數(shù)據(jù)。當(dāng)負(fù)電荷被捕捉時(shí)，存儲(chǔ)器單 元的臨界電壓會(huì)增加。存儲(chǔ)器單元的臨界電壓通過(guò)從電荷捕捉層移除負(fù)電荷 而減少。
已知的非易失性氮化物單元結(jié)構(gòu)是平面的，以使氧化物-氮化物-氧化物 (ONO)結(jié)構(gòu)形成于基板的表面上。然而，這種平面的結(jié)構(gòu)具有微縮尺寸的能 力不佳、編程及擦除操作功率高，以及高片狀電阻值的性質(zhì)。這種結(jié)構(gòu)說(shuō)明 于YEH， C. C.等人，"PHINES:嶄新的低功率編程/〗察除、小間隔、單存儲(chǔ) 單元雙位元的快閃存4諸器(PHINES: A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory)",電子裝置會(huì)i義，2002年，IEDM '02. Digest. International, 8-11， 2002年12月，頁(yè)數(shù)931 -934。
因此，需要修改此已知的非易失性氮化物單元結(jié)構(gòu)的平面結(jié)構(gòu)，以處理 上述一個(gè)或多個(gè)缺點(diǎn)。
發(fā)明內(nèi)容
本發(fā)明有關(guān)于一種具有變化溝道區(qū)介面的非易失性存儲(chǔ)器。
根據(jù)本發(fā)明的第一方面，提出 一種非易失性存儲(chǔ)器單元的集成電路的操 作方法，包含以下步驟
接收命令以對(duì)應(yīng)于集成電路讀取非易失性存儲(chǔ)器單元，執(zhí)行下述動(dòng)作
施加讀取偏壓配置至l)由溝道區(qū)分離的非易失性存儲(chǔ)器單元的源極區(qū) 與漏極區(qū)，此電路的一部分經(jīng)歷反轉(zhuǎn)以電連接源極區(qū)與漏極區(qū)；及2)非易失 性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于非易失性存儲(chǔ)器單元的電荷儲(chǔ)存結(jié)構(gòu) 上的電荷，來(lái)決定非易失性存儲(chǔ)器單元所儲(chǔ)存的邏輯狀態(tài)。于各種不同的實(shí) 施例中，電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存一個(gè)位元或多重位元。于各種不同的實(shí)施例中， 電荷儲(chǔ)存結(jié)構(gòu)的材料為電荷捕捉結(jié)構(gòu)或納米晶體結(jié)構(gòu)。
源極區(qū)與漏極區(qū)具有不同的電壓，以使源才及區(qū)與漏極區(qū)的一區(qū)為較高電 壓區(qū)，且源極區(qū)與漏極區(qū)的另一區(qū)為較低電壓區(qū)，而較高電壓區(qū)與較低電壓 區(qū)在1)讀取偏壓配置以及2)編程偏壓配置之間交換，編程偏壓配置添加儲(chǔ)存 于電荷儲(chǔ)存結(jié)構(gòu)上的電荷。這種狀況的例子為反向讀取偏壓配置。
非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)，其在缺乏電場(chǎng)的情況下 電性隔離此電路的多個(gè)部分，以克服介電結(jié)構(gòu)。介電結(jié)構(gòu)至少部分位于電荷 儲(chǔ)存結(jié)構(gòu)與溝道區(qū)之間，且至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與^t極區(qū)之間。介面 分離一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與溝道區(qū)。此介面的第一端結(jié)束于源極區(qū) 之中間部分，而此介面的第二端結(jié)束于漏極區(qū)之中間部分。
根據(jù)本發(fā)明的第二方面，提出 一種非易失性存儲(chǔ)器單元的集成電路的操 作方法，包含以下步驟
接收命令以對(duì)應(yīng)于集成電路讀取該非易失性存儲(chǔ)器單元的該集成電路， 執(zhí)行下述動(dòng)作
施加讀取偏壓配置至1)由溝道區(qū)分離的非易失性存儲(chǔ)器單元的源極區(qū) 與漏極區(qū)；及2)非易失性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于非易失性存儲(chǔ) 器單元的電荷儲(chǔ)存結(jié)構(gòu)上的電荷，來(lái)決定非易失性存儲(chǔ)器單元所儲(chǔ)存的邏輯 狀態(tài)。于各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存一個(gè)位元或多重位元。于 各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)的材料為電荷捕捉結(jié)構(gòu)或納米晶體結(jié) 構(gòu)。
讀取偏壓配置導(dǎo)致測(cè)量電流流動(dòng)，測(cè)量電流流經(jīng)源極區(qū)與漏極區(qū)的 一 區(qū) 而沒(méi)有流經(jīng)源區(qū)與漏3及區(qū)的另 一 區(qū)。此種狀況的例子為帶間感測(cè)(band-to band sensing)。
非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)至少部分位于電荷儲(chǔ)存 結(jié)構(gòu)與溝道區(qū)之間，且至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與柵極區(qū)之間。介面分離 一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與溝道區(qū)，介面的第一端結(jié)束于源極區(qū)之中間 部分，且介面的第二端結(jié)束于漏極區(qū)之中間部分
根據(jù)本發(fā)明的第三方面，提出 一種非易失性存儲(chǔ)器單元的集成電路的操
作方法，包含以下步驟
接收命令以對(duì)應(yīng)于集成電路編程非易失性存儲(chǔ)器單元，執(zhí)行下述動(dòng)作 施加編程偏壓配置至l)由溝道區(qū)分離的非易失性存儲(chǔ)器單元的源極區(qū) 與漏極區(qū)；及2)非易失性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于非易失性存儲(chǔ) 器單元的電荷儲(chǔ)存結(jié)構(gòu)上的電荷，來(lái)決定非易失性存儲(chǔ)器單元所儲(chǔ)存的邏輯 狀態(tài)。于各種不同的實(shí)施例中，電荷^渚存結(jié)構(gòu)^f諸存一個(gè)位元或多重位元。于 各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)的材料為電荷捕捉結(jié)構(gòu)或納米晶體結(jié) 構(gòu)。
編程偏壓配置導(dǎo)致空穴移動(dòng)至非易失性存儲(chǔ)器單元的電荷儲(chǔ)存結(jié)構(gòu)。這 種狀況的例子為空穴注入編程。
非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)至少部分位于電荷儲(chǔ)存 結(jié)構(gòu)與溝道區(qū)之間，且至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與柵極區(qū)之間。介面分離 所述一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與溝道區(qū)，介面的第一端結(jié)束于源極區(qū)之 中間部分，且介面的第二端結(jié)束于漏極區(qū)之中間部分。
于各種不同的實(shí)施例中，編程偏壓配置導(dǎo)致空穴經(jīng)由從柵極區(qū)的隧穿 而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)；空穴經(jīng)由從基板區(qū)的隧穿而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)， 基板區(qū)包含溝道區(qū)；空穴經(jīng)由帶間熱載流子注入而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)；空 穴經(jīng)由熱載流子注入而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)；以及空穴經(jīng)由基板載流子注入 而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)。
于另 一實(shí)施例中，編程偏壓配置導(dǎo)致電子依據(jù)討論于此的電子移動(dòng)機(jī)制 而移動(dòng)至電荷j諸存結(jié)構(gòu)。
根據(jù)本發(fā)明的第四方面，提出一種非易失性存儲(chǔ)器單元的集成電路的操 作方法，包含以下步驟
接收命令以對(duì)應(yīng)于集成電路以擦除非易失性存儲(chǔ)器單元
施加擦除偏壓配置至l)由溝道區(qū)分離的非易失性存儲(chǔ)器單元的源極區(qū) 與漏極區(qū)；及2)非易失性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于非易失性存儲(chǔ)
器單元的電荷儲(chǔ)存結(jié)構(gòu)上的電荷，來(lái)決定非易失性存儲(chǔ)器單元所儲(chǔ)存的邏輯 狀態(tài)。于各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存一個(gè)位元或多重位元。于 各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)的材料為電荷捕捉結(jié)構(gòu)或納米晶體結(jié)構(gòu)。
擦除偏壓配置導(dǎo)致電子移動(dòng)至非易失性存儲(chǔ)器單元的電荷儲(chǔ)存結(jié)構(gòu)。這 種狀況的例子為電子注入擦除。
非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)至少部分位于電荷儲(chǔ)存 結(jié)構(gòu)與溝道區(qū)之間至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與柵極區(qū)之間。介面分離一個(gè) 或多個(gè)介電結(jié)構(gòu)的 一部分與溝道區(qū)，介面的第 一端結(jié)束于源極區(qū)之中間部 分，且介面的第二端結(jié)束于漏極區(qū)之中間部分。
于各種不同的實(shí)施例中，擦除偏壓配置導(dǎo)致電子經(jīng)由從柵極區(qū)的隧穿 而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)；電子經(jīng)由從基板區(qū)的隧穿而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)， 基板區(qū)包含溝道區(qū)；電子經(jīng)由帶間熱載流子注入而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)；電 子經(jīng)由熱載流子注入而移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)；及電子經(jīng)由基板載流子注入而 移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)。
于另一實(shí)施例中，此擦除偏壓配置依據(jù)討論于此的電子移動(dòng)機(jī)制而導(dǎo)致 空穴移動(dòng)至電荷儲(chǔ)存結(jié)構(gòu)。
于本發(fā)明的其他實(shí)施例中，至少部分位于電荷捕捉結(jié)構(gòu)與溝道區(qū)之間的 介電結(jié)構(gòu)包含如披露于此的ONO結(jié)構(gòu)。
為讓本發(fā)明之上述內(nèi)容能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合所 附圖式，作詳細(xì)說(shuō)明如下
圖1為非易失性存儲(chǔ)器單元的示意圖，非易失性存儲(chǔ)器單元在源極區(qū)與 漏極區(qū)之間具有凹入溝道。
圖2為非易失性存儲(chǔ)器單元的示意圖，非易失性存儲(chǔ)器單元具有舉升離 半導(dǎo)體基板的源極區(qū)與漏極區(qū)。
圖3A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，電子從柵極注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖3B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，電子 從才冊(cè)極注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖4A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，電子/人基板注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖4B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，電子 從基板注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖5A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，帶間熱電子注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖5B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，帶間 熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖6A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，溝道熱電子注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖6B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，溝道 熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖7A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，基板熱電子注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖7B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，基板 熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖8A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，空穴從柵極注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖8B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，空穴 從柵極注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖9A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，空穴/人基板注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖9B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，空穴 從基板注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖IOA為在具有凹入溝道的非易失性存儲(chǔ)器單元中，帶間熱空穴注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖IOB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，帶間 熱空穴注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖IIA為在具有凹入溝道的非易失性存儲(chǔ)器單元中，溝道熱空穴注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖IIB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，溝道
熱空穴注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖12A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，基板熱空穴注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖12B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，基板
熱空穴注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
圖13A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以讀取儲(chǔ)存于電 荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。
圖13B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 讀取儲(chǔ)存于電荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。
圖14A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以?xún)?chǔ)存位于電荷 儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。
圖14B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 儲(chǔ)存位于電荷儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。
圖15A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以讀取儲(chǔ)存于電 荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。
圖15B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 讀取儲(chǔ)存于電荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。
圖16A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以?xún)?chǔ)存位于電荷 儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。
圖16B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 儲(chǔ)存位于電荷儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。
圖17具有凹入溝道的非易失性存儲(chǔ)器單元陣列的制造流程圖，其顯示 第19至23圖的工藝步驟的各種可能的組合。
圖18A具有舉升的源極區(qū)與漏極區(qū)的NOR非易失性存儲(chǔ)器單元陣列的 制造流程圖，其顯示圖24至27的工藝步驟的各種可能的組合。
圖18B具有舉升的源極區(qū)與漏極區(qū)的NAND非易失性存儲(chǔ)器單元陣列 的制造流程圖，其顯示圖28至30的工藝步驟的各種可能的組合。
圖19A至19C為在圖22或23之前，在具有凹入溝道的非易失性存儲(chǔ) 器單元中，用以形成溝槽的工藝步驟。
圖20A至20E為在圖22或23以前，在非易失性存儲(chǔ)器單元中形成溝 槽之前，用以縮小柵極長(zhǎng)度的工藝步驟。
圖21A至21E為在圖22或23以前，在非易失性存儲(chǔ)器單元中形成溝 槽之前，用以擴(kuò)大柵極長(zhǎng)度的工藝步驟。
圖22A至22K為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NOR 非易失性存儲(chǔ)器單元陣列，每個(gè)NOR非易失性存儲(chǔ)器單元位于溝槽中，以 使每個(gè)非易失性存儲(chǔ)器單元具有凹入溝道。
圖23A至23E為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NAND 非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元位于溝槽中， 以使每個(gè)非易失性存儲(chǔ)器單元具有凹入溝道。
圖24A至24D為在圖25或26以前的開(kāi)始工藝步驟，用以形成在NOR 陣列中的非易失性存儲(chǔ)器單元的舉升的源極區(qū)與漏極區(qū)。
圖25A至25B為在圖24以后且在第27圖以前的結(jié)束工藝步驟，其使 用外延硅以形成在NOR陣列中的非易失性存儲(chǔ)器單元的舉升的源極區(qū)與漏 極區(qū)。
圖26A至26C在圖24以后且在第27圖以前的結(jié)束工藝步驟，其使用 多晶硅以形成在NOR陣列中的非易失性存儲(chǔ)器單元的舉升的源極區(qū)與漏極區(qū)。
圖27A至27D在圖25或26以前的結(jié)束工藝步驟，用以形成NOR非易 失性存儲(chǔ)器單元陣列，每個(gè)NOR非易失性存儲(chǔ)器單元都具有舉升的源極區(qū) 與漏4及區(qū)。
圖28A至28D為在圖29或30以前的開(kāi)始工藝步驟，用以形成NAND 非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元具有舉升的源 才及區(qū)與漏才及區(qū)。
圖29A至29B為在圖28以后的結(jié)束工藝步驟，其使用外延硅以形成 NAND非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元都具有 舉升的源極區(qū)與漏極區(qū)。
圖30A至30C為在圖28以后的結(jié)束工藝步驟，其使用多晶硅以形成 NAND非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元都具有 舉升的源極區(qū)與漏極區(qū)。
圖31為具有如披露于此的變化溝道區(qū)介面的例示的非易失性存儲(chǔ)器集 成電路的方框圖。
圖32為在源極區(qū)與漏極區(qū)之間具有凹入溝道的非易失性存儲(chǔ)器單元的
示意圖，藉以使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)。
圖33為具有舉升離半導(dǎo)體基板的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單 元的示意圖，藉以使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)。主要元件符號(hào)說(shuō)明
102、 302、 402、 502、 602、 702、 802、 902、 1002、 1102、 1202、 1302、 1402、 1502、 1602、 2264、 2722:柵極/柵極區(qū) 104:介電結(jié)構(gòu) 106:電荷儲(chǔ)存結(jié)構(gòu) 108:電荷儲(chǔ)存結(jié)構(gòu)/介電結(jié)構(gòu)
110、 210、 304、 404、 804、 904、 1204、 2280、 2380、 2560、 2660、 2960、 3060:源才及/源才及區(qū)
112、 212、 306、 406、 806、 906、 1206、 2282、 2382、 2562、 2662、 2962、 3062:漏4及區(qū)/漏才及
114、 214:溝道區(qū)/溝道
116:源才及與漏極區(qū)
118:介面
120:結(jié)深度
122:本體/本體區(qū)
208:介電結(jié)構(gòu)
218:介面
220:結(jié)深度
308、 408、 808、 908、 1208:本體區(qū) 504、 1104: p+型源才及區(qū) 506、 1106: p+型漏才及區(qū) 508、 708、 1108: N型本體區(qū)
604、 704、 1004、 1304、 1404、 1504、 1604: n+型源極區(qū)
606、 706、 1006、 1306、 1406、 1506、 1606: n+型漏才及區(qū)
608、 1008、 1308、 1408、 1508、 1608: P型本體區(qū)
710、 1210:井區(qū)
1900、 2400、 2800:基板
1910、 1912、 2112、 2290、 2772:氧化物
1922:光致抗蝕劑
1930、 1932、 2232:溝槽
2040、 2042、 2440、 2840:間隙壁
2250:介電材料與電荷儲(chǔ)存結(jié)構(gòu)
2260、 2262: 4冊(cè)4及材泮牛
2270、 2272:介電材料
2410:介電材料與電荷儲(chǔ)存結(jié)構(gòu)
2412: ONO
2420、 2650、 2652、 2820、 3050、 3052:多晶硅
2430: SiN/氧化物
2442、 2842:間隙壁側(cè)壁
2550、 2950:外延硅
2810:電荷儲(chǔ)存結(jié)構(gòu)
2812: ONO
3100:存儲(chǔ)器陣列
3101:列解碼器
3102:字線
3103:行解碼器
3104:位線
3105:匯流4非
3106:感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu) 3107:數(shù)據(jù)匯流排 3108:偏壓配置供應(yīng)電壓 3109:偏壓配置狀態(tài)枳j 3111:數(shù)據(jù)輸入線 3115:數(shù)據(jù)輸出線 3150:集成電路 3208: ONO結(jié)構(gòu)
具體實(shí)施例方式
圖1為非易失性存儲(chǔ)器單元的示意圖，非易失性存儲(chǔ)器單元在源極區(qū)與
柵極102，在多數(shù)實(shí)施例中為部分的字線，具有柵極電壓Vg。于某些實(shí) 施例中，柵極結(jié)構(gòu)包含一材料，其功函數(shù)大于N型硅的本征功函數(shù)，或大于
約4.1 eV，且最好是大于約4.25 eV，包含譬如大于約5 eV。代表性的柵極 材料包含P型多晶硅、氮化鈦、鉑與其他高功函數(shù)金屬及材料。適合本發(fā)明 的實(shí)施例的具有相當(dāng)高的功函數(shù)的其他材料包含金屬，其包含但不限于釕 (Ru)、銦(Ir)、鎳(Ni)與鈷(Co);金屬合金，其包含但不限于釕-鈦與鎳-鈦； 金屬氮化物；以及金屬氧化物，其包含但不限于氧化釕(Ru02)。高功函數(shù)柵 極材料產(chǎn)生比典型的N型多晶硅柵極較高的電子隧穿的注入勢(shì)壘。具有二氧 化硅作為外介電層的N型多晶硅柵極的注入勢(shì)壘在3.15eV左右。因此，本 發(fā)明的實(shí)施例使用供柵極用與供外介電層用的材料，具有一注入勢(shì)壘，其高 于約3.15eV,例如高于約3.4eV，且最好是高于約4 eV。關(guān)于具有二氧化 硅外介電層的P型多晶硅柵極，其注入勢(shì)壘大約是4.25 eV，且相對(duì)于具有 含二氧化硅外介電層的N型多晶硅柵極的單元而言，所產(chǎn)生的收斂的單元的 閥值被減少大約2伏特。
介電結(jié)構(gòu)104位于柵極102與電荷儲(chǔ)存結(jié)構(gòu)106之間。另 一介電結(jié)構(gòu)108 位于電荷儲(chǔ)存結(jié)構(gòu)106與溝道區(qū)114之間。代表性介電材料包含具有大約2 至10納米的厚度的二氧化硅與氮氧化硅，或其他類(lèi)似的高介電常數(shù)材料， 其包含譬如氧化鋁(八1203)。
電荷儲(chǔ)存結(jié)構(gòu)106儲(chǔ)存電荷以控制由非易失性存儲(chǔ)器單元所儲(chǔ)存的邏輯 狀態(tài)。較先的實(shí)施例的電荷儲(chǔ)存結(jié)構(gòu)是會(huì)導(dǎo)電的，譬如是多晶硅，以使儲(chǔ)存 電荷擴(kuò)展遍及此電荷儲(chǔ)存結(jié)構(gòu)。較新的實(shí)施例的電荷儲(chǔ)存結(jié)構(gòu)為電荷捕捉與 納米晶體結(jié)構(gòu)。這種較新的實(shí)施例不像導(dǎo)電材料，會(huì)將電荷儲(chǔ)存于電荷儲(chǔ)存 結(jié)構(gòu)的特定位置，藉以啟動(dòng)不同位置的電荷儲(chǔ)存結(jié)構(gòu)以?xún)?chǔ)存分別的邏輯狀 態(tài)。代表性的電荷捕捉結(jié)構(gòu)包含具有大約3至9納米的厚度的氮化硅。
源極區(qū)110具有源極電壓Vs，而漏極區(qū)112具有漏極電壓Vd。源極區(qū) 110與漏極區(qū)112在多數(shù)的實(shí)施例中為部分的位線，且其特征為結(jié)深度120。 本體區(qū)122在多數(shù)的實(shí)施例中是基板或井，且具有本體電壓Vb。為因應(yīng)被 施加至柵極102、源極110、漏極112及本體122的適當(dāng)?shù)钠珘号渲茫纬?溝道114電連接源極110與漏極112。
源極與漏極區(qū)116之上邊緣高于在溝道114與介電結(jié)構(gòu)108之間的介面
118。然而，在溝道114與介電結(jié)構(gòu)108之間的介面118維持在源纟及與漏^L 區(qū)的下邊緣上方。因此，在溝道114與介電結(jié)構(gòu)108之間的介面118結(jié)束于 源極區(qū)IIO與漏極區(qū)112之中間區(qū)域。
源極區(qū)IIO與漏極區(qū)112之上邊緣與本體區(qū)122之上邊緣排成一線。因 此，圖1的非易失性存儲(chǔ)器單元為凹入溝道的實(shí)施例。
圖2為一非易失性存儲(chǔ)器單元的示意圖，非易失性存儲(chǔ)器單元具有舉升 離半導(dǎo)體基板的源極區(qū)與漏極區(qū)。圖1與圖2的非易失性存儲(chǔ)器單元實(shí)質(zhì)上 是類(lèi)似的。然而，源極區(qū)210與漏極區(qū)212的上邊緣位于本體區(qū)122的上邊 緣的上方。因此，圖2的非易失性存儲(chǔ)器單元為舉升的源極與漏極的實(shí)施例。
212之中間區(qū)域。源極區(qū)210與漏極區(qū)212的特征為結(jié)深度220。
圖3A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，電子從4冊(cè)極注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)302具有-10V的柵極電壓Vg。源極區(qū)304具有10V或浮動(dòng)的源 極電壓Vs。漏極區(qū)306具有10V或浮動(dòng)的漏極電壓Vd。本體區(qū)308具有 10V的本體電壓Vb。
圖3B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，電子 從柵極注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖3B的偏壓配置類(lèi)似于圖3A。
圖4A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，電子從基板注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
才冊(cè)極區(qū)402具有10V的柵極電壓Vg。源極區(qū)404具有-10V或浮動(dòng)的源 極電壓Vs。漏極區(qū)406具有-1OV或浮動(dòng)的漏極電壓Vd。本體區(qū)408具有-10V 的本體電壓Vb。
圖4B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，電子 從基板注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖4B的偏壓配置類(lèi)似于圖4A。
圖5A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，帶間(band-to-band) 熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)502具有10V的柵極電壓Vg。 p+型源極區(qū)504具有-5V的源極 電壓Vs。 p+型漏極區(qū)506具有0V或浮動(dòng)的漏極電壓Vd。 N型本體區(qū)508 具有OV的本體電壓Vb。
圖5B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，帶間
熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖5B的偏壓配置類(lèi)似于圖5A。
圖6A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，溝道熱電子注入至
電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)602具有10V的柵極電壓Vg。 n+型源極區(qū)604具有-5V的源極
電壓Vs。 n+型漏極區(qū)606具有0V的漏極電壓Vd。 P型本體區(qū)608具有0V
的本體電壓Vb。
圖6B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，溝道 熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖6B的偏壓配置類(lèi)似于圖6A。
圖7A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，基板熱電子注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)702具有10V的柵極電壓Vg。 n+型源極區(qū)704具有OV的源極 電壓Vs。 n+型漏極區(qū)706具有OV的漏極電壓Vd。 N型本體區(qū)708具有-6V 的本體電壓Vb。 P型井區(qū)710具有-5V的井電壓Vw。源4及區(qū)704與漏才及區(qū) 706位于此井區(qū)710中，而井區(qū)710位于本體區(qū)708中。
圖7B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，基板 熱電子注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖7B的偏壓配置類(lèi)似于圖7A。
圖8A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，空穴從柵極注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)802具有10V的柵極電壓Vg。源極區(qū)804具有-10V或浮動(dòng)的源 極電壓Vs。漏極區(qū)806具有-10V或浮動(dòng)的漏極電壓Vd。本體區(qū)808具有-10V 的本體電壓Vb。
圖8B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存^f諸器單元中，空穴 從才冊(cè)極注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖8B的偏壓配置類(lèi)似于圖8A。
圖9A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，空穴從基板注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)902具有-10V的柵極電壓Vg。源極區(qū)904具有10V或浮動(dòng)的源 極電壓Vs。漏極區(qū)906具有10V或浮動(dòng)的漏才及電壓Vd。本體區(qū)908具有 10V的本體電壓Vb。
圖9B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，空穴 從基板注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖9B的偏壓配置類(lèi)似于圖9A。
圖IOA為在具有凹入溝道的非易失性存儲(chǔ)器單元中，帶間熱空穴注入至
電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)1002具有-10V的柵極電壓Vg。 n+型源極區(qū)1004具有5V的源 極電壓Vs。n+型漏極區(qū)1006具有OV或浮動(dòng)的漏極電壓Vd。P型本體區(qū)1008 具有0V的本體電壓Vb。
圖10B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存^f諸器單元中，帶間 熱空穴注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖IOB的偏壓配置類(lèi)似于圖IOA。
圖IIA為在具有凹入溝道的非易失性存儲(chǔ)器單元中，溝道熱空穴注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)1102具有-10V的柵極電壓Vg。 p+型源極區(qū)1104具有OV的源 極電壓Vs。 p+型漏極區(qū)1106具有5V的漏極電壓Vd。 N型本體區(qū)1108具 有OV的本體電壓Vb。
圖IIB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，溝道 熱空穴注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖IIB的偏壓配置類(lèi)似于圖IIA。
圖12A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，基板熱空穴注入至 電荷儲(chǔ)存結(jié)構(gòu)的示意圖。
柵極區(qū)1202具有-10V的柵極電壓Vg。 p+型源極區(qū)1204具有OV的源 極電壓Vs。 p+型漏極區(qū)1206具有OV的漏極電壓Vd。 P型本體區(qū)1208具 有6V的本體電壓Vb。 N型井區(qū)1210具有5V的井電壓Vw。源極區(qū)1204 與漏極區(qū)1206位于井區(qū)1210中，而井區(qū)1210位于本體區(qū)1208中。
圖12B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，基板 熱空穴注入至電荷儲(chǔ)存結(jié)構(gòu)的示意圖。圖12B的偏壓配置類(lèi)似于圖12A。
圖13A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以讀取儲(chǔ)存于電 荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的 一反向讀取操作的示意圖。
柵極區(qū)1302具有3V的柵極電壓Vg。 n+型源極區(qū)1304具有1.5V的源 極電壓Vs。 n+型漏極區(qū)1306具有OV的漏極電壓Vd。 P型本體區(qū)1308具 有OV的本體電壓Vb。
圖13B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 讀取儲(chǔ)存于電荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖13B的 偏壓配置類(lèi)似于圖13A。
圖14A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以?xún)?chǔ)存位于電荷 儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。
柵極區(qū)1402具有3V的柵極電壓Vg。 n+型源極區(qū)1404具有0V的源極 電壓Vs。 n+型漏極區(qū)1406具有1.5V的漏極電壓Vd。 P型本體區(qū)1408具有 0V的本體電壓Vb。
圖14B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 儲(chǔ)存位于電荷儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖14B的偏 壓配置類(lèi)似于圖14A。
圖15A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以讀取儲(chǔ)存于電 荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的 一 帶間讀取操作的示意圖。
柵極區(qū)1502具有-10V的柵極電壓Vg。 n+型源極區(qū)1504具有浮動(dòng)的源 極電壓Vs。 n+型漏極區(qū)1506具有2V的漏極電壓Vd。 P型本體區(qū)1508具 有OV的本體電壓Vb。
圖15B為在具有舉升的源極與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以讀 取儲(chǔ)存于電荷儲(chǔ)存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的一帶間讀取4喿作的示意圖。圖15B的 偏壓配置類(lèi)似于圖15A。
圖16A為在具有凹入溝道的非易失性存儲(chǔ)器單元中，用以?xún)?chǔ)存位于電荷 儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。
柵極區(qū)1602具有-10V的柵極電壓Vg。 n+型源極區(qū)1604具有2V的源 極電壓Vs。 n+型漏極區(qū)1606具有浮動(dòng)的漏極電壓Vd。 P型本體區(qū)1608具 有OV的本體電壓Vb。
圖16B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元中，用以 儲(chǔ)存位于電荷儲(chǔ)存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。圖16B的偏 壓配置類(lèi)似于圖16A。
由于結(jié)合的垂直與橫向電場(chǎng)的緣故，流經(jīng)非易失性存儲(chǔ)器單元結(jié)構(gòu)的帶 間電流以高準(zhǔn)確度決定電荷儲(chǔ)存結(jié)構(gòu)的特定部分的電荷儲(chǔ)存狀態(tài)。較大的垂 直與橫向電場(chǎng)導(dǎo)致較大的帶間電流。 一種偏壓配置被應(yīng)用至各種不同的端 子，以使這些能帶彎曲到足以在非易失性存儲(chǔ)器單元結(jié)構(gòu)中產(chǎn)生帶間電流， 同時(shí)將在非易失性存儲(chǔ)器單元節(jié)點(diǎn)之間的電位差保持為足夠低，以使編程或 擦除不會(huì)產(chǎn)生。
于偏壓配置的例子中，非易失性存儲(chǔ)器單元結(jié)構(gòu)相對(duì)于有源源極區(qū)或漏 極區(qū)與本體區(qū)被逆向偏壓，產(chǎn)生逆向偏壓的結(jié)。此外，柵極結(jié)構(gòu)的電壓導(dǎo)致 這些能帶彎曲成足以使帶間隧穿經(jīng)由非易失性存儲(chǔ)器單元結(jié)構(gòu)而產(chǎn)生。在其
中一個(gè)非易失性存儲(chǔ)器單元結(jié)構(gòu)節(jié)點(diǎn)(于多數(shù)的實(shí)施例中是源極區(qū)或漏極區(qū)) 中的高摻雜濃度。其中此結(jié)構(gòu)節(jié)點(diǎn)具有所產(chǎn)生的空間電荷區(qū)域的高電荷密 度，以及此空間電荷區(qū)域在短距離內(nèi)的電壓改變，有助于產(chǎn)生急遽的能帶彎 曲。位于逆向偏壓的結(jié)的一側(cè)上的此價(jià)帶的電子經(jīng)由被禁止的間隙遂穿至在
逆向偏壓的結(jié)的另一側(cè)上的導(dǎo)帶，并向下漂移至勢(shì)能丘(potentialhill)，更深 入至逆向偏壓的結(jié)的N型節(jié)點(diǎn)。類(lèi)似地，空穴漂移過(guò)勢(shì)能丘，遠(yuǎn)離逆向偏壓 的結(jié)的N型節(jié)點(diǎn)，并朝向逆向偏壓的結(jié)的P型節(jié)點(diǎn)。
壓。當(dāng)柵極結(jié)構(gòu)的電壓變成更負(fù)時(shí)，位于電荷儲(chǔ)存結(jié)構(gòu)的附近的逆向偏壓的 結(jié)的此部分的電壓變成更負(fù)，導(dǎo)致二極管結(jié)構(gòu)中的更深的能帶彎曲。因?yàn)橐?下(1)與(2)的至少某些組合的結(jié)果，更多帶間電流會(huì)流動(dòng)(l)在彎曲能帶的 一側(cè)的被占據(jù)的電子能階與彎曲能帶的另一側(cè)的未被占據(jù)的電子能階之間 漸增重疊量；以及(2)在被占據(jù)的電子能階與未被占據(jù)的電子能階之間的更狹 小的阻絕寬度(Sze， Physics of Semiconductor Devices, 1981)。
儲(chǔ)存于電荷儲(chǔ)存結(jié)構(gòu)上的凈負(fù)或凈正電荷更進(jìn)一步影響能帶彎曲度。依 據(jù)高斯定律，當(dāng)負(fù)電壓相對(duì)于逆向偏壓的結(jié)被施加至柵極區(qū)時(shí)，較強(qiáng)電場(chǎng)由 靠近具有相當(dāng)高的凈負(fù)電荷的電荷儲(chǔ)存結(jié)構(gòu)的部分的逆向偏壓的結(jié)的部分 所經(jīng)歷。類(lèi)似地，當(dāng)正電壓相對(duì)于逆向偏壓的結(jié)被施加至柵極區(qū)時(shí)，較強(qiáng)電 場(chǎng)由靠近具有相當(dāng)高的凈正電荷的電荷儲(chǔ)存結(jié)構(gòu)的部分的逆向偏壓的結(jié)的 部分所經(jīng)歷。
關(guān)于讀取的不同的偏壓配置以及關(guān)于編程與擦除的偏壓配置顯示出慎 重的平衡。關(guān)于讀取，在逆向偏壓的結(jié)節(jié)點(diǎn)之間的電位差不應(yīng)導(dǎo)致載荷子的 實(shí)質(zhì)上的數(shù)目通過(guò)一介電材料至電荷儲(chǔ)存結(jié)構(gòu)并影響電荷儲(chǔ)存狀態(tài)(亦即， 編程邏輯位準(zhǔn))。相較之下，關(guān)于編程與擦除，在逆向偏壓的結(jié)節(jié)點(diǎn)之間的 電位差足以導(dǎo)致載流子的實(shí)質(zhì)上的數(shù)目通過(guò)一介電材料并通過(guò)帶間熱載流 子注入來(lái)影響電荷儲(chǔ)存狀態(tài)。
圖17具有凹入溝道的非易失性存儲(chǔ)器單元陣列的制造流程圖，其顯示 圖19至23的工藝步驟的各種可能的組合。圖17披露下述的處理流程組合 圖19與22;圖19與23;圖20與22;圖20與23;圖21與22;以及圖21 與23。這些組合伴隨著后端處理。
圖18A與18B為具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單元陣
列的制造流程圖。
圖18A具有舉升的源極區(qū)與漏極區(qū)的NOR非易失性存儲(chǔ)器單元陣列的 制造流程圖，其顯示圖24至27的工藝步驟的各種可能的組合。圖18A披露 下述的處理流程組合圖24、 25與27;以及圖24、 26與27。這些組合伴 隨著后端處理。
圖18B具有舉升的源極區(qū)與漏極區(qū)的NAND非易失性存儲(chǔ)器單元陣列 的制造流程圖，其顯示圖28至30的工藝步驟的各種可能的組合。圖18B披 露下述的處理流程組合圖28與29;以及圖28與30。這些組合伴隨著后 端處理。
圖19A至19C為在圖22或23之前，在具有凹入溝道的非易失性存儲(chǔ) 器單元中，用以形成溝槽的工藝步驟。于圖19A中，氧化物1910沉積于基 板1900上。光致抗蝕劑被沉積并圖案化，且被圖案化的光致抗蝕劑用以依 據(jù)光致抗蝕劑圖案來(lái)移除氧化物的數(shù)個(gè)部分。于圖19B中，殘留的光致抗蝕 劑1922保護(hù)殘留的氧化物1912。殘留的光致抗蝕劑被移除，且未被氧化物 覆蓋的基板被蝕刻。于圖19C中，溝槽1930被蝕刻至未被氧化物1912覆蓋 的基板1900中。
圖20A至20E為在第22或23圖以前，在非易失性存儲(chǔ)器單元中形成 溝槽之前，用以縮小柵極長(zhǎng)度的工藝步驟。圖20A至20C類(lèi)似于圖19A至 19C。于圖20D中，間隙壁2040沉積至此溝槽中，殘留下較小溝槽1932。 于圖20E中，溝槽的底部旁的間隙壁部分^f皮蝕刻，殘留下間隙壁2042。此 種柵極長(zhǎng)度比例調(diào)整可留下相較于圖19的較小柵極長(zhǎng)度。
圖21A至21E為在圖22或23以前，在非易失性存儲(chǔ)器單元中形成溝 槽之前，用以擴(kuò)大柵極長(zhǎng)度的工藝步驟。圖21A至21B類(lèi)似于圖19A至19B。 于圖21C中，殘留的被圖案化的光致抗蝕劑被移除，露出圖案化的氧化物 1912。于圖21D中，此圖案化的氧化物被蝕刻，殘留下較小的圖案化的氧化 物2112。于圖21E中，溝槽2132被蝕刻凹入至未被氧化物2112覆蓋的的基 板1900中。此種柵極長(zhǎng)度比例調(diào)整會(huì)留下相較于第19圖的較長(zhǎng)的柵極長(zhǎng)度。
圖22A至22K為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NOR 非易失性存儲(chǔ)器單元陣列，每個(gè)NOR非易失性存儲(chǔ)器單元位于溝槽中，以 使每個(gè)非易失性存儲(chǔ)器單元具有凹入溝道。在圖22A中，例如ONO層的介 電材料與電荷儲(chǔ)存結(jié)構(gòu)2250形成于溝槽中，從而殘留下較小溝槽2232。在
圖22B中，沉積例如多晶硅的柵極材料2260。在圖22C中，柵極材料被蝕 刻，從而殘留下柵極材料2262在溝槽的內(nèi)部。在圖22D中，例如SiN的介 電材料2270沉積于柵極材料2262上。在圖22E中，此介電材料被蝕刻，而 殘留下介電材料2272在溝槽的內(nèi)部。在圖22F中，殘留的圖案化的氧化物 被移除。于此時(shí)點(diǎn)，柵極材料2262與氧化物2272的堆疊上升高于基板的表 面。在圖22G中，離子注入法形成源;f及區(qū)2280與漏;〖及區(qū)2282。在圖22H中， 沉積例如HDP氧化物的氧化物2290。在圖221中，例如通過(guò)CMP、回浸 (dip-back)或回蝕來(lái)移除覆蓋氧化物2272的過(guò)剩的氧化物。在圖22J中，移 除氧化物2272。在圖22K中，沉積額外柵極材料而形成柵極區(qū)2264。
圖23A至23E為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NAND 非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元位于溝槽中， 以使每個(gè)非易失性存儲(chǔ)器單元具有凹入溝道。在圖23A中，例如ONO層的 介電材料與電荷儲(chǔ)存結(jié)構(gòu)2250形成于溝槽中，從而殘留下較小溝槽2232。 在圖23B中，沉積例如多晶硅的柵極材料2260。在圖23C中，過(guò)剩的柵極 材料例如通過(guò)CMP而被移除，從而暴露ONO層。在圖23D中，殘留的圖 案化的氧化物被移除。于此時(shí)點(diǎn)，柵極材料2262上升高于基板的表面。在 圖23E中，離子注入法形成源4及區(qū)2380與漏才及區(qū)2382。
圖24A至24D為在圖25或26以前的開(kāi)始工藝步驟，用以形成在NOR 陣列中的一非易失性存儲(chǔ)器單元的舉升的源極區(qū)與漏極區(qū)。在圖24A中，例 如ONO層的介電材料與電荷儲(chǔ)存結(jié)構(gòu)2410沉積于基板2400上。在圖24B 中，沉積例如多晶硅的柵極材料，例如SiN的氧化物材料沉積于柵極材料上， 而形成光刻(photolithographic)結(jié)構(gòu)，殘留下SiN 2430、多晶硅2420與ONO 2412的堆疊。在圖24C中，形成間隙壁2440。在圖24D中，蝕刻間隙壁， 而殘留下間隙壁側(cè)壁2442。
圖25A至25B為在圖24以后且在圖27以前的結(jié)束工藝步驟，其使用 外延硅以形成在NOR陣列中的非易失性存儲(chǔ)器單元的舉升的源極區(qū)與漏極 區(qū)。在圖25A中，沉積外延硅2550。在圖25B中，離子注入法形成源極區(qū) 2560與漏4及區(qū)2562。
圖26A至26C在圖24以后且在圖27以前的結(jié)束工藝步驟，其使用多 晶硅以形成在NOR陣列中的非易失性存儲(chǔ)器單元的舉升的源極區(qū)與漏極 區(qū)。在圖26A中，沉積多晶硅2650。在圖26B中，回蝕此多晶片硅以留下多
晶硅2652。在第26C圖中，離子注入法形成源極區(qū)2660與漏極區(qū)2662。
圖27A至27D在圖25或26以前的結(jié)束工藝步驟，用以形成NOR非易 失性存儲(chǔ)器單元陣列，每個(gè)NOR非易失性存儲(chǔ)器單元都具有舉升的源極區(qū) 與漏極區(qū)。在圖27A中，沉積例如HDP氧化物的介電材料，而覆蓋包含間 隙壁側(cè)壁與氧化物2430的結(jié)構(gòu)。在圖27B中，例如通過(guò)CMP、回浸(dip-back) 或回蝕來(lái)移除覆蓋氧化物2430的過(guò)剩的氧化物，而殘留下氧化物2772圍繞 間隙壁側(cè)壁。在圖27C中，移除氧化物2430。在圖27D中，沉積額外柵極 材料以形成柵極區(qū)2722。
圖28A至28D為在圖29或30以前的開(kāi)始工藝步驟，用以形成NAND 非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元具有舉升的源 極區(qū)與漏極區(qū)。在圖28A中，例如ONO層的介電材4+與電荷^f諸存結(jié)構(gòu)2810 沉積于基板2800上。在圖28B中，沉積例如多晶硅的柵極材料，形成光刻 結(jié)構(gòu)，而殘留下多晶硅2820與ONO 2812的堆疊。于圖28C中，形成間隙 壁2840。于圖28D,蝕刻此間隙壁，而殘留下間隙壁側(cè)壁2842。
圖29A至29B為在圖28以后的結(jié)束工藝步驟，其使用外延硅以形成 NAND非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元都具有 舉升的源極區(qū)與漏極區(qū)。在圖29A中，沉積外延硅2950。在圖29B中，離 子注入法形成源才及區(qū)2960與漏才及區(qū)2962。
圖30A至30C為在圖28以后的結(jié)束工藝步驟，其使用多晶硅以形成 NAND非易失性存儲(chǔ)器單元陣列，每個(gè)NAND非易失性存儲(chǔ)器單元都具有 舉升的源極區(qū)與漏極區(qū)。圖30A至30C為在圖24以后且在圖27以前的結(jié) 束工藝步驟，其使用多晶硅以形成在NOR陣列中的非易失性存儲(chǔ)器單元的 舉升的源極區(qū)與漏才及區(qū)。在圖30A中，沉積多晶石圭3050。在圖30B中，回 蝕多晶硅以留下多晶硅3052。在圖30C中，離子注入法形成源極區(qū)3060與 漏才及區(qū)3062。
圖31為具有如披露于此的變化溝道區(qū)介面的例示的非易失性存儲(chǔ)器集 成電路的方框圖。
集成電路3150包含位于半導(dǎo)體基板上的非易失性存儲(chǔ)器單元的存儲(chǔ)器 陣列3100。陣列3100的每個(gè)存儲(chǔ)器單元具有變化溝道區(qū)介面，例如凹入溝 道區(qū)，或舉升的源極區(qū)與漏極區(qū)。陣列3100的存儲(chǔ)器單元可能是個(gè)別的單 元，其互相連接成一陣列，或互相連接成多重陣列。列解碼器3101連接至 復(fù)數(shù)條字線3102,其沿著存儲(chǔ)器陣列3100的列配置。行解碼器3103連接至 復(fù)數(shù)條位線3104,其沿著存儲(chǔ)器陣列3100的行配置。于匯流排3105上的位 址提供至行解碼器3103與列解碼器3101。感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)3106 經(jīng)由數(shù)據(jù)匯流排3107而連接至行解碼器3103。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入線3111， 而從集成電路3150上的輸入/輸出埠，或從在集成電路3150之內(nèi)部或外部的 其他數(shù)據(jù)源提供至方塊3106中的數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸出線3115 而從方塊3106上的感測(cè)放大器提供至集成電路3150上的輸入/輸出埠，或提 供至在集成電路3150之內(nèi)部或外部的其他數(shù)據(jù)目標(biāo)。偏壓配置狀態(tài)機(jī)器 3109控制偏壓配置供應(yīng)電壓3108(例如纟察除確i/v與編程確i^電壓)的施加，以 及用以編程、擦除及讀取存儲(chǔ)器單元的配置。
圖32為在源極區(qū)與漏極區(qū)之間具有凹入溝道的非易失性存儲(chǔ)器單元的 示意圖，藉以使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)。此結(jié)構(gòu)類(lèi)似圖l的非易 失性存儲(chǔ)器單元，但是此介電結(jié)構(gòu)108(在電荷儲(chǔ)存結(jié)構(gòu)108與溝道區(qū)114之 間)被三層薄ONO結(jié)構(gòu)3208所置換。ONO結(jié)構(gòu)3208具有小空穴隧穿阻絕 勢(shì)壘，例如少于或等于大約4.5eV,或最好是少于或等于大約1.9eV。 ONO 結(jié)構(gòu)3208的接近例示的厚度范圍如下。關(guān)于下氧化物<20埃，5-20埃， 或<15埃。關(guān)于中間的氮化物<20?；?0-20埃。關(guān)于上氧化物< 20埃 或15-20埃。圖32的存儲(chǔ)器單元的某些實(shí)施例以SONONOS或能帶間隙工 程(BE)-SONOS表示。三層薄ONO結(jié)構(gòu)3208的各種不同的實(shí)施例的額外細(xì) 節(jié)披露于美國(guó)專(zhuān)利申請(qǐng)案號(hào)11/324,540，其于此并入作參考。
圖33為具有舉升離半導(dǎo)體基板的源極區(qū)與漏極區(qū)的非易失性存儲(chǔ)器單 元的示意圖，藉以使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)3208。
綜上所述，雖然本發(fā)明已以?xún)?yōu)選實(shí)施例披露如上，然其并非用以限定本 發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范 圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所 界定者為準(zhǔn)。
權(quán)利要求
1.一種非易失性存儲(chǔ)器單元的集成電路的操作方法，包含以下步驟接收命令以對(duì)應(yīng)于該集成電路執(zhí)行下列步驟以讀取該非易失性存儲(chǔ)器單元施加讀取偏壓配置至1)由溝道區(qū)分離的該非易失性存儲(chǔ)器單元的源極區(qū)與漏極區(qū)；及2)該非易失性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于該非易失性存儲(chǔ)器單元的電荷儲(chǔ)存結(jié)構(gòu)上的電荷，來(lái)決定該非易失性存儲(chǔ)器單元所儲(chǔ)存的邏輯狀態(tài)；其中，該源極區(qū)與該漏極區(qū)具有不同電壓，以使該源極區(qū)與該漏極區(qū)的一區(qū)為較高電壓區(qū)而該源極區(qū)與該漏極區(qū)的另一區(qū)為較低電壓區(qū)，而該較高電壓區(qū)與該較低電壓區(qū)在1)該讀取偏壓配置以及2)編程偏壓配置之間交換，該編程偏壓配置用以添加儲(chǔ)存于該電荷儲(chǔ)存結(jié)構(gòu)上的電荷；其中該非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)至少部分位于該電荷儲(chǔ)存結(jié)構(gòu)與該溝道區(qū)之間，且至少部分位于該電荷儲(chǔ)存結(jié)構(gòu)與該柵極區(qū)之間；以及其中介面分離該一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與該溝道區(qū)，該介面的第一端結(jié)束于該源極區(qū)之中間部分，且該介面的第二端結(jié)束于該漏極區(qū)之中間部分。
2. 如權(quán)利要求1所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存至少一位元。
3. 如權(quán)利要求l所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)是電荷捕捉結(jié)構(gòu)。
4. 如權(quán)利要求1所述的方法，其中至少部分位于該電荷捕捉結(jié)構(gòu)與該溝 道區(qū)之間的該介電結(jié)構(gòu)包含下氧化硅層；中間氮化硅層設(shè)置于該下氧化硅層上；以及 上氧化硅層設(shè)置于該中間氮化硅層上。
5. 如權(quán)利要求4所述的方法，其中該下氧化硅層具有少于大約20埃的 厚度、大約5至20埃的厚度或少于大約15埃的厚度。
6. 如權(quán)利要求4所述的方法，其中該中間氮化硅層具有少于大約20埃 的厚度或大約10至20埃的厚度。
7. 如權(quán)利要求4所述的方法，其中該上氧化硅層具有少于大約20埃的 厚度或大約15至20埃的厚度。
8. —種非易失性存儲(chǔ)器單元的集成電路的操作方法，包含以下步驟 接收命令以對(duì)應(yīng)于該集成電路執(zhí)行下列步驟以讀取該非易失性存儲(chǔ)器單元；施加讀取偏壓配置至l)由溝道區(qū)分離的該非易失性存儲(chǔ)器單元的源極 區(qū)與漏極區(qū)；及2)該非易失性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于該非易失 性存儲(chǔ)器單元的電荷儲(chǔ)存結(jié)構(gòu)上的電荷，來(lái)決定該非易失性存儲(chǔ)器單元所儲(chǔ) 存的邏輯狀態(tài)；其中該讀取偏壓配置導(dǎo)致測(cè)量電流流動(dòng)，該測(cè)量電流流經(jīng)該源才及區(qū)與該 漏極區(qū)的 一 區(qū)而沒(méi)有流經(jīng)該源極區(qū)與該漏極區(qū)的另 一 區(qū)；其中該非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)至少部分位于該 電荷儲(chǔ)存結(jié)構(gòu)與該溝道區(qū)之間，且至少部分位于該電荷儲(chǔ)存結(jié)構(gòu)與該4冊(cè)極區(qū) 之間；以及其中介面分離該一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與該溝道區(qū)，該介面的第 一端結(jié)束于該源極區(qū)之中間部分，且該介面的第二端結(jié)束于該漏極區(qū)之中間 部分。
9. 如權(quán)利要求8所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存至少一位元。
10. 如權(quán)利要求8所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)是電荷捕捉結(jié)構(gòu)。
11. 如權(quán)利要求8所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)是納米晶體結(jié)構(gòu)。
12. 如權(quán)利要求8所述的方法，其中至少部分位于該電荷捕捉結(jié)構(gòu)與該 溝道區(qū)之間的該介電結(jié)構(gòu)包含下氧化硅層；中間氮化硅層設(shè)置于該下氧化硅層上；以及 上氧化硅層設(shè)置于該中間氮化硅層上。
13. 如權(quán)利要求12所述的方法，其中該下氧化硅層具有少于大約20埃 的厚度、大約5至20埃的厚度或少于大約15埃的厚度。
14. 如權(quán)利要求12所述的方法，其中該中間氮化硅層具有少于大約20 埃的厚度或大約10至20埃的/^i。
15. 如權(quán)利要求12所述的方法，其中該上氧化硅層具有少于大約20埃 的厚度或大約15至20埃的厚度。
16. —種非易失性存儲(chǔ)器單元的集成電路的操作方法，包含以下步驟 接收命令以對(duì)應(yīng)于該集成電路執(zhí)行下列步驟以編程該非易失性存儲(chǔ)器單元施加編程偏壓配置至l)由溝道區(qū)分離的該非易失性存儲(chǔ)器單元的源極 區(qū)與漏極區(qū)；及2)該非易失性存儲(chǔ)器單元的柵極區(qū)，以經(jīng)由儲(chǔ)存于該非易失 性存儲(chǔ)器單元的電荷儲(chǔ)存結(jié)構(gòu)上的電荷，來(lái)決定該非易失性存儲(chǔ)器單元所儲(chǔ) 存的邏輯狀態(tài)；其中該編程偏壓配置導(dǎo)致空穴移動(dòng)至該非易失性存儲(chǔ)器單元的該電荷 儲(chǔ)存結(jié)構(gòu)；其中該非易失性存儲(chǔ)器單元包含一個(gè)或多個(gè)介電結(jié)構(gòu)至少部分位于該 電荷儲(chǔ)存結(jié)構(gòu)與該溝道區(qū)之間，且至少部分位于該電荷儲(chǔ)存結(jié)構(gòu)與該4冊(cè)極區(qū) 之間；以及介面分離該一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與該溝道區(qū)，該介面的第一端 結(jié)束于該源極區(qū)之中間部分，且該介面的第二端結(jié)束于該漏極區(qū)之中間部分。
17. 如權(quán)利要求16所述的方法，其中該編程偏壓配置導(dǎo)致空穴經(jīng)由從該 柵極區(qū)的隧穿而移動(dòng)至該電荷儲(chǔ)存結(jié)構(gòu)。
18. 如權(quán)利要求16所述的方法，其中該編程偏壓配置導(dǎo)致空穴經(jīng)由從基 板區(qū)的隧穿而移動(dòng)至該電荷儲(chǔ)存結(jié)構(gòu)，該基板區(qū)包含該溝道區(qū)。
19. 如權(quán)利要求16所述的方法，其中該編程偏壓配置導(dǎo)致空穴經(jīng)由帶間 熱載流子注入而移動(dòng)至該電荷儲(chǔ)存結(jié)構(gòu)。
20. 如權(quán)利要求16所述的方法，其中該編程偏壓配置導(dǎo)致空穴經(jīng)由熱載 流子注入而移動(dòng)至該電荷卞者存結(jié)構(gòu)。
21. 如權(quán)利要求16所述的方法，其中該編程偏壓配置導(dǎo)致空穴經(jīng)由基板 載流子注入而移動(dòng)至該電荷^賭存結(jié)構(gòu)。
22. 如權(quán)利要求16所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存至少一位元。
23. 如權(quán)利要求16所述的方法，其中該電荷儲(chǔ)存結(jié)構(gòu)是電荷捕捉結(jié)構(gòu)。
24. 如權(quán)利要求16所述的方法，其中至少部分位于該電荷捕捉結(jié)構(gòu)與該 溝道區(qū)之間的該介電結(jié)構(gòu)包含下氧化硅層；中間氮化硅層設(shè)置于該下氧化硅層上；以及 上氧化硅層設(shè)置于該中間氮化硅層上。
25. 如權(quán)利要求24所述的方法，其中該下氧化硅層具有少于大約20埃的厚度。
26. 如權(quán)利要求24所述的方法，其中該中間氮化硅層具有少于大約20 埃的厚度。
27. 如權(quán)利要求24所述的方法，其中該上氧化硅層具有少于大約20埃的厚度。
28. 如權(quán)利要求24所述的方法，其中該下氧化硅層具有大約5至20埃 的厚度。
29. 如權(quán)利要求24所述的方法，其中該中間氮化硅層具有大約10至20 埃的厚度。
30. 如權(quán)利要求24所述的方法，其中該上氧化硅層具有大約15至20 埃的厚度。
31. 如權(quán)利要求24所述的方法，其中該下氧化硅層具有少于大約15埃的厚度。
全文摘要
本發(fā)明是有關(guān)于一種具有變化溝道區(qū)界面的非易失性存儲(chǔ)器的操作方法，此變化溝道區(qū)界面例如是舉升的源極與漏極或凹入溝道區(qū)。
文檔編號(hào)H01L29/40GK101106137SQ20071012789
公開(kāi)日2008年1月16日 申請(qǐng)日期2007年7月10日 優(yōu)先權(quán)日2006年7月10日
發(fā)明者廖意瑛 申請(qǐng)人:旺宏電子股份有限公司