專利名稱：具有電感器的半導體裝置的制作方法
技術領域：
本發(fā)明涉及一種具有電感器的半導體裝置。 現有技術
在一些情況中，電感器位于MMIC (單片微波集成電路)等的傳 統(tǒng)匹配電路中(例如日本未審專利公報No.2002-2897S2)。此外，近 年來，利用并聯LC儲能電路的諧振現象的電壓控制振蕩器有時被用作 PLL(鎖相環(huán))電路的本地振蕩器。自然地，將電感器提供給這種電壓 控制振蕩器(例如，Ali Hajimiri等人的"Design Issue in CMOS Differential LC Oscillators" ， IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.34， No.5， 1999年5月，第717-724頁)。
圖7示意性示出了日本未審專利公報No.2002-289782所公開的 MMIC的平面圖。形成匹配電路的電感器101形成于MMIC中。此外， 形成了與用于在襯底上倒裝安裝MMIC的凸塊相連接的焊盤102。焊 盤102放置在該MMIC的電路成形區(qū)域D2的外側。
本發(fā)明人已經認可以下方面。圖7中的MMIC的電路規(guī)模不大， 因此，焊盤102可以放置在電路成形區(qū)域D2的外側。但是，當電路規(guī) 模變大時，例如ISL，在焊盤設置在電路成形區(qū)域D2外側的情況下， 焊盤102的數量增加，因而，芯片尺寸增加。
因此，如圖8所示，考慮在電路成形區(qū)域D2內設置焊盤102。因 而，可以提供較大數量的焊盤102，而不增加芯片的尺寸。
但是，在圖8中，電感器101的磁場在位于電感器(陰影部分)
上面的焊盤102上產生了渦流。然后，該渦流產生了極化磁場以至于
抵消了上述遵循楞次定律的磁場，因此，降低了該磁場的強度。磁場
強度的降低導致Q值的降低。

發(fā)明內容
根據本發(fā)明，提供了一種半導體裝置，包括半導體芯片，其具有 半導體襯底；互連層，其包括位于所述半導體襯底上的電感器；以及 第一導電焊盤，其位于所述互連層上；其中電路成形區(qū)域位于所述第 一焊盤的正下方，并且第一焊盤位于在平面圖中不與所述電感器重疊 的區(qū)域中。
在該半導體裝置中，電路成形區(qū)域位于焊盤的正下方。因此，可 以提供足夠量的焊盤，而不會增加芯片的尺寸。此外，設置焊盤以避 開電感器上面的部分。因此，可以避免電感器的磁場在焊盤中產生渦 流。
根據本發(fā)明，可以實現一種半導體裝置，其可以避免在焊盤中產 生渦流，同時避免芯片尺寸的增加。


本發(fā)明的上述和其它目的、優(yōu)點和特征將會從結合附圖的某些實 施例的以下描述中更加顯而易見，其中
圖1示出了根據本發(fā)明第一實施例的半導體裝置的平面圖2示出了沿圖1中的半導體裝置的線II-II的截面圖3A和3B示出了根據本發(fā)明第二實施例的半導體裝置的截面
圖4A和4B示出了第一到第四區(qū)域的定義的平面圖5示出了第五到第八區(qū)域的定義的平面圖6 A和6 B示出了這些實施例的變形的平面圖7示出了根據傳統(tǒng)技術的半導體裝置的實例的平面圖8示出了根據傳統(tǒng)技術的半導體裝置的另一個實例的平面圖9A和9B示出了根據本發(fā)明第三實施例的半導體裝置的截面
圖
圖IOA和IOB示出了根據本發(fā)明第三實施例的半導體裝置的截面圖。
具體實施例方式
在此，參考示意性實施例描述本發(fā)明。本領域技術人員將會認可， 使用本發(fā)明的教導可以實現多種可替換的實施例，并且本發(fā)明不限于 用于解釋目的而舉例說明的這些實施例。
以下，參考附圖詳細描述根據本發(fā)明的半導體裝置的優(yōu)選實施例。 這里，相同的附圖標記對應附圖中相同的元件，并且不再重復對相同 元件的描述。
第一實施例
圖1示出了根據本發(fā)明第一實施例的半導體裝置的平面圖。圖2 是沿圖1中的半導體裝置的線II-II的截面圖。半導體裝置1具有半導 體芯片IO。半導體芯片IO具有半導體襯底12、互連層14、電感器16 和導電焊盤18 (第一焊盤)。例如，半導體襯底12是硅襯底。
互連層14位于半導體襯底12上。互連層14包括電感器16和互 連29。在互連層14中，電感器16由線圈形狀的互連形成。
焊盤18位于互連層14上。焊盤18位于半導體芯片IO的電路成 形區(qū)域D1中。也即，電路成形區(qū)域直接位于焊盤18的下方。電路成 形區(qū)域是其中形成電路元件和互連的區(qū)域。這里所稱的電路元件包括
有源元件，例如晶體管，以及無源元件，例如電阻器、電容器和電感
器，并且不包括互連。在圖2中，例如，由柵極電極26、柵極絕緣薄 膜28、和源極/漏極區(qū)24組成的MOS晶體管22和互連29直接形成于 焊盤18之下。這里，電路成形區(qū)域可以是其中形成電路元件和互連中 的至少其中之一的區(qū)域。焊盤18位亍沿平面中與半導體芯片10的電 感器16不重疊的區(qū)域中。也就是說，在電感器16上沒有焊盤18。
如圖1所看到的那樣，焊盤18在與電感器16不重疊的區(qū)域中規(guī) 則地排列(以根據本實施例的正方形圖案)。圖1中的焊盤18的布置 對應于通過去除如下的九個悍盤102而實現的配置，該九個焊盤包括 在上述圖8中畫陰影的五個焊盤和在這些焊盤附近的四個焊盤102。
凸塊20位于半導體芯片IO的焊盤18上。與焊盤18—樣，凸塊 20也位于在平面圖中與電感器16不重疊的區(qū)域中。例如，凸塊20是 焊料凸塊或者金凸塊。凸塊20用作半導體裝置1的外部電極端。當半 導體裝置1安裝在例如互連襯底的襯底上時，半導體裝置1和該襯底 通過這些凸塊20互相連接。這里，在圖1的平面圖中沒有示出凸塊20。
下面描述本實施例的效果。在半導體裝置1中，電路成形區(qū)域直 接位于焊盤18的下方。結果，可以提供足夠數量的焊盤18，而沒有增 加芯片尺寸。此外，將焊盤18放置在避開電感器16上的部分的位置 上。結果，可以避免電感器16的磁場在焊盤18中產生渦流。因此， 可以實現一種可以避免在焊盤18中產生渦流、并同時防止芯片尺寸增 加的半導體裝置1。
而且，凸塊20也位于在平面圖中與電感器16不重疊的區(qū)域中。 因此，也可以避免電感器16的磁場在凸塊20中產生渦流。與在焊盤 18中產生渦流的情況一樣，如果在凸塊20中產生了渦流，則會降低電 感器中的磁場強度。
在匈在平面圖中與電感器16重疊的區(qū)域不同的區(qū)域中，以正方形
圖案排列焊盤18。因此，可以提供大量焊盤18。這里，焊盤18可以
以對角線柵格圖案而不是正方形圖案來排列。
電感器16由互連層14中的線圈形狀的互連形成。因此，易于在 半導體芯片IO中提供電感器16。
根據本實施例，所有焊盤18位于電路成形區(qū)域D1中，因此，可 以保持芯片尺寸特別地小。
第二實施例
圖3 A示出了根據本發(fā)明第二實施例的半導體裝置的截面圖。半導 體裝置2具有半導體芯片10和安裝襯底30。半導體芯片10的結構與 第一實施例中所描述的相同。安裝襯底30具有位于其上表面的導電焊 盤30 (第二焊盤)。通過將凸塊20連接到焊盤32而將半導體芯片10 倒裝安裝在安裝襯底30上。例如，安裝襯底30是印刷互連襯底或硅 襯底。此外，安裝襯底30可以是與半導體芯片IO不同的半導體芯片。
與焊盤18和凸塊20—樣，焊盤32也位于在平面圖中與半導體芯 片IO的電感器16不重疊的區(qū)域中。而且，位于安裝襯底30內的互連 34也位于在平面圖中與半導體芯片IO的電感器16不重疊的區(qū)域中。 互連34電連接到焊盤32。
根據本實施例，焊盤32和互連34位于在平面圖中與電感器16不 重疊的區(qū)域中。因此，可以避免電感器16的磁場在焊盤32和互連34 中產生渦流。與在焊盤18中產生渦流的情況一樣，如果在焊盤32或 互連34中產生渦流，則會降低電感器中的磁場強度。本實施例的其它 效果與第一實施例相同。
這里，根據本實施例。僅焊盤32或者互連34可以放置在避開電
感器16下面的部分的位置上。圖3B示出了僅焊盤32放置在避開電感 器16下面的部分的位置上的情況的實例。而且，在這種情況下，與焊 盤32和互連34都位于電感器16下面的情況相比，會使得磁場強度降 低得較少。
第三實施例
圖9A示出了根據本發(fā)明第三實施例的半導體裝置的截面圖。半導 體裝置3具有半導體芯片10和安裝襯底30。半導體芯片10的結構具 有與第一實施例中描述的相同。在安裝襯底30中的互連34具有由互 連34a (第一互連)、互連34b (第二互連)、互連34c (第三互連) 和互連34d (第四互連)組成的多層互連結構?；ミB34a是頂層中的互 連并且位于與焊盤32相同的層中?；ミB34b位于在互連34a下面的一 個層上。同樣，互連34c和互連34d分別位于在互連34b和互連34c 下面的一個層上。
在半導體裝置3中，互連34a、 34b、 34c和34d的部分可以位于 在平面圖中與電感器16不重疊的區(qū)域中。這樣做，可以使得由于電感 器16的磁場而在互連34中產生的渦流較小。此外，為了有效地實現 該效果，優(yōu)選接近于電感器16的互連作為不位于電感器16之下的互 連。
因此，在將互連34a、 34b、 34c和34d之中的任一個選作不位于 電感器16之下的互連的情況下，優(yōu)選如圖9B所示的互連34a。在將互 連34a、 34b、 34c和34d之中的任兩個選作不位于電感器16之下的互 連的另一種情況下，優(yōu)選如圖10A所示的選擇互連34a和34b。在將互 連34a、 34b、 34c和34d之中的任三個選作不位于電感器16下面的互 連的另一種情況下，優(yōu)選如圖iOB所示的互連34a、 34b和34c。
根據本發(fā)明的半導體裝置不限于根據上述實施例的半導體裝置， 并且不同修改方式也是可以的。例如，除了圖1所示的實例之外，只
要焊盤18位于電路成形區(qū)域D1內與電感器16不重疊的區(qū)域上，就可
以將不同的配置用于焊盤is。
這里，為了保證足夠的焊盤源，焊盤18優(yōu)選位于在下面所定義的
第一、第二、第三和第四區(qū)域中的至少任何一個區(qū)域內的多條線中。
為了定義這些區(qū)域，如圖4A和4B所示，在半導體裝置10的四個側面 之中，-'對面對的側面被稱為第一側表面S1和第二側表面S2，另一對 面對的側面被稱為第三側面S3和第四側面S4。此時，比電感器16更 接近第--側面SI、第二側面S2、第三側面S3和第四側面S4的區(qū)域分 別為第一區(qū)域R1、第二區(qū)域R2、第三區(qū)域R3和第四區(qū)域R4。盡管為 了方便，圖4A示出了區(qū)域R1和R2，圖4B示出了區(qū)域R3和R4，但 是這些圖4A和4B示出了相同的半導體芯片10。
而且，如圖5所示，通過將電感器16的區(qū)域沿垂直于側面S1 (圖 中的上下方向)的方向延伸到側面Sl和側面S2而獲得的區(qū)域被分別 定義為第五區(qū)域R5和第六區(qū)域R6，并且通過將電感器16的區(qū)域沿垂 直于側面S3 (圖中的左右方向)的方向延伸到側面S3和側面S4而獲 得的區(qū)域被分別定義為第七區(qū)域R7和第八區(qū)域R8。這里，區(qū)域R5、 R9、 R7和R8中的任一個都不包括最初包含電感器16的區(qū)域。
為了在由這種方式所定義的區(qū)域R5、 R6、 R7和R8中確保足夠的 焊盤源，焊盤18優(yōu)選位于在區(qū)域R5和R6的至少其中一個中，并且焊 盤18優(yōu)選位于在區(qū)域R7和R8的至少其中一個中。
以下，使用這里所引入的區(qū)域R1到R8的概念來比較上述圖l和 7。圖1滿足"焯盤位于區(qū)域R1到R4的至少其中一個中的多條線中" 的條件。這是因為焊盤18位于兩個區(qū)域區(qū)域R2和R4中的多條線中。 同時，在圖7中，焊盤102沒有位于區(qū)域R1到R4的任一個中的多條 線中，因此，不滿足該條件。
此外，在圖1中，滿足條件"焊盤位于區(qū)域R5和R6的至少其中 一個中，并且同時焊盤必須位于區(qū)域R7和R8的至少其中一個中"。 這是因為焊盤18位于四個區(qū)域區(qū)域R5、 R6、 R7禾BRS中。同時， 在圖7中，焊盤102沒有位于區(qū)域R7或R8中，因此，不滿足該條件。
這里，在圖1和圖7中，在電感器16的上側、下側、左側和右側 的區(qū)域被分別定義為區(qū)域RK R2、 R3和R4，正如圖4A和4B那樣。
此外，圖1示出了焊盤18在除了沿平面中在與電感器16重疊的 區(qū)域以外的幾乎整個電路成形區(qū)域Dl上排列的實例。但是，如圖6A 和6B所示，可以存在如下部分(陰影部分)，在該部分中，沒有焊盤 1S排列在與電感器16不重疊的電路成形區(qū)域Dl內的區(qū)域中。圖6A 的焊盤18的配置對應于如下配置，gp，通過從由在圖1中去除四個焊 盤18而獲得的配置中去除位于中心的四個焊盤18而獲得的配置。此 外，在圖6B中焊盤18的配置對應于如下配置，即，通過從圖1的配 置中去除沿著位于中心的四個焊盤18的外圍配置的十一個焊盤18而 獲得的配置。
此外，盡管根據上述實施例示出了所有焊盤18都位于電路成形區(qū) 域D1內部的實例，但是某些部分18可以位于電路成形區(qū)域D1的外側。
可以明了，本發(fā)明不限于上述實施例，但是在不脫離本發(fā)明的范 圍和精神的情況下可以作出修改和變化。
權利要求
1.一種半導體裝置，包括半導體芯片，其具有半導體襯底；互連層，其包括位于所述半導體襯底上的電感器；以及各第一導電焊盤，位于所述互連層上；其中電路成形區(qū)域位于所述第一焊盤的正下方，并且第一焊盤都位于在平面圖中不與所述電感器重疊的區(qū)域中。
2. 如權利要求1所述的半導體裝置，其中所述第一焊盤位于第一、第二、第三和第四區(qū)域的至少其中一個 區(qū)域內的多條線中，其中在平面圖中，比所述電感器更接近于所述半導體芯片的第一、 第二、第三和第四側面的區(qū)域被分別定義為所述第一、第二、第三和 第四區(qū)域。
3. 如權利要求1所述的半導體裝置，其中所述第一焊盤位于第五和第六區(qū)域的至少其中一個中，并且位于 第七和第八區(qū)域的至少其中一個中，其中在所述半導體芯片的第一、第二、第三和第四側面中的一對 面對的側面被定義為第一側表面和第二側表面，而另一對面對的表面 被定義為第三側面和第四側面，并且通過將所述電感器的區(qū)域沿垂直于所述第一側面的方向延伸到所 述第一和第二側面而獲得的區(qū)域被分別定義為第五區(qū)域和第六區(qū)域， 并且通過將所述電感器的區(qū)域沿垂直于所述第三側面的方向延伸到所 述第三和第四側面而獲得的區(qū)域被分別定義為第七區(qū)域和第八區(qū)域。
4. 如權利要求1所述的半導體裝置，其中除了與所述電感器重疊的區(qū)域之外，所述第一焊盤在平面圖中規(guī) 則地排列。
5. 如權利要求4所述的半導體裝置，其中在平面圖中，所述第 一 焊盤都以正方形圖案排列在除了與所述電 感器重疊的區(qū)域之外的區(qū)域中。
6. 如權利要求1所述的半導體裝置，還包括 位于所述第一焊盤上的各凸塊，其中所述各凸塊位于平面圖中與所述電感器不重疊的區(qū)域中。
7. 如權利要求6所述的半導體裝置，還包括 安裝襯底，其具有導電的各第二焊盤，其中通過將所述各凸塊連接到所述各第二焊盤從而安裝所述半導 體芯片，其中所述第二焊盤都位于平面圖中與所述半導體芯片的所述電感 器不重疊的區(qū)域中。
8. 如權利要求7所述的半導體裝置，其中所述安裝襯底具有第一互連，其位于與所述各第二焊盤相同的層 中，并且所述第一互連位于平面圖中與所述半導體芯片的所述電感器不重疊的區(qū)域中。
9. 如權利要求S所述的半導體裝置，其中所述安裝襯底具有第二互連，該第二互連位于所述第一互連下面 的一層上，并且所述第二互連位于平面圖中與所述半導體芯片的所述電感器不重疊的區(qū)域中。
10. 如權利要求9所述的半導體裝置，其中所述安裝襯底具有第三互連，該第三互連位于在所述第二互連下 面的一層上，并且所述第三互連位于平面圖中與所述半導體芯片的所述電感器不重 疊的區(qū)域中。
11. 如權利要求7所述的半導體裝置，其中所述安裝襯底的所有互連都位于平面圖中與所述半導體芯片的所 述電感器不重疊的區(qū)域中。
12. 如權利要1所述的半導體裝置，其中 所述電感器由所述互連層中的線圈形狀的互連形成。
全文摘要
一種半導體裝置包括半導體芯片。該半導體芯片具有半導體襯底、互連層、電感器和導電焊盤(第一焊盤)。互連層位于半導體襯底上。該互連層包括電感器。該焊盤位于互連層上。該焊盤位于半導體芯片的電路形成區(qū)域內的不與電感器重疊的區(qū)域中。
文檔編號H01L23/522GK101101912SQ20071012780
公開日2008年1月9日 申請日期2007年7月3日 優(yōu)先權日2006年7月3日
發(fā)明者中柴康隆 申請人:恩益禧電子股份有限公司