專利名稱：一種用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于芯片測(cè)試領(lǐng)域，涉及一種芯片測(cè)試機(jī)構(gòu)，尤其涉及一種用于 檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)及其制作方法。
背景技術(shù)：
隨著現(xiàn)代社會(huì)生活的日新月異，各種電子產(chǎn)品相繼融入現(xiàn)代社會(huì)的生活 中，帶給用戶很多便利。這些電子產(chǎn)品均配置不同的芯片，而芯片是將晶體 管、二極管、電阻器及電容器等電路元件聚集于晶片上，形成完整的邏輯電 路，以達(dá)到控制、計(jì)算或記憶等功能，讓電子產(chǎn)品得以發(fā)揮其功用并加以處 理用戶的各種事務(wù)，相當(dāng)方便?，F(xiàn)有的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的結(jié)構(gòu)有一部分是堆疊式(Stack ) 的。堆疊式結(jié)構(gòu)的DRAM經(jīng)常會(huì)發(fā)生因?yàn)锽PSG (硼磷硅玻璃)制成不穩(wěn)定 而造成臺(tái)階覆蓋能力減弱，在兩個(gè)相鄰的多晶硅柵極(Poly gate)之間有一 個(gè)空洞(void)產(chǎn)生，進(jìn)而形成BPSG空洞的狀況。在隨后的制成中多晶硅 (Poly)會(huì)填入上述空洞中，會(huì)造成相鄰兩個(gè)存儲(chǔ)單元(bit)的漏電(leakage fail),使得產(chǎn)品的良率大幅下降，造成很大損失。這種問(wèn)題產(chǎn)生的原因主要是BPSG的相關(guān)制成產(chǎn)生了漂移，使得BPSG 的臺(tái)階覆蓋能力減弱。由于DRAM產(chǎn)品的生產(chǎn)周期比較長(zhǎng)， 一般都要2-3 月，如果等到產(chǎn)品全部做完才發(fā)現(xiàn)這個(gè)問(wèn)題，造成的損失會(huì)非常的大。如何能在早期快速的發(fā)現(xiàn)BPSGvoid (硼磷硅玻璃空洞)的產(chǎn)生，成為解決這個(gè) 問(wèn)題的關(guān)鍵所在。發(fā)明內(nèi)容本發(fā)明的目的是提供一種用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，可以較早 檢測(cè)到芯片的硼磷硅玻璃空洞問(wèn)題。另外，還提供一種上述芯片測(cè)試機(jī)構(gòu)的制作方法。為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種用于檢測(cè)芯片制成缺陷的測(cè)試機(jī) 構(gòu)，包括測(cè)試端口，包括正極測(cè)試端口及負(fù)極測(cè)試端口；隔離層；若干 多晶硅柵極，各個(gè)多晶硅片冊(cè)極不相交地鋪設(shè)在所述隔離層上；若干多晶硅接 觸孔，各個(gè)多晶硅接觸孔設(shè)置在所述隔離層上、未鋪設(shè)多晶硅柵極的地方； 及若干數(shù)位線，各數(shù)位線不相交、分別連接數(shù)個(gè)多晶硅接觸孔，各數(shù)位線的 一部分接入所述正極測(cè)試端口 ，另 一部分接入所述負(fù)極測(cè)試端口 。作為本發(fā)明的一種優(yōu)選方式，在各數(shù)位線根據(jù)位置關(guān)系的有序排列中， 奇數(shù)位數(shù)位線與偶數(shù)位數(shù)位線分別接入兩測(cè)試端口 。作為本發(fā)明的一種優(yōu)選方式，所述測(cè)試機(jī)構(gòu)還包括兩金屬連接線，在兩 金屬連接線上分別設(shè)置連接數(shù)位線的端口 ；所述兩金屬連接線分別把奇數(shù)位 數(shù)位線與偶數(shù)位數(shù)位線連接到相應(yīng)的測(cè)試端口 。作為本發(fā)明的一種優(yōu)選方式，所述各個(gè)多晶硅柵極成條狀、平行地排列 于所述隔離層上。作為本發(fā)明的一種優(yōu)選方式，每相鄰兩個(gè)多晶硅柵極的間距不超過(guò) 0.3um。作為本發(fā)明的一種優(yōu)選方式，所述各個(gè)多晶硅接觸孔分成若干個(gè)多晶硅接觸孔組，每組包括至少一個(gè)多晶硅接觸孔；多晶硅接觸孔組設(shè)置在兩個(gè)相 鄰的多晶硅柵極之間，與多晶硅柵極平行放置。作為本發(fā)明的一種優(yōu)選方式，每?jī)蓚€(gè)相鄰的多晶硅柵極之間均設(shè)置一個(gè) 多晶硅接觸孔組。作為本發(fā)明的一種優(yōu)選方式，每組多晶硅接觸孔的數(shù)目相等；同一組多 晶硅接觸孔中，每相鄰的兩個(gè)多晶硅接觸孔的間距相等；各組多晶硅接觸孔 整齊排列，即每列的第N個(gè)多晶硅接觸孔均與其他列的第N個(gè)多晶硅接觸 孔在同一直線上，其中，N為大于0小于等于每組多晶硅接觸孔數(shù)目的整數(shù)； 所述各個(gè)數(shù)位線成條狀、平行地排列于所述隔離層上。作為本發(fā)明的一種優(yōu)選方式，同一組、每相鄰的兩個(gè)多晶硅接觸孔的間 距不超過(guò)0.25um。作為本發(fā)明的 一種優(yōu)選方式，所述隔離層為氧化硅材料的淺溝槽隔離制 成；所述多晶硅柵極的材料為硼磷硅玻璃。一種上述測(cè)試機(jī)構(gòu)的制作方法，所述制作方法包括以下步驟A、 放置隔離層，在隔離層上鋪設(shè)若干多晶硅柵極；B、 在兩個(gè)相鄰的多晶硅柵極之間設(shè)置若干多晶硅接觸孔；C、 用若干數(shù)位線分別連接數(shù)個(gè)多晶硅接觸孔，各數(shù)位線不相交；D、 "l巴各數(shù)位線的一部分接入所述正極測(cè)試端口 ，另一部分接入所述負(fù) 才及測(cè)試端口作為本發(fā)明的一種優(yōu)選方式，在各數(shù)位線根據(jù)位置關(guān)系的有序排列中， 把奇數(shù)位數(shù)位線與偶數(shù)位數(shù)位線分別接入測(cè)試機(jī)構(gòu)的兩測(cè)試端口 。作為本發(fā)明的一種優(yōu)選方式，所述制作方法還包括步驟E:設(shè)置兩金屬 連接線，在兩金屬連接線上分別設(shè)置連接數(shù)位線的端口，通過(guò)所述端口與數(shù)位線連接；所述兩金屬連接線分別把奇數(shù)位數(shù)位線與偶數(shù)位數(shù)位線連接到相
應(yīng)的測(cè)試端口 。
作為本發(fā)明的一種優(yōu)選方式，步驟A中，所述各個(gè)多晶硅柵極成條狀、 平行地排列于所述隔離層上；每相鄰兩個(gè)多晶硅柵極的間距不超過(guò)0.3um。
作為本發(fā)明的一種優(yōu)選方式，步驟B中，所述各個(gè)多晶硅接觸孔分成若 干個(gè)多晶硅接觸孔組，每組包括至少一個(gè)多晶石圭接觸孔；多晶硅接觸孔組設(shè) 置在兩個(gè)相鄰的多晶硅柵極之間，與多晶硅柵極平行放置。
作為本發(fā)明的一種優(yōu)選方式，每?jī)蓚€(gè)相鄰的多晶硅柵極之間均設(shè)置一個(gè) 多晶硅接觸孔組。
作為本發(fā)明的一種優(yōu)選方式，每組多晶硅接觸孔的數(shù)目相等；同一組多 晶硅接觸孔中，每相鄰的兩個(gè)多晶硅接觸孔的間距相等；各組多晶硅接觸孔 整齊排列，即每列的第N個(gè)多晶硅接觸孔均與其他列的第N個(gè)多晶硅接觸 孔在同一直線上，其中，N為大于0小于等于每組多晶硅接觸孔數(shù)目的整數(shù)。
作為本發(fā)明的一種優(yōu)選方式，同一組、每相鄰的兩個(gè)多晶硅接觸孔的間 3巨不超過(guò)0.25um。
作為本發(fā)明的 一種優(yōu)選方式，所述隔離層為氧化硅材料的淺溝槽隔離制 成；所述多晶硅柵極的材料為硼磷硅玻璃。
與現(xiàn)有技術(shù)相比，本發(fā)明揭示的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，主 要針對(duì)堆疊式結(jié)構(gòu)的DRAM芯片測(cè)試，其有益效果
1 、本測(cè)試機(jī)構(gòu)與DRAM芯片同時(shí)生產(chǎn)，利用DRAM芯片的制成本身， 使用新設(shè)計(jì)的測(cè)試機(jī)構(gòu)來(lái)發(fā)現(xiàn)DRAM芯片中BPSG(硼磷硅玻璃)的制成是 否完好；可以很方便的用非全制成硅片(short lo叩wafer)來(lái)模擬真實(shí)的產(chǎn)品生產(chǎn)條件，并加以測(cè)試判定。非全制成硅片(short loop wafer)生產(chǎn)時(shí)間 一4殳為幾天到十幾天，而全制成硅片(foil process wafer)生產(chǎn)時(shí)間長(zhǎng)達(dá)2-3 個(gè)月，使用非全制成硅片(short loop wafer)大大縮短了發(fā)現(xiàn)問(wèn)題的時(shí)間， 使得可能造成的影響降低。
2 、本發(fā)明使用嚴(yán)格的設(shè)計(jì)規(guī)則，可以對(duì)BPSG void (硼磷硅玻璃空洞) 的狀況進(jìn)行很好的檢測(cè)。
3、本發(fā)明測(cè)試機(jī)構(gòu)的電性測(cè)試簡(jiǎn)單易行，用Vmmp (加電壓測(cè)試從O 伏開(kāi)始加， 一直到測(cè)試結(jié)構(gòu)被擊穿為止)測(cè)試或者單點(diǎn)電壓測(cè)試都能很好的 檢測(cè)多晶硅接觸孑L ( Poly contact)之間的漏電狀況。


圖1是實(shí)施例一中制作方法步驟1完成后測(cè)試機(jī)構(gòu)的結(jié)構(gòu)示意圖。 圖2是實(shí)施例一中制作方法步驟2完成后測(cè)試機(jī)構(gòu)的結(jié)構(gòu)示意圖。 圖3是實(shí)施例一中制作方法步驟3完成后測(cè)試機(jī)構(gòu)的結(jié)構(gòu)示意圖。 圖4是實(shí)施例一中本發(fā)明測(cè)試機(jī)構(gòu)的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
以下結(jié)合附圖及實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。 實(shí)施例一
本實(shí)施例中的測(cè)試機(jī)構(gòu)主要用于堆疊式結(jié)構(gòu)的DRAM芯片的測(cè)試。 本發(fā)明揭示了 一種用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，該測(cè)試機(jī)構(gòu)與 DRAM芯片同時(shí)生產(chǎn)，以保證被測(cè)試的測(cè)試機(jī)構(gòu)中的BPSG (硼磷硅玻璃)與所生產(chǎn)的芯片的BPSG —致。通過(guò)測(cè)試測(cè)試機(jī)構(gòu)即可得知DRAM芯片的 BPSG是否出現(xiàn)空洞。
請(qǐng)參與圖4,圖4為本發(fā)明揭示的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)， 主要包括隔離層1、若干個(gè)多晶硅柵極2、若干列多晶硅接觸孔3、若干條 數(shù)位線4、兩條金屬連接線61、 62及正極測(cè)試端口71、負(fù)極測(cè)試端口72。 金屬連接線61的一端接入正極測(cè)試端口 71，金屬連接線62的一端接入負(fù) 極測(cè)試端口 72。
如圖所示，本實(shí)施例中，各個(gè)多晶硅柵極2成條狀、平行地排列于所述 隔離層l上，每?jī)蓚€(gè)相鄰的多晶硅柵極2的間距相等，本實(shí)施例中，其間距 為0.2um。在相鄰的兩個(gè)多晶硅柵極2之間設(shè)置有一列多晶硅接觸孔3，每 列多晶硅接觸孔3的數(shù)目相等；另外，在最外側(cè)的兩個(gè)多晶硅柵極2的外側(cè) 還分別設(shè)置有一列多晶硅接觸孔3。
同一列的多晶硅接觸孔3中，每相鄰的兩個(gè)多晶硅接觸孔3的間距相等， 本實(shí)施例中，其間距為0.15um;同時(shí)，各列多晶硅接觸孔3整齊排列，即 每列的第N個(gè)多晶硅接觸孔3均與其他列的第N個(gè)多晶硅接觸孔3在同一 直線上(因多晶硅接觸孔3太小，這里以線代指面)。
數(shù)位線4用于連接上述位于同一直線上的接觸孔3,把上述接觸孔3連 接起來(lái)。各個(gè)數(shù)位線4與多晶硅柵極2垂直設(shè)置，在各數(shù)位線4根據(jù)位置關(guān) 系的有序排列中(如圖4中從上至下的有序排列)，奇數(shù)位與偶數(shù)位的數(shù)位 線4交叉設(shè)置、分別接入兩金屬連接線61、 62。本實(shí)施例中，奇數(shù)位的數(shù) 位線4接入金屬連接線61,進(jìn)而與正極測(cè)試端口 71連接；偶數(shù)位的數(shù)位線 4接入金屬連接線62,進(jìn)而與負(fù)極測(cè)試端口 72連接。金屬連接線61、 62上 設(shè)置有若干連接數(shù)位線4的端口 5,用以連接數(shù)位線4。作為本發(fā)明的一種較佳的實(shí)施例，本實(shí)施例中，所述隔離層l為氧化硅
材料的淺溝槽隔離制成(STI);多晶硅柵極2的材料為硼磷硅玻璃(BPSG)， 即本發(fā)明主要測(cè)試的內(nèi)容；數(shù)位線4的材料為鎢；而正極測(cè)試端口 71、負(fù) 極測(cè)試端口 72均設(shè)置在鋁墊上。
測(cè)試機(jī)構(gòu)主要測(cè)試芯片中硼磷硅玻璃(BPSG)的臺(tái)階覆蓋能力；臺(tái)階 覆蓋能力指半導(dǎo)體材料的填縫隙的能力，如果填縫隙能力不好，就會(huì)填不實(shí)， 在縫隙里有小的空洞，通常稱為"void"。在隨后的制成中多晶硅會(huì)填入上 述空洞中，引起相鄰兩個(gè)存儲(chǔ)單元的漏電，如果該現(xiàn)象發(fā)生在集成電路中， 就會(huì)使電路失效，上述小孔對(duì)產(chǎn)品的性能產(chǎn)生很大影響。
下面介紹本發(fā)明測(cè)試才幾構(gòu)的工作原理
請(qǐng)繼續(xù)參閱圖4，圖中奇數(shù)位的數(shù)位線4接入正極測(cè)試端口 71,偶數(shù)位 的凄t位線4接入負(fù)才及測(cè)試端口 72;兩個(gè)相鄰的數(shù)位線4之間不接觸。分別 給正極測(cè)試端口 71 、負(fù)極測(cè)試端口 72施加電壓。因?yàn)槊績(jī)蓚€(gè)相鄰的數(shù)位線 4之間不接觸，如果檢測(cè)不到電流經(jīng)過(guò)，則證明被檢測(cè)的芯片的中硼磷硅玻 璃(BPSG)的臺(tái)階覆蓋能力較佳。
如果在測(cè)試時(shí)一企測(cè)到有電流流過(guò)，則可以證明多晶硅接觸孔(Poly contact)間有漏電的情況。如，多晶硅柵極單元21與多晶硅柵極單元22之 間有漏電，則數(shù)位線41、數(shù)位線42在兩電壓之間形成一通路，數(shù)位線41 及數(shù)位線42之間有電流經(jīng)過(guò)，從而得已印證其漏電。
電性測(cè)試可以用Vramp測(cè)試或者單點(diǎn)電壓測(cè)試。Vramp測(cè)試的方法為 加電壓測(cè)試從0伏開(kāi)始加， 一直到測(cè)試結(jié)構(gòu)被擊穿為止。如果被擊穿時(shí)間 越長(zhǎng)，則證明芯片的性能越好。使用了本測(cè)試機(jī)構(gòu)之后，可以有效縮短發(fā)現(xiàn)問(wèn)題的時(shí)間，使得可能造成 的影響降低。
由于沒(méi)有現(xiàn)有的測(cè)試機(jī)構(gòu)，現(xiàn)介紹上述芯片測(cè)試^/L構(gòu)的制作方法。 上述芯片測(cè)試機(jī)構(gòu)的制作方法，包括以下步驟
1、 請(qǐng)繼續(xù)參閱圖1，首先放置隔離層l，在隔離層1上平行地鋪設(shè)若干
多晶硅柵極2，每相鄰的兩個(gè)多晶硅4冊(cè)極2的距離相等，其間距為0.2um。
2、 請(qǐng)繼續(xù)參閱圖2，在兩個(gè)相鄰的多晶硅柵極2之間設(shè)置一列晶硅接 觸孔3,每列多晶硅接觸孔3的數(shù)目相等；另外，在最外側(cè)的兩個(gè)多晶硅柵 極2的外側(cè)還分別設(shè)置有一列多晶硅接觸孔3。同一列的多晶硅接觸孔3中， 每相鄰的兩個(gè)多晶硅接觸孔3的間距相等，本實(shí)施例中，其間距為0.15um。 同時(shí)，各列多晶硅接觸孔3整齊排列，即每列的第N個(gè)接觸孔3均與其他 列的第N個(gè)接觸孔3在同一直線上；其中，N為整數(shù)、且大于O小于等于每 組多晶硅接觸孔數(shù)目。
3、 請(qǐng)繼續(xù)參閱圖3，用若干數(shù)位線4分別連接步驟2中不同列、在同 一直線上的多晶硅接觸孔3。在各數(shù)位線4根據(jù)位置關(guān)系的有序排列中，把 奇數(shù)位數(shù)位線4與偶數(shù)位數(shù)位線4分別引到不同的方向。
4、 請(qǐng)繼續(xù)參閱圖4，設(shè)置兩金屬連接線61、 62，在兩金屬連接線61、 62上分別設(shè)置連接數(shù)位線4的端口 5,通過(guò)所述端口 5與數(shù)位線4連接；所 述兩金屬連接線61、 62分別把奇數(shù)位數(shù)位線與偶數(shù)位^t位線連接到相應(yīng)的 測(cè)試端口。本實(shí)施例中，奇數(shù)位的數(shù)位線4接入金屬連接線61,進(jìn)而與正 極測(cè)試端口 71連接；偶數(shù)位的數(shù)位線4接入金屬連接線62，進(jìn)而與負(fù)極測(cè) 試端口 72連接。實(shí)施例二
本實(shí)施例與實(shí)施例一的區(qū)別在于，本實(shí)施例中，每相鄰的兩個(gè)多晶硅柵
極的間距為0.3um;同一列的多晶硅接觸孔中，每相鄰的兩個(gè)多晶硅接觸孔 的間距為0.25 um。
以上實(shí)施例僅用以說(shuō)明而非限制本發(fā)明的技術(shù)方案。如，每?jī)蓚€(gè)相鄰的 多晶硅柵極的距離可以不等；每列多晶硅接觸孔中，每相鄰的兩個(gè)多晶硅接 觸孔的間距可以不同。另外，各個(gè)多晶硅柵極也可以不平行地設(shè)置。不脫離 本發(fā)明精神和范圍的任何修改或局部替換，均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范 圍當(dāng)中。
權(quán)利要求
1、一種用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于，其包括測(cè)試端口，包括正極測(cè)試端口及負(fù)極測(cè)試端口；隔離層；若干多晶硅柵極，各個(gè)多晶硅柵極不相交地鋪設(shè)在所述隔離層上；若干多晶硅接觸孔，各個(gè)多晶硅接觸孔設(shè)置在所述隔離層上、未鋪設(shè)多晶硅柵極的地方；及若干數(shù)位線，各數(shù)位線不相交、分別連接數(shù)個(gè)多晶硅接觸孔；各數(shù)位線的一部分接入所述正極測(cè)試端口，另一部分接入所述負(fù)極測(cè)試端口。
2、 如權(quán)利要求1所述的用于^r測(cè)芯片制成缺陷的測(cè)試^L構(gòu)，其特征在于， 在各數(shù)位線根據(jù)位置關(guān)系的有序排列中，奇數(shù)位數(shù)位線與偶數(shù)位數(shù)位 線分別4妻入兩測(cè)試端口 。
3、 如權(quán)利要求1所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于， 所述測(cè)試機(jī)構(gòu)還包括兩金屬連接線，在兩金屬連接線上分別設(shè)置連接 數(shù)位線的端口 ；所述兩金屬連接線分別把奇數(shù)位數(shù)位線與偶數(shù)位數(shù)位 線連接到相應(yīng)的測(cè)試端口 。
4、 如權(quán)利要求1所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于， 所述各個(gè)多晶硅柵極成條狀、平行地排列于所述隔離層上。
5、 如權(quán)利要求4所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于， 每相鄰兩個(gè) 多晶 硅才冊(cè)極的間距不超過(guò)0.3um。
6、 如權(quán)利要求l或2或3或4或5所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于，所述各個(gè)多晶硅接觸孔分成若干個(gè)多晶珪接觸孔組，每組包括至少一個(gè)多晶硅*接觸孔；多晶石圭-接觸孔組i殳置在兩個(gè)相 鄰的多晶硅片冊(cè)極之間，與多晶珪柵極平行放置。
7、 如權(quán)利要求6所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于， 每?jī)蓚€(gè)相鄰的多晶硅柵極之間均設(shè)置一個(gè)多晶硅接觸孔組。
8、 如權(quán)利要求7所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于， 每組多晶硅接觸孔的數(shù)目相等；同一組多晶硅接觸孔中，每相鄰的兩 個(gè)多晶硅接觸孔的間距相等；各組多晶硅接觸孔整齊排列，即每列的 第N個(gè)多晶硅接觸孔均與其他列的第N個(gè)多晶硅接觸孔在同一直線 上，其中，N為整數(shù)、且大于O小于等于每組多晶硅接觸孔數(shù)目；所 述各個(gè)數(shù)位線成條狀、平行地排列于所述隔離層上。
9、 如權(quán)利要求8所述的用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，其特征在于， 同一組、每相鄰的兩個(gè)多晶硅接觸孔的間距不超過(guò)0.25um。
10、 如權(quán)利要求l或2或3或4或5所述的用于檢測(cè)芯片制成缺陷的測(cè)試 機(jī)構(gòu)，其特征在于，所述隔離層為氧化硅材料的淺溝槽隔離制成；所 述多晶硅柵極的材料為硼磷硅玻璃。
11、 一種如權(quán)利要求1所述測(cè)試機(jī)構(gòu)的制作方法，其特征在于，所述制作 方法包括以下步驟A、 放置隔離層，在隔離層上鋪設(shè)若干多晶硅柵極；B、 在兩個(gè)相鄰的多晶硅柵極之間設(shè)置若干多晶硅接觸孔；C、 用若牛數(shù)位線分別連接數(shù)個(gè)多晶硅接觸孔，各數(shù)位線不相交；D、 把各數(shù)位線的一部分接入所述正極測(cè)試端口，另一部分接入所述 負(fù)才及測(cè)試端口 。
12、 如權(quán)利要求11所述的制作方法，其特征在于，步驟D中，在各數(shù)位 線根據(jù)位置關(guān)系的有序排列中，把奇數(shù)位數(shù)位線與偶數(shù)位數(shù)位線分別 接入測(cè)試機(jī)構(gòu)的兩測(cè)試端口 。
13、 如權(quán)利要求12所述的制作方法，其特征在于，所述制作方法還包括步 驟E:設(shè)置兩金屬連接線，在兩金屬連接線上分別設(shè)置連接數(shù)位線的 端口，通過(guò)所述端口與數(shù)位線連接；所述兩金屬連接線分別把奇數(shù)位 數(shù)位線與偶數(shù)位數(shù)位線連接到相應(yīng)的測(cè)試端口 。
14、 如權(quán)利要求11或12或13所述的制作方法，其特征在于，步驟A中， 所述各個(gè)多晶硅柵極成條狀、平行地排列于所述隔離層上；每相鄰兩 個(gè)多晶 硅柵極的間距不超過(guò)0.3um。
15、 如權(quán)利要求11或12或13所述的制作方法，其特征在于，步驟B中， 所述各個(gè)多晶硅接觸孔分成若干個(gè)多晶硅接觸孔組，每組包括至少一 個(gè)多晶硅接觸孔；多晶硅接觸孔組設(shè)置在兩個(gè)相鄰的多晶硅柵極之間， 與多晶硅柵極平行放置。
16、 如權(quán)利要求15所述的制作方法，其特征在于，每相鄰的兩個(gè)多晶硅柵 極之間均設(shè)置一個(gè)多晶硅接觸孔組。
17、 如權(quán)利要求16所述的制作方法，其特征在于，每組多晶硅接觸孔的數(shù) 目相等；同一組多晶硅接觸孔中，每相鄰的兩個(gè)多晶硅接觸孔的間距 相等；各組多晶硅接觸孔整齊排列，即每列的第N個(gè)多晶硅接觸孔均 與其他列的第N個(gè)多晶硅接觸孔在同一直線上，其中，N為整數(shù)、且 大于0小于等于每組多晶硅接觸孔數(shù)目。
18、 如權(quán)利要求17所述的制作方法，其特征在于，同一組、每相鄰的兩個(gè) 多晶硅接觸孔的間距不超過(guò)0.25um。
19、 如權(quán)利要求11或12或13所述的制作方法，其特征在于，所述隔離層 為氧化硅材料的淺溝槽隔離制成；所述多晶硅柵極的材料為硼磷硅玻
全文摘要
本發(fā)明提供一種用于檢測(cè)芯片制成缺陷的測(cè)試機(jī)構(gòu)，包括測(cè)試端口，包括正極測(cè)試端口及負(fù)極測(cè)試端口；隔離層；若干多晶硅柵極，各個(gè)多晶硅柵極不相交地鋪設(shè)在所述隔離層上；若干多晶硅接觸孔，各個(gè)多晶硅接觸孔設(shè)置在所述隔離層上、未鋪設(shè)多晶硅柵極的地方；及若干數(shù)位線，各數(shù)位線不相交、分別連接數(shù)個(gè)多晶硅接觸孔；各數(shù)位線的一部分接入所述正極測(cè)試端口，另一部分接入所述負(fù)極測(cè)試端口。本測(cè)試機(jī)構(gòu)與DRAM芯片同時(shí)生產(chǎn)，利用DRAM芯片的制成本身，使用該測(cè)試機(jī)構(gòu)來(lái)發(fā)現(xiàn)DRAM芯片中BPSG的制成是否完好；大大縮短了發(fā)現(xiàn)問(wèn)題的時(shí)間，使得可能造成的影響降低。
文檔編號(hào)H01L23/544GK101304020SQ20071004053
公開(kāi)日2008年11月12日 申請(qǐng)日期2007年5月11日 優(yōu)先權(quán)日2007年5月11日
發(fā)明者梁山安, 鳴 章, 蘇鳳蓮, 強(qiáng) 陳 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司