專利名稱：具有減小的短溝道效應(yīng)的sonos存儲器器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器器件，特別地，涉及SONOS非易失 性存儲器器件。本發(fā)明也涉及制造這種非易失性存儲器器件的方法。 此外，本發(fā)明涉及包括這種非易失性存儲器器件的半導(dǎo)體器件。
背景技術(shù)：
由于對于具有增長數(shù)量的存儲器器件和/或具有更高密度的存儲 器器件的半導(dǎo)體器件的持續(xù)需要，微電子工業(yè)不斷努力減小存儲器器 件的尺寸。
典型地，存儲器器件基于平面晶體管布局，所述布局包括源極和 漏極區(qū)域、源極和漏極區(qū)域之間的溝道以及用于控制溝道的柵極。
典型地，平面晶體管布局的尺寸的減小包括源極和漏極區(qū)域之間 的溝道長度的減小。
由于所謂的短溝道效應(yīng)，較小的溝道尺寸可能不利地影響晶體管 的功能。使用期間，在顯著地按比例縮小的器件中，有源區(qū)域(源極 和漏極)之間的電場變得非常高，并且在這種情況下可能導(dǎo)致橫向電 荷泄露。
在現(xiàn)有技術(shù)中，已經(jīng)公開了用于晶體管的雙柵極和三柵極結(jié)構(gòu)， 用于改善溝道區(qū)域的靜電電荷控制并且提供有源區(qū)域之間電場的有效 屏蔽。上述概念涉及MOSFET布局。
SONOS存儲器器件包括由第一絕緣層、電荷捕獲層和第二絕緣 層的電荷捕獲疊層(stack)構(gòu)造的非易失性存儲器單元，例如半導(dǎo)體 (硅)氧化物(硅)氮化物(硅)氧化物半導(dǎo)體的疊層，其中疊層的 NO部分由第一二氧化硅層、氮化硅層和第二二氧化硅層連續(xù)地組 成。第一二氧化硅層設(shè)置在半導(dǎo)體(襯底)層上。在第二二氧化硅層 的頂部設(shè)置另外的半導(dǎo)體層(舉例來說，多晶硅)。
SONOS器件的存儲功能是基于用于捕獲電荷的ONO疊層的能
力，其可以保持長的時期。此外，通過電荷注入和隧道效應(yīng)可以相對
容易地控制ONO疊層中電荷的存在，這使得該類型的存儲器單元的 相對簡單的編程和擦除成為可能。

發(fā)明內(nèi)容
本發(fā)明的目的是減小非易失性存儲器器件中的短溝道效應(yīng)，特別 是SONOS非易失性存儲器器件中的短溝道效應(yīng)。
本發(fā)明提供一種半導(dǎo)體襯底上的非易失性存儲器器件，所述器件 包括源極區(qū)域、漏極區(qū)域、溝道區(qū)域、存儲器元件、和柵極，所述溝 道區(qū)域在源極區(qū)域和漏極區(qū)域之間沿第一方向上延伸；所述柵極設(shè)置 在溝道區(qū)域附近；所述存儲器元件設(shè)置在溝道區(qū)域和柵極之間；所述 溝道區(qū)域設(shè)置在束狀半導(dǎo)體層(beam-shaped semiconductor layer)內(nèi)； 所述束狀半導(dǎo)體層在源極和漏極區(qū)域之間沿第一方向延伸，并且具有 與第一方向平行延伸的側(cè)表面，并且所述存儲器元件包括覆蓋在所述 側(cè)表面上的電荷捕獲疊層，至少下表面朝向半導(dǎo)體表面層，并且所述 側(cè)表面直接連接到下表面，以便將所述束狀半導(dǎo)體層嵌入U狀電荷捕 獲疊層中。
有益地，通過溝道區(qū)域的靜電電荷控制的改進，本發(fā)明的非易失 性存儲器元件中顯著地減小短溝道效應(yīng)的發(fā)生。
本發(fā)明還提供一種在半導(dǎo)體襯底上制造非易失性存儲器器件的方 法，所述非易失性存儲器器件包括源極區(qū)域、漏極區(qū)域、溝道區(qū)域、 存儲器元件和柵極，所述溝道區(qū)域在源極區(qū)域和漏極區(qū)域之間沿第一 方向延伸；所述柵極設(shè)置在溝道區(qū)域附近；所述存儲器元件設(shè)置在溝 道區(qū)域和柵極之間；所述方法包括以下步驟
產(chǎn)生用于容納溝道區(qū)域的束狀半導(dǎo)體層，所述束狀半導(dǎo)體層在源 極和漏極區(qū)域之間沿第一方向延伸，并且具有與第一方向平行延伸的 側(cè)表面；
配置電荷捕獲疊層作為存儲器元件，所述電荷捕獲疊層覆蓋所述 側(cè)表面，至少下表面朝向半導(dǎo)體表面層，并且所述側(cè)表面直接連接到
下表面，以便使所述束狀半導(dǎo)體層嵌入U狀電荷捕獲疊層中。
此外，本發(fā)明提供包括上述非易失性存儲器器件的半導(dǎo)體器件。


下面參考其中示出了本發(fā)明的示意性實施例的附圖詳細說明本發(fā) 明。本領(lǐng)域的技術(shù)人員應(yīng)意識到在不偏離本發(fā)明的真實精神的條件下 可以獲得并且實現(xiàn)本發(fā)明的其它替代和等同實施例，僅通過所附權(quán)利 要求限定本發(fā)明的范圍。
圖1為根據(jù)本發(fā)明的非易失性存儲器元件的平面圖； 圖2a、 2b、 2c為圖1的非易失性存儲器元件的截面圖； 圖2d和2e分別示出了沿A-A和C-C得到的非易失性存儲器元件 的可替代實施例的截面；
圖3a、 3b、 3c分別示出了第一、第二和第三截面圖中在第一工藝 步驟后的非易失性存儲器元件；
圖4a、 4b、 4c分別示出了第一、第二和第三截面圖中在第二工藝
步驟后的非易失性存儲器元件；
圖5a、 5b、 5c分別示出了第一、第二和第三截面圖中在下一工藝
步驟后的非易失性存儲器元件；
圖6a、 6b、 6c分別示出了第一、第二和第三截面圖中在又一工藝 步驟后的非易失性存儲器元件；
圖7a、 7b、 7c分別示出了第一、第二和第三截面圖中在連續(xù)的又
一工藝步驟后的非易失性存儲器元件；
圖8a、 8b、 8c分別示出了第一、第二和第三截面圖中在再一工藝
步驟后的非易失性存儲器元件；
圖9a、 9b、 9c分別示出了第一、第二和第三截面圖中在后續(xù)的工 藝步驟后的非易失性存儲器元件；
圖10a、 10b、 10c分別示出了第一、第二和第三截面圖中的可替 代在又一工藝步驟后的非易失性存儲器元件；以及
圖11為根據(jù)本發(fā)明的又一實施例的非易失性存儲器元件的平面圖。
具體實施例方式
圖1為根據(jù)本發(fā)明的SONOS非易失性存儲器器件的平面圖。
圖1示出了包括至少兩個SONOS存儲器器件Nl、 N2的存儲器 陣列。S0N0S存儲器器件N1、 N2彼此相鄰。每個SONOS存儲器器 件N1、 N2—的區(qū)域使用虛線矩形示意性示出。
每個SONOS存儲器器件Nl、 N2包括源極區(qū)域S、漏極區(qū)域D 和至少一個多柵極(poly gate) G。多柵極G設(shè)置在半導(dǎo)體溝道區(qū)域 CO，所述半導(dǎo)體溝道區(qū)域CO在源極和漏極區(qū)域S、 D之間沿第一方 向延伸，并且包括存儲器元件ME，所述存儲器元件依次包括以基于 SONOS的電荷捕獲疊層。每個存儲器器件N1、 N2的結(jié)構(gòu)通過淺溝隔 離區(qū)域STI與相鄰的存儲器器件隔離。
在這種結(jié)構(gòu)中，源極S和多柵極G分別配置作為源極線S和多柵 極線G，通常，每個均共同連接到相鄰的SONOS存儲器器件Nl、N2。
應(yīng)指出，漏極區(qū)域D的寬度比存儲器元件ME的寬度大，兩個寬 度均沿與公共源極線S的線方向平行的方向。而且，源極線S的寬度 (與其線方向垂直)比存儲器元件ME的寬度大。
下面，將參考一些用于制造由多個截面圖所示的SONOS存儲器 器件的一些制造步驟詳細說明根據(jù)本發(fā)明的SONOS存儲器器件。
一個截面是沿線A-A得到的，所述線A-A與公共源極S的線方 向(與第一方向垂直)平行，并且橫跨存儲器元件ME的區(qū)域。第二 截面是沿線B-B得到的，所述線B-B與公共源極S平行，并且橫跨漏 極D的區(qū)域。第三截是沿線C-C得到的，所述線C-C與公共源極S 的線方向垂直，并且橫跨源極S、存儲器元件ME和漏極D的區(qū)域。
在剩余的圖2a、 2b、 2c、 10a、 10b、 10c中，具有后綴"a"的所有 附圖數(shù)字涉及第一截面A-A，具有后綴"b"的所有附圖數(shù)字涉及第二截 面B-B，和具有后綴"c，，的所有附圖數(shù)字涉及第三截面C-C。
圖2a、 2b、 2c示出了圖1的非易失性存儲器器件的截面圖。
圖2c示出了沿從源極區(qū)域S到漏極區(qū)域D方向的圖1的非易失 性器件的截面圖。包括非易失性存儲器元件ME的半導(dǎo)體溝道區(qū)域CO位于源極和漏極區(qū)域S、 D之間。
剩余的外延SiGe層3b (SiGe:硅鍺)位于源極和漏極區(qū)域S、 D 中的半導(dǎo)體襯底1的單晶硅表面層2上。束狀外延Si層4在源極區(qū)域 S和漏極區(qū)域D之間沿第一方向X延伸。束狀外延Si層4包括在源 極和漏極S、 D處的摻雜區(qū)域12。
非易失性存儲器元件ME包括位于束狀外延Si層4上的電荷捕獲 疊層8和位于電荷捕獲疊層8上的多晶硅層9。此處示出了溝道長度L。
如圖2a的A-A截面圖所示，束狀外延Si層4具有四個側(cè)表面4a、 4b、 4c、 4d的基本上的矩形截面，所述側(cè)表面與第一方向X平行延伸 (與束狀外延Si層4的線方向一致)。
在非易失性存儲器元件ME中，電荷捕獲疊層8完全覆蓋在束狀 外延Si層4的四個側(cè)表面4a、 4b、 4c、 4d上。將多晶硅層9配置為 完全覆蓋電荷捕獲疊層8。在束狀外延硅層4的下面，半導(dǎo)體襯底1 的鰭狀單晶硅表面層2具有與束狀外延Si層4基本相同的寬度W。 隔離層6側(cè)面與鰭狀單晶硅表面層2相接以提供淺溝槽隔離STI。
在截面圖中，單晶硅表面層2由電荷捕獲疊層8覆蓋。多晶硅層 9也存在于電荷捕獲疊層8覆蓋的單晶硅表面層2和面向單晶硅表面 層2的束狀外延硅層4的側(cè)邊之間。
應(yīng)指出，束狀外延Si層4的上表面4a可替代地處理，從而獲得 暴露的上表面4a，例如，在所述上表面上設(shè)置又一電極或結(jié)構(gòu)。在這 種情況，電荷捕獲疊層8將覆蓋在束狀外延Si層4的下表面4c (引 導(dǎo)朝向單晶硅表面層2)、側(cè)表面4b和4d (直接連接到下表面4c)上 的U形形狀。多晶Si柵極層9覆蓋較低的表面4c和側(cè)表面4b、 4d。
圖2d示出了該實施例的A-A截面圖。圖2e示出了 C-C截面圖。 在圖2d和2e中，與上述圖中一樣，相同參考數(shù)字表示相同的實體。
圖2d示出了漏極區(qū)域D的B-B截面圖。在圖2b中，與上述圖中 一樣，相同的參考數(shù)字表示相同的實體。在單晶硅表面層2上設(shè)置剩 余的外延SiGe層3b，其中所述單晶硅表面層2為塊狀，并且比非易 失性存儲器元件ME (A-A截面圖)處的單晶硅表面層2相對更寬 (W2>W)。外延硅層4位于在剩余外延SiGe層3b的頂部上。外延硅
層4的寬度W2在B-B截面處比在A-A截面處顯著地大。
間隙區(qū)域10可以存在于摻雜區(qū)域12和下面的單晶硅表面層2之間。
此外，非易失性存儲器元件ME上的多晶硅層9的頂部部分9a 可以包括側(cè)壁間隔11。而且，摻雜區(qū)域12可以包括低摻雜(LDD) 和高摻雜(HDD)區(qū)域。為清楚的原因，這些細節(jié)此處未示出。
在又一后端工藝后，可以提供與源極、漏極、和柵極、互連結(jié)構(gòu) 和鈍化層的接觸。
典型地，根據(jù)本發(fā)明的SONOS存儲器器件將遵循具有65nm溝 道長度及以下的半導(dǎo)體器件的設(shè)計規(guī)則。束狀外延硅層4的寬度W可 以在大約50nm至大約100nm之間。束狀外延硅層4的厚度在大約 10nm至30nm之間。剩余外延SiGe層3b的厚度為大約50nm。多晶 硅層9的寬度大約等于溝道長度L。多晶硅層9的厚度為大約10nm 至大約100nm之間。
電荷捕獲疊層或ONO疊層8的第一二氧化硅電介質(zhì)層的厚度在 大約lnm至大約3nm之間。電荷捕獲疊層8的電荷捕獲氮化硅層的 厚度在約4nm到約lOnm之間。電荷捕獲疊層8的第二二氧化硅電介 質(zhì)層的厚度在約4nm到約10nm之間。
應(yīng)指出，剩余外延SiGe層3b的厚度等于兩倍ONO疊層或電荷 捕獲疊層8的厚度加上多晶硅層9的厚度，所述多晶硅層9位于束狀 外延硅層4和單晶硅表面層2之間。
圖3a、 3b、 3c分別示出了第一、第二和第三截面圖中的第一處理 步驟后的SONOS非易失性存儲器器件。
外延SiGe層3沉積在具有單晶硅表面層2的半導(dǎo)體襯底1上。在 SiGe層3的頂部，形成由蓋層5覆蓋的外延Si層4。典型地，蓋層5 為氮化硅層。典型地，蓋層5可以具有大約20-30nm至大約100nm之 間的厚度。
然后，配置掩模用于限定具有寬度W的鰭狀結(jié)構(gòu)。隨后，通過刻 蝕側(cè)面與每個鰭狀結(jié)構(gòu)相接的凹槽R產(chǎn)生鰭狀結(jié)構(gòu)。凹槽R延伸到硅 表面層2下的半導(dǎo)體襯底1中。
圖4a、 4b、 4c分別示出了第一、第二和第三截面圖中的第二處理 步驟后的SONOS非易失性存儲器器件。
在又一處理步驟中，二氧化硅沉積在半導(dǎo)體襯底1上以填充凹槽 R作為場氧化物6。然后，執(zhí)行化學(xué)機械拋光(CMP)步驟以使二氧 化硅和蓋層5相平，所述蓋層5作為用于CMP步驟的停止層。
圖5a、 5b、 5c分別示出了第一、第二和第三截面圖中的下一個處 理步驟后的SONOS非易失性存儲器器件。
在該處理步驟中，執(zhí)行場氧化物6的回蝕。通過回蝕去除的大量 二氧化硅，使得刻蝕的場氧化物6的表面平面比硅表面層2的平面低。 隨后，通過選擇性刻蝕去除蓋層5。
圖6a、 6b、 6c分別示出了第一、第二和第三截面圖中的又一處理 步驟后的SONOS非易失性存儲器器件。
在該處理步驟中，通過高選擇性刻蝕工藝去除外延SiGe層3。刻 蝕工藝可以為干法刻蝕工藝或濕法刻蝕工藝。
控制刻蝕工藝，從而避免過刻蝕?？涛g僅去除外延SiGe層基本上 等于較早限定的鰭狀結(jié)構(gòu)的寬度W的刻蝕距離。在該工藝中，外延 Si層4下的外延SiGe層3作為犧牲層，并且完全去除，如圖6a的A-A 截面圖所示。在該階段，在此截面圖中的束狀外延Si層4具有周圍無 支撐的表面4a、 4b、 4c、 4d。
將刻蝕工藝的控制配置用于確保剩余外延SiGe層3b仍留在漏極 區(qū)域D和源極區(qū)域S中。
如圖6b的B-B截面圖所示，在該處理步驟中控制外延Si-Ge層3 的刻蝕實現(xiàn)剩余的外延SiGe層3b仍留在漏極區(qū)域D中的外延Si層 下，這是由于漏極區(qū)域的寬度比存儲器元件ME的寬度大，如上所述。
而且，如圖6c的C-C截面圖所示，剩余的外延SiGe層3b仍留 在公共區(qū)域S中的外延Si層下，這是由于源極區(qū)域的寬度比存儲器元 件ME的寬度大，如上所述。
典型地，用于去除SiGe的干法刻蝕工藝是基于氟化學(xué)物質(zhì)。
間隙7存在于兩個剩余的外延SiGe層3b之間，從而將單晶硅表 面2從外延Si層4分離。刻蝕工藝產(chǎn)生由間隙7長度上的外延Si層4
形成的無支撐束狀物。
應(yīng)指出，雖然這里外延Si層4的截面圖為矩形，它可以具有不同 的截面形狀，例如，圓形或三角形。根據(jù)本發(fā)明，僅獲得外延Si層4 的無支撐截面是基本的要求。
圖7a、 7b、 7c分別示出了第一、第二、第三截面圖中的又一后續(xù) 的處理步驟后的SONOS非易失性存儲器器件。
隨后，形成二氧化硅-氮化硅-二氧化硅或ONO的疊層8。
首先，形成疊層的第一二氧化硅層的疊層，較優(yōu)地，通過暴露的 硅區(qū)域2、 4的氧化形成。然后，通過化學(xué)氣相沉積沉積氮化硅層。最 后，沉積第二二氧化硅層。
其次，應(yīng)用掩模(未示出)，使得后續(xù)的刻蝕工藝能在將產(chǎn)生諸如 凹槽晶體管(未示出)之類的其它器件的區(qū)域去除ONO疊層8。
圖8a、 8b、 8c分別是出了第一、第二和第三截面圖中的再一處理 步驟后的SONOS非易失性器件。
在該處理步驟中，通過提供多晶Si層9的共形生長的化學(xué)氣相沉 積(CVD)沉積多晶硅層9。
可以觀察到，通過多晶Si的CVD可獲得諸如間隙7之類的水平 間隙的填充。
圖9a、 9b、 9c分別示出了第一、第二、第三截面圖中的后續(xù)的處 理步驟后的SONOS非易失性存儲器器件。
將掩模M1設(shè)置在柵極區(qū)域G中，以覆蓋該處的多晶硅層9。然 后，執(zhí)行刻蝕工藝對多晶Si層9進行構(gòu)圖。結(jié)果，多晶Si層仍位于 柵極區(qū)域G中。在源極和漏極區(qū)域S、 D中，去除多晶Si層9，如圖 2b和2c所示。應(yīng)指出，ONO疊層8也通過漏極區(qū)域D中的多晶Si 刻蝕工藝去除，這在圖2b中是明顯的。
還應(yīng)指出，較優(yōu)地，多晶Si層9從間隙區(qū)域10去除，所述間隙 區(qū)域10與外延Si層4和單晶硅表面層2之間的空間中的多晶Si層9 相鄰。然而如果多晶硅層9適當?shù)貜耐庋庸鑼?的頂部表面4a去除， 多晶Si層9仍位于間隙區(qū)域10中。
接著，去除(剩余的)掩模M1。
在另一處理步驟后，S0N0S非易失性器件如圖2a、 2b、 2c所示。 源極和漏極區(qū)域S、 D通過使用多晶硅層9作為自對準掩模的適 當?shù)淖⑷牍に嚀诫s?？蛇x地，間隔11可以形成在頂部硅層9a的側(cè)壁 上。例如，形成低摻雜(LDD)區(qū)域和高摻雜(HDD)區(qū)域。注入工 藝多晶硅層9未覆蓋(暴露在注入中的)的那部分外延硅層4中產(chǎn)生 摻雜區(qū)域12，。
在已經(jīng)配置摻雜區(qū)域S、 D后，執(zhí)行諸如提供與源極、漏極、和 柵極的觸點、提供互連結(jié)構(gòu)和鈍化之類的另外后端處理。
位于外延硅層4的所有側(cè)邊上的ONO疊層8提供存儲器器件改 善的短溝道特性。
應(yīng)指出，在圖5a所示接觸在圖6a-6c中圖9a-9c圖中所示的全部 步驟期間，如果蓋層5仍留束狀外延Si層4的頂部上，那么，可以獲 得圖2d和2c的非易失性存儲器器件的實施例。蓋層5能作為用于摻 雜注入工藝的掩模，如參考圖9a-9c的上述內(nèi)容。
圖10a、 10b、 10c分別示出了第一、第二和第三截面圖中的可替 代處理步驟后的SONOS非易失性存儲器器件。
在可替代的注入工藝中，摻雜劑垂直地穿透剩余的外延SiGe層 3b。在這種情況下，摻雜區(qū)域12延伸到半導(dǎo)體襯底區(qū)域2、 l中。因 此，SONOS存儲器器件包括兩個平行的晶體管上晶體管和下晶體 管。
上晶體管基本上等于包括在圖9a、 9b、 9c所示的SONOS存儲器
器件中的晶體管。下晶體管不是為短溝道效應(yīng)而優(yōu)化，因為ONO疊 層不是完全環(huán)繞在外延硅層4周圍。有益地，圖10a、10b、10c的SONOS
存儲器器件可以實現(xiàn)更高的讀出電流，這可以導(dǎo)致較快的讀出存取， 即較短的讀出存取時間。
圖11為根據(jù)本發(fā)明的又一實施例的非易失性存儲器器件的平面 圖。該又一實施例示出了具有與多柵極引線G平行的額外的柵極線 G2的結(jié)構(gòu)。
額外的柵極線G2可以是存取柵極，而多柵極線G為控制柵極。 本領(lǐng)域技術(shù)人員容易地意識到如何根據(jù)上述的又一實施例制造非易失
性存儲器器件。
此外，應(yīng)指出，多晶硅層9可由金屬或金屬氮化物層或金屬(氮
化物)和多晶硅的組合替代。所述金屬可以為Ti、 Ta、 TiN或TaN。
作為電荷捕獲疊層的ONO疊層8可替代地由具有與二氧化硅和 氮化硅層類似功能的材料制成。
一個或每個二氧化硅層可由諸如氧化鉿Hf02、硅酸鉿HfxSi^02 (0^cSl)、硅酸鉿-氮化物HfSiON、氧化鋁Al203、或氧化鋯Zr02之 類的高K材料代替。
此外，氮化硅層可由高K捕獲材料代替，舉例來說，硅納米晶體 層或適當?shù)母逰材料層。
在可替代實施例中，根據(jù)本發(fā)明的SONOS存儲器器件可以制造 在SOI半導(dǎo)體襯底上(SOI:絕緣體上的硅)。在SOI襯底的硅表面層 上，沉積外延Si-Ge層3，在外延Si-Ge層3的頂部上形成由蓋層5 覆蓋的外延Si層4。在這種情況，簡化了參考圖3a、 3b、 3c所述的刻 蝕，這是由于SOI襯底的掩埋氧化物層可用作停止層。在參考圖3a、 b、 c所述的刻蝕后，自動獲得相鄰器件的隔離?？梢院雎許TI和場氧 化物凹槽的處理。
權(quán)利要求
1、一種半導(dǎo)體襯底(1)上的非易失性存儲器器件(N1；N2)，所述器件包括源極區(qū)域(12，S)、漏極區(qū)域(12，D)、溝道區(qū)域(C0)、存儲器元件(ME)和柵極(G)，所述溝道區(qū)域(C0)在源極區(qū)域(12，S)和漏極區(qū)域(12，D)之間沿第一方向延伸；所述柵極(G)設(shè)置在溝道區(qū)域(C0)附近；所述存儲器元件(ME)設(shè)置在溝道區(qū)域(C0)和柵極(G)之間，所述溝道區(qū)域(C0)設(shè)置在束狀半導(dǎo)體層(4)內(nèi)；所述束狀半導(dǎo)體層(4)在源極和漏極區(qū)域(12，S，D)之間沿第一方向(X)延伸，并且具有與第一方向(X)平行延伸的側(cè)表面(4a，4b，4c，4d)；以及所述存儲器元件(ME)包括覆蓋在所述側(cè)表面(4a，4b，4c，4d)上的電荷捕獲疊層(8)，至少下表面(4c)朝向半導(dǎo)體表面層(2)，并且側(cè)表面(4b，4d)直接連接到下表面(4c)，以便將所述束狀半導(dǎo)體層(4)嵌入到U狀電荷捕獲疊層(8)中。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體襯底(O上的非易失性存儲器 器件(N1;N2)，所述存儲器元件(ME)包括電荷捕獲疊層(8)，所述疊層覆蓋每 個側(cè)表面(4a、 4b、 4c、 4d)，以便包圍所述束狀半導(dǎo)體層(4)。
3、 根據(jù)權(quán)利要求1或2所述的非易失性存儲器器件，其中所述柵 極(G)設(shè)置在所述存儲器元件上，使得所述柵極(G)在所述束狀半 導(dǎo)體層(4)的每個側(cè)表面(4a、 4b、 4c、 4d)上接觸電荷捕獲疊層(8)。
4、 根據(jù)上述權(quán)利要求中任一項所述的非易失性存儲器器件，其中 所述柵極(G)包括多晶硅層(9)。
5、 根據(jù)上述權(quán)利要求1至3中任一項所述的非易失性存儲器器件， 其中所述柵極(G)包括金屬層或金屬-氮化物層。
6、 根據(jù)上述權(quán)利要求1至3中任一項所述的非易失性存儲器器件， 其中所述柵極(G)包括多晶硅層(9)和金屬層或金屬-氮化物層的 組合。
7、 根據(jù)上述權(quán)利要求中任一項所述的非易失性存儲器器件，其中外延SiGe層(3b)設(shè)置在所述源極和漏極區(qū)域(12， S， D)之間。
8、 根據(jù)上述權(quán)利要求中任一項所述的非易失性存儲器器件，其中 所述電荷捕獲疊層(8)是包括第一二氧化硅層、氮化硅層、和第二二 氧化硅層的疊層。
9、 根據(jù)權(quán)利要求8所述的非易失性存儲器器件，其中所述第一和 第二二氧化硅層中至少一個由高K材料層替代。
10、 根據(jù)權(quán)利要求8或9所述的非易失性存儲器器件，其中所述氮 化硅層由能夠捕獲電荷的高K材料層替代。
11、 根據(jù)權(quán)利要求9或10所述的非易失性存儲器器件，其中所述高 K材料為氧化鉿(Hf02)、硅酸鉿(HfxSi,.x02
)、硅酸鉿-氮化 物HfSiON、氧化鋁(A1203)、或氧化鋯(Zr02)中的一種。
12、 根據(jù)權(quán)利要求10或11所述的非易失性存儲器器件，其中所述 能夠捕獲電荷的高K材料層包括硅納米點。
13、 一種存儲器器件陣列，所述陣列包括至少一個根據(jù)前述權(quán)利 要求1至12中任一項所述的非易失性存儲器器件。
14、 一種半導(dǎo)體器件，所述器件包括至少一個根據(jù)前述權(quán)利要求l至13中任一項所述的非易失性存儲器器件。
15、 一種在半導(dǎo)體襯底(1)上制造非易失性存儲器器件的方法， 所述非易失性存儲器器件包括源極區(qū)域(12， S)、漏極區(qū)域(12， D)、 溝道區(qū)域(C0)、存儲器元件(ME)和柵極(G)，所述溝道區(qū)域(CO) 在源極區(qū)域(12， S)和漏極區(qū)域(12， D)之間沿第一方向(X)延 伸；所述柵極(G)設(shè)置在溝道區(qū)域(CO)附近；所述存儲器元件(ME) 設(shè)置在溝道區(qū)域(CO)和柵極(G)之間；所述方法包括以下步驟產(chǎn)生用于容納溝道區(qū)域(CO)的束狀半導(dǎo)體層(4)，所述束狀半 導(dǎo)體層(4)在源極和漏極區(qū)域(12， S， D)之間沿第一方向(X)延 伸，并且具有和第一方向(X)平行延伸的側(cè)表面(4a， 4b， 4c， 4d);配置疊層(8)作為存儲器元件(ME)，所述電荷捕獲疊層覆蓋所 述側(cè)表面(4a， 4b， 4c， 4d)，至少下表面(4c)朝向半導(dǎo)體表面層(2)， 并且側(cè)表面(4b， 4d)直接連接到下表面(4c)，以便將所述束狀半導(dǎo) 體層(4)嵌入U狀電荷捕獲疊層(8)中。
16、 根據(jù)權(quán)利要求15所述的在半導(dǎo)體襯底(1)上制造非易失性存 儲器器件的方法，所述方法包括以下步驟配置電荷捕獲疊層(8)作為存儲器元件(ME)，所述電荷捕獲疊 層覆蓋所述束狀半導(dǎo)體層(4)的每個側(cè)表面(4a， 4b， 4c， 4d)，以 便包圍所述束狀半導(dǎo)體層(4)。
17、 根據(jù)權(quán)利要求15或16所述的方法，其中所述方法包括以下步驟在所述存儲器元件(ME)上設(shè)置柵極(G)，使得所述柵極(G) 至少在所述束狀半導(dǎo)體層(4)的側(cè)表面(4a， 4b， 4c， 4d)的下表面 (4c)和側(cè)面(4b， 4d)上接觸電荷捕獲疊層(8)，所述下表面朝向 單晶硅表面層(2)，所述側(cè)面(4b， 4d)直接連接到下表面(4c)。
18、 根據(jù)前述權(quán)利要求15至17中任一項所述的方法，其中所述半 導(dǎo)體襯底(1)包括外延犧牲層(3)和外延半導(dǎo)體層(4)的疊層，其中產(chǎn)生用于容納溝道區(qū)域(C0)的所述束狀半導(dǎo)體層(4)包 括去除外延半導(dǎo)體層(4)下的外延犧牲層(3)。
全文摘要
一種具有半導(dǎo)體表面層(2)的半導(dǎo)體襯底上的非易失性存儲器器件包括源極區(qū)域(12、S)、漏極區(qū)域(12、D)、溝道區(qū)域(CO)、存儲器元件(ME)和柵極(G)。所述溝道區(qū)域(CO)在源極區(qū)域(12、S)和漏極區(qū)域(12、D)之間沿第一方向(X)延伸。所述柵極(G)設(shè)置在溝道區(qū)域(CO)附近，并且所述存儲器元件(ME)設(shè)置在溝道區(qū)域(CO)和柵極之間。所述溝道區(qū)域配置在束狀半導(dǎo)體層(4)中，所述束狀半導(dǎo)體層具有在源極(12、S)和漏極區(qū)域(12、D)之間沿第一方向(X)延伸的束狀半導(dǎo)體層(4a、4b、4c、4d)，并且具有在與第一方向(X)平行延伸的側(cè)表面(4a、4b、4c、4d)。所述存儲器元件包括覆蓋在側(cè)表面的電荷捕獲疊層(8)，至少下表面(4c)朝向半導(dǎo)體表面層(2)，并且側(cè)表面(4b、4d)直接連接下表面(4c)，從而將束狀半導(dǎo)體層(4)嵌入到U狀電荷捕獲疊層(8)中。
文檔編號H01L21/28GK101385087SQ200680053250
公開日2009年3月11日 申請日期2006年12月18日 優(yōu)先權(quán)日2005年12月22日
發(fā)明者弗朗康艾斯·紐利, 米哈依爾·范杜里恩, 羅伯茨·T·F·范沙吉克 申請人:Nxp股份有限公司