本公開涉及半導體器件。

背景技術：

為了半導體器件密度提高，已經開發(fā)了多柵晶體管作為按比例縮放技術之一，根據多柵晶體管，鰭形或者納米線形的多溝道有源圖案(或者硅本體)形成在基板上，然后柵極形成在多溝道有源圖案的表面上。

該多柵晶體管允許容易的按比例縮放，因為它使用三維溝道。此外，電流控制能力可以提高而不需要增加多柵晶體管的柵極長度。此外，有效地抑制短溝道效應(SCE)是可能的，短溝道效應是溝道區(qū)的電勢受漏極電壓影響的現(xiàn)象。

技術實現(xiàn)要素：

本公開的目的是通過應用應力襯墊到源極/漏極區(qū)而提供能夠改善操作性能和可靠性的半導體器件。

本公開的另一技術目的是通過應用應力襯墊到源極/漏極區(qū)而提供用于制造能夠改善操作性能和可靠性的半導體器件的方法。

根據本公開的目的不局限于上面提出的那些，并且根據以下說明，除了上面提出的那些之外的目的將被本領域技術人員清楚地理解。

根據本發(fā)明構思的一方面，提供一種半導體器件，包括：基板，包括第一區(qū)域和第二區(qū)域；第一鰭型圖案，在第一區(qū)域中的基板上；第二鰭型圖案，在第二區(qū)域中的基板上；在第一鰭型圖案上的交叉第一鰭型圖案的第一柵結構，第一柵結構包括第一柵間隔物；在第二鰭型圖案上的交叉第二鰭型圖案的第二柵結構，第二柵結構包括第二柵間隔物；形成在第一鰭型圖案上的第一柵結構的相反側上的第一外延圖案，第一外延圖案具有第一雜質；形成在第二鰭型圖案上的第二柵結構的相反側上的第二外延圖案，第二外延圖案具有第二雜質；第一硅氮化物膜，沿著第一柵間隔物的側壁、第二柵間隔物的側壁、第一外延圖案的上表面以及第二外延圖案的上表面延伸；以及第一硅氧化物膜，沿著第一柵間隔物和第一硅氮化物膜之間的第一柵間隔物的側壁延伸。

根據本發(fā)明構思的另一方面，提供一種半導體器件，包括：在基板上的在縱向上平行的第一鰭型圖案和第二鰭型圖案；在基板上的在第一鰭型圖案和第二鰭型圖案之間的場絕緣膜；在第一鰭型圖案上的交叉第一鰭型圖案的第一柵結構，第一柵結構包括第一柵間隔物；在第二鰭型圖案上的交叉第二鰭型圖案的第二柵結構，第二柵結構包括第二柵間隔物；形成在第一鰭型圖案上的第一柵結構的相反側上的第一外延圖案，第一外延圖案具有p型雜質；形成在第二鰭型圖案上的第二柵結構的相反側上的第二外延圖案，第二外延圖案具有n型雜質；第一硅氮化物膜，沿著第一柵間隔物的側壁、第二柵間隔物的側壁、第一外延圖案的上表面、第二外延圖案的上表面以及場絕緣膜的上表面延伸；以及第一硅氧化物膜，在第一柵間隔物和第一硅氮化物膜之間沿著第一柵間隔物的側壁以及場絕緣膜的上表面延伸。

在本發(fā)明構思的一些實施方式中，半導體器件可以還包括在第二柵間隔物的側壁與第一硅氮化物膜之間沿著第二柵間隔物的側壁以及場絕緣膜的上表面延伸的第二硅氧化物膜。第一硅氧化物膜的厚度不同于第二硅氧化物膜的厚度。在本發(fā)明構思的一些實施方式中，第一硅氧化物膜和第二硅氧化物膜在場絕緣膜上直接連接到彼此。

根據本發(fā)明構思的另一方面，提供一種半導體器件，包括：在基板的第一區(qū)域中的第一鰭型圖案；在基板的第二區(qū)域中的第二鰭型圖案；第一柵結構，在第一鰭型圖案上并且包括第一柵間隔物；第二柵結構，在第二鰭型圖案上并且包括第二柵間隔物；第一外延圖案，形成在第一柵結構的相反側上并且具有第一雜質；第二外延圖案，形成在第二柵結構的相反側上并且具有第二雜質；第一硅氮化物膜，沿著第一柵間隔物的側壁延伸；第一硅氧化物膜，沿著第一柵間隔物的側壁的一部分延伸。

應當注意到，關于一個實施方式描述的發(fā)明構思的方面可以合并在不同實施方式中，盡管未對其具體地描述。即，所有實施方式和/或任何實施方式的所有特征可以通過任何方式和/或組合而結合。本發(fā)明構思的這些及其他目的和/或方面在以下給出的說明書中詳細描述。

附圖說明

通過參照附圖對其示例實施方式的詳細描述，本公開的以上及其他目的、特征和優(yōu)點對于本領域普通技術人員將變得更明顯，在附圖中：

圖1是提供來解釋根據一些示例實施方式的半導體器件的布局圖；

圖2A和2B是沿圖1的線A-A截取的截面圖；

圖3A和3B是沿圖1的線B-B和C-C截取的截面圖；

圖4A至4C是沿圖1的線D-D截取的截面圖的各種示例；

圖5是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖6是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖7是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖8是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖9是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖10是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖11是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖12是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖13是提供來解釋根據一些示例實施方式的半導體器件的布局圖；

圖14是沿圖13的線A-A截取的截面圖；

圖15是提供來解釋根據一些示例實施方式的半導體器件的布局圖；

圖16是沿圖15的線A-A截取的截面圖；

圖17是提供來解釋根據一些示例實施方式的半導體器件的布局圖；

圖18是沿圖17的線E-E截取的截面圖；

圖19是沿圖17的線F-F和G-G截取的截面圖；

圖20是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖21是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖22是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖23是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖24是提供來解釋根據一些示例實施方式的半導體器件的視圖；

圖25至33是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法；

圖34和35是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法；

圖36是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法；

圖37是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法；

圖38是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法；以及

圖39是包括根據示例實施方式的半導體器件的系統(tǒng)級芯片(SoC)系統(tǒng)的框圖。

具體實施方式

通過參考以下優(yōu)選實施方式的詳細說明和附圖，本發(fā)明構思的優(yōu)點和特征以及實現(xiàn)其的方法可以被更容易地理解。然而，本發(fā)明構思可以以許多不同的形式實施，不應該理解為限于在此闡述的實施方式。而是，提供這些實施方式使得本公開將全面和完整，并將向本領域技術人員充分傳達本發(fā)明的構思，本發(fā)明構思將僅由所附權利要求限定。在附圖中，為了清晰夸大了層和區(qū)域的厚度。

將理解，當元件或層被稱為“連接到”或“聯(lián)接到”另一元件或層時，它可以直接連接到或聯(lián)接到另一元件或層，或者可以存在插入元件或層。相反，當一元件被稱為“直接連接到”或“直接聯(lián)接到”另一元件或層時，沒有插入元件或層存在。相同的附圖標記始終指代相同的元件。如在此所用的，術語“和/或”包括一個或多個相關所列項目的任何及所有組合。

還將理解，當層被稱為“在”另一層或者基板“上”時，它可以直接在另一層或者基板上，或者也可以存在居間層。相反，當元件被稱為“直接在”另一元件“上”時，不存在居間元件。

將理解，雖然術語“第一”、“第二”等等可以在此使用以描述各種元件，但這些元件不應該被這些術語限制。這些術語僅用于區(qū)分一個元件與另一元件。因此，例如，在下面討論的第一元件、第一部件或第一部分可以被稱為第二元件、第二部件或第二部分而不背離本發(fā)明構思的教導。

在描述本發(fā)明的上下文(特別是權利要求的上下文)中使用術語“一”和“該”以及類似的指示物應理解為涵蓋單數和復數兩者，除非在此另有陳述或與上下文明顯矛盾。術語“包括”、“具有”、“包含”應被理解為開放性術語(即，“包括但不限于”的含義)，除非另作說明。

除非另外限定，否則在此使用的所有技術術語和科學術語具有與本發(fā)明構思所屬領域的普通技術人員通常理解的相同的含義。應注意到，在此提供的任何及所有示例或示例術語的使用僅旨在更好地闡明發(fā)明構思而不對發(fā)明構思的范圍進行限制，除非另作說明。此外，除非另外限定，否則在通用詞典中定義的所有術語不應被過度地解釋。

雖然關于根據一些示例實施方式的半導體器件的附圖例示了包括鰭型圖案形狀的溝道區(qū)的鰭型晶體管(FinFET)，但是示例實施方式不限于此。根據一些示例實施方式的半導體器件當然可以包括隧穿FET、包含納米線的晶體管、包含納米片的晶體管或者三維(3D)晶體管。此外，根據一些示例實施方式的半導體器件可以包括雙極結型晶體管、橫向擴散金屬氧化物半導體(LDMOS)晶體管等等。

在下文，將參照圖1至4C解釋根據一些示例實施方式的半導體器件。

圖1是提供來解釋根據一些示例實施方式的半導體器件的布局圖。圖2A和2B是沿圖1的線A-A截取的截面圖。圖3A和3B是沿圖1的線B-B和C-C截取的截面圖。圖4A至4C是沿圖1的線D-D截取的截面圖的各種示例。

作為參考，圖2B是示出其中接觸形成在圖2A的源極/漏極區(qū)上的情況的示例視圖。圖3B是示出其中接觸形成在圖3A的源極/漏極區(qū)上的情況的示例視圖。

參照圖1至4C，根據一些示例實施方式的半導體器件可以包括第一鰭型圖案110、第二鰭型圖案210、第一柵結構120、第二柵結構220、第一外延圖案140、第二外延圖案240、第一應力襯墊150和上部襯墊180。

基板100可以包括第一區(qū)域I和第二區(qū)域II。第一區(qū)域I和第二區(qū)域II可以是彼此間隔開或者連接到彼此的區(qū)域。

為了容易地解釋第一區(qū)域I和第二區(qū)域II之間的上部襯墊180和第一應力襯墊150的位置關系，圖1至2B示出連接到彼此的第一區(qū)域I和第二區(qū)域II，但是示例實施方式不限于此。

此外，形成在第一區(qū)域I中的晶體管和形成在第二區(qū)域II中的晶體管可以是相同類型，或者彼此不同的類型。

在下文，將在這里解釋第一區(qū)域I是PMOS形成區(qū)域，第二區(qū)域II是NMOS形成區(qū)域。

基板100可以是體硅或者絕緣體上硅(SOI)。在一些實施方式中，基板100可以是硅基板，或者可以包括其他材料例如硅鍺、絕緣體上硅鍺(SGOI)、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵和/或銻化鎵，但不限于此。

第一鰭型圖案110可以形成在第一區(qū)域I中的基板100上。例如，第一鰭型圖案110可以從基板100突出。

第二鰭型圖案210可以形成在第二區(qū)域II中的基板100上。例如，第二鰭型圖案210可以從基板100突出。

第一鰭型圖案110和第二鰭型圖案210可以分別在第一方向X上伸長。第一鰭型圖案110和第二鰭型圖案210可以在縱向上平行地形成。

因為第一鰭型圖案110和第二鰭型圖案210可以分別在第一方向X上伸長，第一鰭型圖案110和第二鰭型圖案210可以每個包括沿著第一方向X形成的長邊110a和210a以及沿著第二方向Y形成的短邊110b和210b。

即，當第一鰭型圖案110和第二鰭型圖案210在縱向上平行地形成時，這指的是第一鰭型圖案110的短邊110b面對第二鰭型圖案210的短邊210b。

本領域技術人員顯然能區(qū)分長邊和短邊，即使當第一鰭型圖案110和第二鰭型圖案210具有圓角時。

用作PMOS的溝道區(qū)的第一鰭型圖案110可以鄰近用作NMOS的溝道區(qū)的第二鰭型圖案210形成。

在縱向上平行地形成的第一鰭型圖案110和第二鰭型圖案210可以通過隔離溝槽T而被隔離。隔離溝槽T可以形成在第一鰭型圖案110和第二鰭型圖案210之間。

更具體而言，隔離溝槽T可以形成為與第一鰭型圖案110的短邊110b以及第二鰭型圖案210的短邊210b接觸。即，第一鰭型圖案110的短邊110b以及第二鰭型圖案210的短邊210b可以限定隔離溝槽T的至少一部分。

第一鰭型圖案110和第二鰭型圖案210是指使用在多柵晶體管中的有源圖案。即，由于溝道沿著鰭型圖案的三個表面連接到彼此，或者替代地，由于溝道可以形成在鰭型圖案的兩個面對的表面上，可以形成第一鰭型圖案110和第二鰭型圖案210。

第一鰭型圖案110和第二鰭型圖案210可以是基板100的一部分，并且可以包括生長在基板100上的外延層。

例如，第一鰭型圖案110和第二鰭型圖案210可以包括元素半導體材料，諸如硅或者鍺。此外，第一鰭型圖案110和第二鰭型圖案210例如可以包括化合物半導體，諸如IV-IV族化合物半導體或者III-V族化合物半導體。

具體地，以IV-IV族化合物半導體作為示例，第一鰭型圖案110和第二鰭型圖案210可以是包括碳(C)、硅(Si)、鍺(Ge)和/或錫(Sn)中的至少兩個或更多個的二元化合物或者三元化合物，或者是摻雜有IV族元素的上述二元化合物或者三元化合物。

以III-V族化合物半導體為例，第一鰭型圖案110和第二鰭型圖案210可以是由III族元素與V族元素的組合形成的二元化合物、三元化合物或者四元化合物，該III族元素可以是鋁(Al)、鎵(Ga)和銦(In)中的至少一個，該V族元素可以是磷(P)、砷(As)和/或銻(Sb)中的一個。

當第一鰭型圖案被用作PMOS的溝道區(qū)并且第二鰭型圖案210被用作NMOS的溝道區(qū)時，第一鰭型圖案110和第二鰭型圖案210可以包括彼此不同的材料。

為了說明的方便起見，在根據示例實施方式的半導體器件中，假設第一鰭型圖案110和第二鰭型圖案210是硅鰭型圖案。

場絕緣膜105可以形成在基板100上。場絕緣膜105可以形成在第一鰭型圖案110和第二鰭型圖案210周圍。第一鰭型圖案110和第二鰭型圖案210可以由場絕緣膜105限定。

換言之，場絕緣膜105可以形成在第一鰭型圖案110的側壁的一部分上以及在第二鰭型圖案210的側壁的一部分上。第一鰭型圖案110的該部分和第二鰭型圖案210的該部分可以向上突出得高于場絕緣膜105的上表面。

場絕緣膜105可以形成在第一鰭型圖案110和第二鰭型圖案210之間。例如，位于第一鰭型圖案的短邊110b與第二鰭型圖案的短邊210b之間的場絕緣膜105的上表面距離基板100可以比距離第一鰭型圖案110的上表面和第二鰭型圖案210的上表面更近。

如圖1至2B中所示出的，沒有導電圖案可以交叉場絕緣膜105上的第一鰭型圖案110或者第二鰭型圖案210，但是這只是為了說明的方便起見而提供并且示例實施方式不限于此。

場絕緣膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜和/或結合以上膜的膜。

不同于圖4A，在圖4C中，場襯墊103可以另外形成在場絕緣膜105和第一鰭型圖案110之間以及場絕緣膜105和基板100之間。

場襯墊103可以沿著被場絕緣膜105圍繞的第一鰭型圖案110的側壁以及沿著基板100的上表面形成。場襯墊103可以不向上突出得高于場絕緣膜105的上表面。

場襯墊103可以包括例如多晶硅、非晶硅、硅氮氧化物、硅氮化物和/或硅氧化物中的至少一個。

在一些實施方式中，場襯墊103可以是包括多晶硅或者非晶硅之一以及硅氧化物的雙層膜。

如圖1至2B所示出的，第一區(qū)域I和第二區(qū)域II可以在與第一鰭型圖案110和第二鰭型圖案210等距離的場絕緣膜105處被區(qū)分，雖然示例實施方式不限于此。

即，因為這里給出的第一區(qū)域I區(qū)別于第二區(qū)域II的方式僅用于概念和用于說明，第一區(qū)域I和第二區(qū)域II之間的邊界可以替代地偏向第一鰭型圖案110或者第二鰭型圖案210。

第一柵結構120可以形成在第一區(qū)域I中的基板100上，同時在第二方向Y上延伸。第一柵結構120可以形成在第一鰭型圖案110上，同時交叉第一鰭型圖案110。

第一柵結構120可以包括第一柵電極130、第一柵絕緣膜125和第一柵間隔物135。

第二柵結構220可以形成在第二區(qū)域II中的基板100上，同時在第二方向Y上延伸。第二柵結構220可以形成在第二鰭型圖案210上，同時交叉第二鰭型圖案210。

第二柵結構220可以包括第二柵電極230、第二柵絕緣膜225和第二柵間隔物235。

第一柵間隔物135可以在第二方向Y上延伸并且交叉第一鰭型圖案110。第一柵間隔物135可以限定第一溝槽130t。

第一溝槽130t可以在第二方向Y上延伸并且交叉第一鰭型圖案110。第一溝槽130t可以暴露第一鰭型圖案110的一部分。

第二柵間隔物235可以在第二方向Y上延伸并且交叉第二鰭型圖案210。第二柵間隔物235可以限定第二溝槽230t。

第一溝槽130t可以在第二方向Y上延伸并且交叉第一鰭型圖案110。第一溝槽130t可以暴露第一鰭型圖案110的一部分。

第一柵間隔物135和第二柵間隔物235可以每個包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、二氧化硅(SiO₂)、硅氧碳氮化物(SiOCN)和/或其組合中的至少一個。

如所示出的，第一柵間隔物135和第二柵間隔物235可以每個是單個膜。然而，這僅是為了例示的方便而提供的，示例實施方式不限于此。當第一柵間隔物135和第二柵間隔物235是多個膜時，第一柵間隔物135和第二柵間隔物235的至少一個膜可以包括低k介電材料諸如硅氧碳氮化物(SiOCN)。

此外，當第一柵間隔物135和第二柵間隔物235是多個膜時，第一柵間隔物135和第二柵間隔物235的至少一個膜可以具有L形狀。

根據示例，第一柵間隔物135和第二柵間隔物235可以用作形成自對準接觸的引導物。因此，第一柵間隔物135和第二柵間隔物235可以包括對于將在下文描述的層間絕緣膜190具有蝕刻選擇性的材料。

第一柵絕緣膜125可以形成在第一鰭型圖案110和場絕緣膜105上。第一柵絕緣膜125可以沿著第一溝槽130t的側壁和底表面形成。

第一柵絕緣膜125可以沿著第一鰭型圖案110的向上突出得高于場絕緣膜105的輪廓、沿著場絕緣膜105的上表面以及沿著第一柵間隔物135的內側壁形成。

此外，界面層126可以另外形成在第一柵絕緣膜125和第一鰭型圖案110之間。雖然未示出，參照圖2A和2B，界面層也可以另外形成在第一柵絕緣膜125和第一鰭型圖案110之間。

不同于圖4A，如圖4B所示，界面層126可以沿著第一鰭型圖案110的突出得高于場絕緣膜105的上表面的輪廓形成，雖然示例實施方式不限于此。

根據用于形成界面層126的方法，界面層126可以沿著場絕緣膜105的上表面延伸。

在下文，通過參照附圖解釋示例實施方式，在附圖中為了說明的方便起見省略了界面層126的說明。

第二柵絕緣膜225可以形成在第二鰭型圖案210和場絕緣膜105上。第二柵絕緣膜225可以沿著第二溝槽230t的側壁和底表面形成。

因為第二柵絕緣膜225的說明可以基本上類似于第一柵絕緣膜125的說明，它將不會在下文被過多地描述。

第一柵絕緣膜125和第二柵絕緣膜225可以每個包括例如硅氧化物、硅氮氧化物、硅氮化物和/或具有比硅氧化物高的介電常數的高k介電材料中的至少一個。

例如，高k介電材料可以包括鉿氧化物、鉿硅氧化物、鉿鋁氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯硅氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物和/或鈮鋅酸鉛中的一個或多個。

此外，雖然主要關于氧化物描述了上述高k介電材料，但替代地，高k介電材料可以包括上述金屬材料的氮化物(例如，鉿氮化物)或者上述金屬材料的氮氧化物(例如，鉿氮氧化物)中的一個或多個，但不限于此。

第一柵電極130可以形成在第一柵絕緣膜125上。第一柵電極130可以填充第一溝槽130t。

第一柵電極130可以交叉第一鰭型圖案110。第一柵電極130可以圍繞向上突出得高于場絕緣膜105的第一鰭型圖案110。

第二柵電極230可以形成在第二柵絕緣膜225上。第二柵電極230可以填充第二溝槽230t。

第二柵電極230可以交叉第二鰭型圖案210。第二柵電極230可以圍繞向上突出得高于場絕緣膜105的第二鰭型圖案210。

如所示出的，第一柵電極130和第二柵電極230可以是單個膜。然而，這僅是為了例示的方便而提供的，示例實施方式不限于此。即，第一柵電極130和第二柵電極230當然可以每個包括多個膜，諸如阻擋膜、功函數調節(jié)膜、填充膜等等。

第一柵電極130和第二柵電極230可以包括例如鈦氮化物(TiN)、鉭碳化物(TaC)、鉭氮化物(TaN)、鈦硅氮化物(TiSiN)、鉭硅氮化物(TaSiN)、鉭鈦氮化物(TaTiN)、鈦鋁氮化物(TiAlN)、鉭鋁氮化物(TaAlN)、鎢氮化物(WN)、釕(Ru)、鈦鋁(TiAl)、鈦鋁碳氮化物(TiAlC-N)、鈦鋁碳化物(TiAlC)、鈦碳化物(TiC)、鉭碳氮化物(TaCN)、鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉑(Pt)、鎳鉑(Ni-Pt)、鈮(Nb)、鈮氮化物(NbN)、鈮碳化物(NbC)、鉬(Mo)、鉬氮化物(MoN)、鉬碳化物(MoC)、鎢碳化物(WC)、銠(Rh)、鈀(Pd)、銥(Ir)、鋨(Os)、銀(Ag)、金(Au)、鋅(Zn)、釩(V)和/或其組合中的至少一個。

第一柵電極130和第二柵電極230可以每個包括導電金屬氧化物、導電金屬氮氧化物等等，以及上述材料的氧化形式。

第一外延圖案140可以形成在第一柵結構120的相反側上。第一外延圖案140可以形成在第一鰭型圖案110上。第一外延圖案140例如可以包括在源極/漏極區(qū)中。

第一外延圖案140可以包括第一雜質。因為第一外延圖案140可以包括在PMOS的源極/漏極區(qū)中，所以第一外延圖案140可以包括p型雜質。

第一外延圖案140可以包括例如壓應力材料。壓應力材料可以是具有比Si大的晶格常數的材料。第一外延圖案140可以包括例如硅鍺(SiGe)。

壓應力材料可以通過在第一鰭型圖案110上施加壓應力而提高溝道區(qū)中的載流子遷移率。

第二外延圖案240可以形成在第二柵結構220的相反側上。第二外延圖案240可以形成在第二鰭型圖案210上。第二外延圖案240例如可以包括在源極/漏極區(qū)中。

第二外延圖案240可以包括第二雜質。因為第二外延圖案240可以包括在NMOS的源極/漏極區(qū)中，第二外延圖案240可以包括n型雜質。

第二外延圖案240可以包括例如張應力材料。當第二鰭型圖案210是硅時，第二外延圖案240可以包括具有比硅小的晶格常數的材料諸如SiC。例如，張應力材料可以通過在第二鰭型圖案210上施加張應力而提高溝道區(qū)中的載流子遷移率。

然而，第二鰭型圖案240可以包括與第二鰭型圖案210相同的材料，即，硅。

如圖3A所示，第一外延圖案140和第二外延圖案240可以每個具有五邊形形狀或者像五邊形的形狀，但是這僅是為了示例性的目的，并且實施方式不限于此。

此外，在示出沿第一鰭型圖案110和第二鰭型圖案210的縱向截取的截面的圖2A中，形成在第一鰭型圖案110的末端的第一外延圖案140可以包括小平面(facet)。然而，形成在第二鰭型圖案210的末端中的第二外延圖案240可以不包括小平面。

上部襯墊180可以沿著第一柵間隔物135的側壁、第二柵間隔物235的側壁、第一外延圖案140的上表面、第二外延圖案240的上表面以及場絕緣膜105的上表面延伸。

上部襯墊180可以完全地形成在第一區(qū)域I和第二區(qū)域II中。

此外，上部襯墊180可以沿著第一外延圖案140的外周邊的至少一部分以及第二外延圖案240的至少一部分延伸。這里所用的“外延圖案的外周邊”是指外延圖案的向上突出得高于場絕緣膜105的上表面的最外周邊，除了與鰭型圖案接觸的部分之外。

上部襯墊180可以是用于形成在第一外延圖案140和第二外延圖案240上的第一接觸170和第二接觸270的蝕刻停止膜。因此，上部襯墊180可以包括關于下文所述層間絕緣膜190具有蝕刻選擇性的材料。

在下文，將為了說明的目的假定上部襯墊180包括硅氮化物(SiN)。

第一應力襯墊150可以形成在第一區(qū)域I中，但不形成在第二區(qū)域II中。

第一應力襯墊150可以形成在第一柵間隔物135和上部襯墊180之間以及在第一外延圖案140的上表面和上部襯墊180之間。然而，沒有第一應力襯墊150形成在第二柵間隔物235和上部襯墊180之間或者在第二外延圖案240的上表面和上部襯墊180之間。

即，第一應力襯墊150通過沿著第一外延圖案140的上表面和第一柵間隔物135的側壁延伸而形成，但是第一應力襯墊150不沿著第二外延圖案240的上表面和第二柵間隔物235的側壁延伸。

換言之，第一應力襯墊150可以通過沿著第一外延圖案140的外周邊的至少一部分延伸而形成，但是第一應力襯墊150不沿著第二外延圖案240的外周邊延伸。

第一應力襯墊150可以形成在上部襯墊180和場絕緣膜105之間。第一應力襯墊150可以通過沿著場絕緣膜105的上表面延伸而形成。

然而，第一應力襯墊150可以沿著位于第一鰭型圖案110和第二鰭型圖案210之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第一應力襯墊150的一部分可以存在于第一鰭型圖案110和第二鰭型圖案210之間。

第一應力襯墊150可以包括通過氧化反應在體積上膨脹的材料的氧化物。

例如，當硅被氧化時，體積膨脹。更具體而言，當第一厚度的硅被氧化時，通過氧化反應形成的硅氧化物的第二厚度大于第一厚度。

例如，通過氧化反應在體積上膨脹的材料可以是硅、硅鍺、鍺、鋁等等，但不限于此。第一應力襯墊150例如可以包括硅氧化物、鍺氧化物和/或鋁氧化物中的至少一個。

示例實施方式將基于第一應力襯墊150包括硅氧化物的假設而在下面描述。

如以下關于下面的制造方法所描述的，通過沿著第一外延圖案140的外周邊形成第一應力襯墊150，第一外延圖案140可以經受來自第一應力襯墊150的壓應力。

因為第一應力襯墊150施加壓應力到包括在PMOS的源極/漏極區(qū)中的第一外延圖案140，PMOS的器件性能可以被改善。

另外，可以為了PMOS的器件性能而增加第一外延圖案140的尺寸。然而，當增加第一外延圖案140的尺寸時，與相鄰器件的橋接等等會發(fā)生，因此降低半導體器件的性能和可靠性。

然而，通過利用施加壓應力到第一外延圖案140的第一應力襯墊150，PMOS的器件性能和可靠性可以改善而不需要第一外延圖案140的增加的尺寸。

參照圖2A至3B，第一應力襯墊150可以與上部襯墊180接觸。此外，第一應力襯墊150可以與第一外延圖案140和第一柵間隔物135接觸。即，第一應力襯墊150可以與第一柵間隔物135、第一外延圖案140和上部襯墊180接觸。

另外，第一區(qū)域I中的場絕緣膜105可以與第一應力襯墊150接觸。

然而，因為沒有第一應力襯墊150形成在第二區(qū)域II中，上部襯墊180可以與第二柵間隔物235和第二外延圖案240接觸。此外，第二區(qū)域II中的場絕緣膜105可以與上部襯墊180接觸。

層間絕緣膜190可以形成在基板100上。更具體而言，層間絕緣膜190可以形成在上部襯墊180上。

層間絕緣膜190可以包括下部層間絕緣膜191以及在下部層間絕緣膜191上的上部層間絕緣膜192。

下部層間絕緣膜191可以與上部襯墊180接觸。下部層間絕緣膜191可以圍繞第一柵結構120的側壁以及第二柵結構220的側壁。

下部層間絕緣層191的上表面可以在與第一柵電極130的上表面和第二柵電極230的上表面相同的平面中。

例如，下部層間絕緣膜191可以包括可流動氧化物(FOX)、東燃硅氮烷(TOSZ)、未摻雜石英玻璃(USG)、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、等離子體增強正硅酸乙酯(PETEOS)、氟化硅酸鹽玻璃(FSG)、碳摻雜的硅氧化物(CDO)、干凝膠、氣凝膠、非晶氟化碳、有機硅酸鹽玻璃(OSG)、聚對二甲苯、雙苯并環(huán)丁烯(BCB)、SiLK、聚酰亞胺、多孔聚合材料和/或其組合，但不限于此。

上部層間絕緣膜192可以形成在第一柵結構120和第二柵結構220上。

下部層間絕緣膜191和上部層間絕緣膜192之間的邊界可以參照第一柵結構120的上表面和第二柵結構220的上表面而限定。

例如，上部層間絕緣膜192可以包括硅氧化物、硅氮氧化物、硅氮化物、可流動氧化物(FOX)、東燃硅氮烷(TOSZ)、未摻雜石英玻璃(USG)、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、等離子體增強正硅酸乙酯(PETEOS)、氟化硅酸鹽玻璃(FSG)、碳摻雜的硅氧化物(CDO)、干凝膠、氣凝膠、非晶氟化碳、有機硅酸鹽玻璃(OSG)、聚對二甲苯、雙苯并環(huán)丁烯(BCB)、SiLK、聚酰亞胺、多孔聚合材料和/或其組合，但不限于此。

參照圖2B和3B，第一接觸170可以形成在第一外延圖案140上，并且連接到第一外延圖案140。

第二接觸270可以形成在第二外延圖案240上，并且連接到第二外延圖案240。

第一外延圖案140的連接到第一接觸170的上表面的部分以及第二外延圖案240的連接到第二接觸270的上表面的部分可以每個被凹進，雖然示例實施方式不限于此。

第一接觸170和第二接觸270可以分別形成在層間絕緣膜190內。

雖然在圖2B和3B中未示出，硅化物層可以分別形成在第一接觸170和第一外延圖案140之間以及在第二接觸270和第二外延圖案240之間。

第一接觸170和第二接觸270可以包括例如鉭(Ta)、鉭氮化物(TaN)、鈦(Ti)、鈦氮化物(TiN)、釕(Ru)、鈷(Co)、鎳(Ni)、鎳硼化物(NiB)、鎢氮化物(WN)、鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)和/或摻雜多晶硅中的至少一個。

雖然第一接觸170和第二接觸270被示出為是單個圖案，這僅是為了說明的方便起見并且示例實施方式不限于此。第一接觸170和第二接觸270可以每個包括阻擋膜以及形成在阻擋膜上的填充膜。

如圖2B所示，第一應力襯墊150和上部襯墊180可以沿著第一外延圖案140的上表面的一部分形成，雖然示例實施方式不限于此。

在示出沿第一鰭型圖案110和第二鰭型圖案的縱向截取的截面的圖2B中，即使當第一接觸170的尺寸增加時，第一應力襯墊150可以形成在第一柵間隔物135和上部襯墊180之間。

然而，當第一接觸170的尺寸增加時，形成在第一外延圖案140的上表面上的第一應力襯墊150可以在形成第一接觸170的工藝期間被去除。

在這種情況下，在沿第一鰭型圖案110和第二鰭型圖案210的縱向截取的截面圖中，第一應力襯墊150可以位于第一柵間隔物135和上部襯墊180之間以及場絕緣膜105和上部襯墊180之間，但是它可以表現(xiàn)為如同沒有第一應力襯墊150形成在第一外延圖案140的上表面上一樣。

同時，在圖3B中，即使當第一應力襯墊150可以在形成第一接觸170的工藝期間被去除時，第一應力襯墊150可以保留在第一外延圖案140的外周邊的至少一部分上。

形成在第一外延圖案140的上表面上的上部襯墊180也保留在與第一應力襯墊150相似的位置處。

在下文，通過參照附圖解釋示例實施方式，在附圖中為了說明的方便起見，第一接觸170和第二接觸270的說明被省略。

圖5是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖6是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖7是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖8是提供來解釋根據一些示例實施方式的半導體器件的視圖。為了說明的方便起見，在下面將主要解釋以上未參照圖1至4C解釋的差別。

作為參考，圖5至8是沿圖1的線A-A截取的截面圖。

參照圖5，根據一些示例實施方式的半導體器件可以還包括第一下部襯墊160。

第一下部襯墊160可以形成在第一區(qū)域I中，但不形成在第二區(qū)域II中。

第一下部襯墊160可以形成在第一柵間隔物135和第一應力襯墊150之間以及在第一外延圖案140的上表面和第一應力襯墊150之間。然而，沒有第一下部襯墊160形成在第二柵間隔物235和上部襯墊180之間或者在第二外延圖案240的上表面和上部襯墊180之間。

即，第一下部襯墊160通過沿著第一外延圖案140的上表面和第一柵間隔物135的側壁延伸而形成，但是第一下部襯墊160不沿著第二外延圖案240的上表面和第二柵間隔物235的側壁延伸。

換言之，第一下部襯墊160沿著第一外延圖案140的外周邊的至少一部分延伸，但是第一下部襯墊160不沿著第二外延圖案240的外周邊延伸。

第一下部襯墊160可以形成在第一應力襯墊150和場絕緣膜105之間。第一下部襯墊160可以通過沿著場絕緣膜105的上表面延伸而形成。

然而，第一下部襯墊160可以沿著位于第一鰭型圖案110和第二鰭型圖案210之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第一下部襯墊160的一部分可以存在于第一鰭型圖案110和第二鰭型圖案210之間。

第一應力襯墊150可以形成在第一下部襯墊160和上部襯墊180之間。第一應力襯墊150可以分別與第一下部襯墊160和上部襯墊180接觸。

第一下部襯墊160可以包括例如硅氮氧化物、硅氮化物和/或硅碳氮化物中的至少一個。

示例實施方式將基于第一應力襯墊160包括硅氮化物的假設而在下面描述。

如圖5所示，第一應力襯墊150的末端和第一下部襯墊160的末端可以在場絕緣膜105上布置成行，但是這僅是為了說明的方便起見而提供并且示例實施方式不限于此。

參照圖6，根據一些示例實施方式的半導體器件可以還包括第二下部襯墊260。

第二下部襯墊260可以形成在第二區(qū)域II中，但不形成在第一區(qū)域I中。

第二下部襯墊260可以形成在第二柵間隔物235和上部襯墊180之間以及在第二外延圖案240的上表面和上部襯墊180之間。然而，沒有第二下部襯墊260形成在第一柵間隔物135和上部襯墊180之間或者在第一外延圖案140的上表面和上部襯墊180之間。

即，第二下部襯墊260通過沿著第二外延圖案240的上表面和第二柵間隔物235的側壁延伸而形成，但是第二下部襯墊260不沿著第一外延圖案140的上表面和第一柵間隔物135的側壁延伸。

換言之，第二下部襯墊260可以沿著第二外延圖案240的外周邊的至少一部分延伸，但是第二下部襯墊260不沿著第一外延圖案140的外周邊延伸。

第二下部襯墊260可以形成在上部襯墊180和場絕緣膜105之間。第二下部襯墊260可以沿著場絕緣膜105的上表面延伸。

然而，第二下部襯墊260可以沿著位于第一鰭型圖案110和第二鰭型圖案210之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第二下部襯墊260的一部分可以存在于第一鰭型圖案110和第二鰭型圖案210之間。

第二下部襯墊260可以包括例如硅氮氧化物、硅氮化物和/或硅碳氮化物中的至少一個。

示例實施方式將基于第二下部襯墊260包括硅氮化物的假設而在下面描述。

如圖6所示，在場絕緣膜105上，第一應力襯墊150的末端和第二下部襯墊260的末端可以不彼此交疊和與彼此接觸，但是這僅是為了說明的方便起見而提供并且示例實施方式不限于此。

即，在場絕緣膜105上，第一應力襯墊150的一部分可以交疊第二下部襯墊260的一部分，并且第一應力襯墊150可以不接觸第二下部襯墊260。

此外，第二下部襯墊260和上部襯墊180可以分別是硅氮化物膜。如圖6所示，第二下部襯墊260和上部襯墊180可以被區(qū)分開，雖然示例實施方式不限于此。即，因為第二下部襯墊260和上部襯墊180可以每個包括硅氮化物膜使得第二下部襯墊260和上部襯墊180不被區(qū)分，第二下部襯墊260和上部襯墊180可以看作是一個硅氮化物膜。

當第二下部襯墊260和上部襯墊180可以每個包括硅氮化物膜并且第二下部襯墊260與上部襯墊180之間的邊界不被區(qū)分時，第一應力襯墊150上的硅氮化物膜的厚度t1小于在第二區(qū)域II中場絕緣膜105上的硅氮化物膜的厚度t2。

參照圖7，根據一些示例實施方式的半導體器件可以還包括第一下部襯墊160和第二襯墊260。

第一下部襯墊160可以形成在第一區(qū)域I中，第二下部襯墊260可以形成在第二區(qū)域II中。

第一下部襯墊160可以形成在第一柵間隔物135和第一應力襯墊150之間以及在第一外延圖案140的上表面和第一應力襯墊150之間。第二下部襯墊260可以形成在第二柵間隔物235和上部襯墊180之間以及在第二外延圖案240的上表面和上部襯墊180之間。

第一下部襯墊160可以通過沿著第一外延圖案140的上表面和第一柵間隔物135的側壁延伸而形成。第二下部襯墊260可以通過沿著第二外延圖案240的上表面和第二柵間隔物235的側壁延伸而形成。

換言之，第一下部襯墊160可以通過沿著第一外延圖案140的外周邊的至少一部分延伸而形成。第二下部襯墊260可以沿著第二外延圖案240的外周邊延伸。

第一下部襯墊160可以形成在第一應力襯墊150和場絕緣膜105之間。第二下部襯墊260可以形成在上部襯墊180和場絕緣膜105之間。

第一下部襯墊160和第二下部襯墊260可以形成在相同水平處。這里使用的術語“相同水平”是指通過相同的制造工藝形成。第一下部襯墊160和第二下部襯墊260可以在場絕緣膜105上直接連接到彼此。

當第二下部襯墊260和上部襯墊180可以每個包括硅氮化物膜并且第二下部襯墊260與上部襯墊180之間的邊界不被區(qū)分時，第一應力襯墊150上的硅氮化物膜的厚度t1小于在第二區(qū)域II中場絕緣膜105上的硅氮化物膜的厚度t2。

參照圖8，根據一些示例實施方式的半導體器件可以還包括第二應力襯墊250。

第一應力襯墊150可以形成在第一區(qū)域I中，第二應力襯墊250可以形成在第二區(qū)域II中。

第二應力襯墊250可以形成在第二柵間隔物235和上部襯墊180之間以及在第二外延圖案240的上表面和上部襯墊180之間。即，第二應力襯墊250可以通過沿著第二外延圖案240的上表面和第二柵間隔物235的側壁延伸而形成。

換言之，第二應力襯墊250可以通過沿著第二外延圖案240的外周邊的至少一部分延伸而形成。

第二應力襯墊250可以形成在上部襯墊180和場絕緣膜105之間。第二應力襯墊250可以通過沿著場絕緣膜105的上表面延伸而形成。

第二應力襯墊250可以與上部襯墊180接觸。此外，第二應力襯墊250可以與第二外延圖案240和第二柵間隔物235接觸。即，第二應力襯墊250可以與第二柵間隔物235、第二外延圖案240和上部襯墊180接觸。

另外，第二區(qū)域II中的場絕緣膜105可以與第二應力襯墊250接觸。

第二應力襯墊250可以包括通過氧化反應在體積上膨脹的材料的氧化物。第二應力襯墊250例如可以包括硅氧化物、鍺氧化物和/或鋁氧化物中的至少一個。

示例實施方式將基于第二應力襯墊250包括硅氧化物的假設而在下面描述。

在場絕緣膜105上，第二應力襯墊250可以直接連接到第一應力襯墊150。

第一應力襯墊150的厚度t3可以不同于第二應力襯墊250的厚度t4。例如，作為PMOS形成區(qū)域的第一區(qū)域I中的第一應力襯墊150的厚度t3可以大于作為NMOS形成區(qū)域的第二區(qū)域II中的第二應力襯墊250的厚度t4。

同時，不同于上述示例，第一區(qū)域I和第二區(qū)域II兩者可以是PMOS形成區(qū)域或者NMOS形成區(qū)域。在這種情況下，第一應力襯墊150的厚度t3和第二應力襯墊250的厚度t4可以改變。結果，雖然相同導電類型的晶體管可以形成在第一區(qū)域I和第二區(qū)域II中，但是形成在第一區(qū)域I中的晶體管的器件性能和形成在第二區(qū)域II中的晶體管的器件性能可以不同。

圖9是提供來解釋根據一些示例實施方式的半導體器件的視圖。為了說明的方便起見，在下面將主要解釋以上未參照圖8解釋的差別。

參照圖9，根據一些示例實施方式的半導體器件可以還包括第二下部襯墊260。

第二下部襯墊260可以形成在第二區(qū)域II中，但不形成在第一區(qū)域I中。

第二下部襯墊260可以形成在第二柵間隔物235和第二應力襯墊250之間以及在第二外延圖案240的上表面和第二應力襯墊250之間。然而，沒有第二下部襯墊260形成在第一柵間隔物135和上部襯墊180之間以及在第一外延圖案140的上表面和上部襯墊180之間。

即，第二下部襯墊260通過沿著第二外延圖案240的上表面和第二柵間隔物235的側壁延伸而形成，但是第二下部襯墊260不沿著第一外延圖案140的上表面和第一柵間隔物135的側壁延伸。

換言之，第二下部襯墊260通過沿著第二外延圖案240的外周邊的至少一部分延伸，但是第二下部襯墊260不沿著第一外延圖案140的外周邊延伸。

第二下部襯墊260可以形成在第二應力襯墊250和場絕緣膜105之間。第二下部襯墊260可以通過沿著場絕緣膜105的上表面延伸而形成。

然而，第二下部襯墊260可以沿著位于第一鰭型圖案110和第二鰭型圖案210之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第二下部襯墊260的一部分可以存在于第一鰭型圖案110和第二鰭型圖案210之間。

第二應力襯墊250可以分別與第二下部襯墊260和上部襯墊180接觸。

不同于如圖9中所示的示例，參照圖7描述的第一下部襯墊160可以形成在第一應力襯墊150和場絕緣膜105之間、在第一應力襯墊150和第一柵間隔物135之間、以及在第一應力襯墊150和第一外延圖案140之間。

圖10是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖11是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖12是提供來解釋根據一些示例實施方式的半導體器件的視圖。為了說明的方便起見，在下面將主要解釋以上未參照圖1至4C解釋的差別。

參照圖10，根據一些示例實施方式的半導體器件可以還包括形成在第一應力襯墊150與第一柵間隔物135的側壁之間的導電襯墊155。

導電襯墊155形成在第一區(qū)域I中，但不形成在第二區(qū)域II中。

導電襯墊155可以在形成第一應力襯墊150的工藝中出現(xiàn)。更具體而言，第一應力襯墊150通過氧化由氧化反應而在體積上膨脹的材料而形成。此時，由氧化反應而在體積上膨脹的材料的一部分可以未被氧化。在這種情況下，導電襯墊155可以形成。

導電襯墊155可以包括例如硅、硅鍺、鍺、鋁等等。當導電襯墊155包括硅、硅鍺和鍺時，導電襯墊155可以是半導體襯墊。另一方面，當導電襯墊155包括鋁時，導電襯墊155可以是金屬襯墊。

如圖10所示，導電襯墊155可以位于第一應力襯墊150與第一柵間隔物135的側壁之間，雖然示例實施方式不限于此。

此外，如圖10所示，導電襯墊155可以是沿著第一柵間隔物135的側壁延伸的線圖案，雖然示例實施方式不限于此。即，導電襯墊155可以是類似于點的圖案。

參照圖11，在根據一些示例實施方式的半導體器件中，形成在第一鰭型圖案110的末端的第一外延圖案140和形成在第二鰭型圖案210的末端的第二外延圖案240可以每個包括小平面。

更具體而言，在沿第一鰭型圖案110和第二鰭型圖案210的縱向截取的截面圖中，彼此面對并且場絕緣膜105插置在其間的第一外延圖案140和第二外延圖案240可以分別包括小平面。

參照圖12，在根據一些示例實施方式的半導體器件中，自場絕緣膜105的上表面到第一外延圖案140的最上面部分的高度h1可以不同于自場絕緣膜105的上表面到第二外延圖案240的最上面部分的高度h2。

例如，自場絕緣膜105的上表面到第一外延圖案140的最上面部分的高度h1可以大于自場絕緣膜105的上表面到第二外延圖案240的最上面部分的高度h2。

圖13是提供來解釋根據一些示例實施方式的半導體器件的布局圖。圖14是沿圖13的A-A截取的截面圖。為了說明的方便起見，在下面將主要解釋以上未參照圖1至4C解釋的差別。

參照圖13和14，根據一些示例實施方式的半導體器件可以還包括設置在第一鰭型圖案110的短邊110b與第二鰭型圖案210的短邊210b之間的第一虛設金屬柵結構420。

位于第一鰭型圖案110的短邊110b與第二鰭型圖案的短邊210b之間的場絕緣膜105的上表面可以高于或者等于第一鰭型圖案110的上表面和第二鰭型圖案210的上表面。

第一虛設金屬柵結構420可以包括第一虛設金屬柵電極430、第一虛設絕緣膜425和第一虛設柵間隔物435。

第一虛設柵間隔物435可以限定第一虛設柵溝槽430t。第一虛設絕緣層425可以沿著第一虛設柵溝槽430t的側壁和底表面形成。第一虛設金屬柵電極430可以形成在第一虛設絕緣膜425上并且可以填充第一虛設柵溝槽430t。

第一鰭型圖案110的一部分可以插置在第一外延圖案140和場絕緣膜105之間。第二鰭型圖案210的一部分可以插置在第二外延圖案240和場絕緣膜105之間。

第一應力襯墊150可以形成在上部襯墊180和鄰近于第一柵電極130的第一虛設柵間隔物435之間。第一應力襯墊150可以沿著第一虛設柵間隔物435的鄰近于第一柵電極130的側壁延伸。

然而，第一應力襯墊150可以不形成在上部襯墊180和鄰近于第二柵電極230的第一虛設柵間隔物435之間。

即，第一應力襯墊150可以形成在第一虛設金屬柵電極430周圍的第一虛設柵結構420的鄰近于第一柵電極130的側壁上。

另一方面，沒有第一應力襯墊150可以形成在第一虛設金屬柵電極430周圍的第一虛設柵結構420的鄰近于第二柵電極230的側壁上。

圖15是提供來解釋根據一些示例實施方式的半導體器件的布局圖。圖16是沿圖15的A-A截取的截面圖。為了說明的方便起見，在下面將主要解釋以上未參照圖1至4C解釋的差別。

參照圖15和16，根據一些示例實施方式的半導體器件可以還包括圍繞第一鰭型圖案110的末端的第二虛設金屬柵結構440以及圍繞第二鰭型圖案210的末端的第三虛設金屬柵結構460。

第二虛設金屬柵結構440可以包括第二虛設金屬柵電極450、第二虛設絕緣膜445以及第二虛設柵間隔物455。

第二虛設柵間隔物455可以限定第二虛設柵溝槽450t。第二虛設絕緣膜445可以沿著第二虛設柵溝槽450t的側壁和底表面形成。第二虛設金屬柵電極450可以形成在第二虛設絕緣膜425上并且可以填充第二虛設柵溝槽450t。

第三虛設金屬柵結構460可以包括第三虛設金屬柵電極470、第三虛設絕緣膜465、和第三虛設柵間隔物475。

第三虛設柵間隔物475可以限定第三虛設柵溝槽470t。第三虛設絕緣膜465可以沿著第三虛設柵溝槽470t的側壁和底表面形成。第三虛設金屬柵電極470可以形成在第三虛設絕緣膜465上并且可以填充第三虛設柵溝槽470t。

第一應力襯墊150可以形成在第二虛設柵間隔物455和上部襯墊180之間。第一應力襯墊150可以沿著第二虛設柵間隔物455的側壁延伸。

第二虛設金屬柵結構440和第三虛設金屬柵結構460之間的第一應力襯墊150可以是L形，但不限于此。

然而，沒有第一應力襯墊150可以形成在第三虛設柵間隔物475和上部襯墊180之間。

如圖15和16中所示出的，沒有其他虛設金屬柵電極可以存在于第二金屬柵結構440和第三虛設金屬柵結構460之間。然而，這僅是為了說明的方便而提供的，并且示例實施方式不限于此。

圖17是提供來解釋根據一些示例實施方式的半導體器件的布局圖。圖18是沿圖17的線E-E截取的截面圖。圖19是沿圖17的線F-F和G-G截取的截面圖。

作為參考，為了簡潔，與圖1至16重復的說明將簡要地進行或者被省略。

參照圖17至19，根據一些示例實施方式的半導體器件可以包括第一鰭型圖案110、第三鰭型圖案310、第一柵結構120、第三柵結構320、第一外延圖案140、第三外延圖案340、第一應力襯墊150和上部襯墊180。

基板100可以包括第一區(qū)域I和第三區(qū)域III。第一區(qū)域I和第三區(qū)域III可以彼此間隔開或者連接到彼此。

為了容易地解釋在第一區(qū)域I和第三區(qū)域III之間的上部襯墊180和第一應力襯墊150的位置關系，圖17和18示出連接到彼此的第一區(qū)域I和第三區(qū)域III，但是示例實施方式不限于此。

此外，形成在第一區(qū)域I中的晶體管和形成在第三區(qū)域III中的晶體管可以是相同類型，或者是彼此不同的類型。

在下文，將在這里解釋第一區(qū)域I是PMOS形成區(qū)域，第三區(qū)域III是NMOS形成區(qū)域。

第一鰭型圖案110可以形成在第一區(qū)域I中的基板100上。例如，第一鰭型圖案110可以從基板100突出。

第三鰭型圖案310可以形成在第三區(qū)域III中的基板100上。例如，第三鰭型圖案310可以從基板100突出。

第一鰭型圖案110和第三鰭型圖案310可以每個在第一方向X上伸長。第一鰭型圖案110和第三鰭型圖案310可以形成為彼此分隔開一距離。

第一鰭型圖案110和第三鰭型圖案310可以形成為使得第一鰭型圖案110的長邊110a面對第三鰭型圖案310的長邊310a。在第一方向X上伸長的第一鰭型圖案110和第三鰭型圖案310可以在第二方向Y上相鄰地布置。

因為第一鰭型圖案110被用作PMOS的溝道區(qū)并且第三鰭型圖案310被用作NMOS的溝道區(qū)，所以第一鰭型圖案110和第三鰭型圖案310可以包括彼此不同的材料。

為了說明的方便起見，在根據示例實施方式的半導體器件中，假設第一鰭型圖案110和第三鰭型圖案310是硅鰭型圖案。

場絕緣膜105可以形成在第一鰭型圖案110和第三鰭型圖案310之間。

如圖18所示出的，第一區(qū)域I和第三區(qū)域III可以在自第一鰭型圖案110和第三鰭型圖案310等距離的場絕緣膜105處被區(qū)分，雖然示例實施方式不限于此。

即，因為這里給出的第一區(qū)域I區(qū)別于第三區(qū)域III的方式僅用于概念和用于說明，所以第一區(qū)域I和第三區(qū)域III之間的邊界可以替代地偏向第一鰭型圖案110或者第三鰭型圖案310。

第一柵結構120可以形成在第一區(qū)域I中的基板100上，同時在第二方向Y上延伸。第一柵結構120可以形成在第一鰭型圖案110上，同時交叉第一鰭型圖案110。

第一柵結構120可以包括第一柵電極130、第一柵絕緣膜125和第一柵間隔物135。

第三柵結構320可以形成在第三區(qū)域III中的基板100上，同時在第二方向Y上延伸。第三柵結構320可以形成在第三鰭型圖案310上，同時交叉第三鰭型圖案310。

第三柵結構320可以包括第三柵電極330、第三柵絕緣膜325和第三柵間隔物335。

如所示出的，第一柵電極130和第三柵電極330可以彼此隔離，但是示例實施方式不限于此。第一柵電極130的交叉第一鰭型圖案110的部分可以直接連接到交叉第三鰭型圖案310的第三柵電極330。

第三柵電極330和第三柵絕緣膜325可以形成在由第三柵間隔物335限定的第三溝槽330t內。

第一外延圖案140可以形成在第一柵結構120的相反側上。第一外延圖案140可以形成在第一鰭型圖案110上。第一外延圖案140例如可以包括在源極/漏極區(qū)中。

第三外延圖案340可以形成在第三柵結構320的相反側上。第三外延圖案340可以形成在第三鰭型圖案310上。第三外延圖案340例如可以包括在源極/漏極區(qū)中。

第三外延圖案340可以包括第二雜質。因為第三外延圖案340可以包括在NMOS的源極/漏極區(qū)中，第三外延圖案340可以包括n型雜質。

第三外延圖案340可以包括例如張應力材料。當第三鰭型圖案310是硅時，第三外延圖案340可以包括具有比硅小的晶格常數的材料諸如SiC。例如，張應力材料可以通過在第三鰭型圖案310上施加張應力而提高溝道區(qū)中的載流子遷移率。

同時，第三外延圖案340可以包括與第三鰭型圖案310相同的材料，即，硅。

上部襯墊180可以沿著第一柵間隔物135的側壁、第三柵間隔物335的側壁、第一外延圖案140的上表面、第三外延圖案340的上表面、以及場絕緣膜105的上表面延伸。

上部襯墊180可以完全地形成在第一區(qū)域I和第三區(qū)域III中。

此外，上部襯墊180可以沿著第一外延圖案140的外周邊的至少一部分以及第三外延圖案340的至少一部分延伸。

第一應力襯墊150可以形成在第一區(qū)域I中，但不形成在第三區(qū)域III中。

第一應力襯墊150可以形成在第一柵間隔物135和上部襯墊180之間以及在第一外延圖案140的上表面和上部襯墊180之間。然而，沒有第一應力襯墊150形成在第三柵間隔物335和上部襯墊180之間以及在第三外延圖案340的上表面和上部襯墊180之間。

第一應力襯墊150可以通過沿著第一外延圖案140的外周邊的至少一部分延伸而形成，但是第一應力襯墊150不沿著第三外延圖案340的外周邊延伸。

第一應力襯墊150可以形成在上部襯墊180和場絕緣膜105之間。第一應力襯墊150可以通過沿著場絕緣膜105的上表面延伸而形成。

然而，第一應力襯墊150可以沿著位于第一鰭型圖案110和第三鰭型圖案310之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第一應力襯墊150的一部分可以存在于第一鰭型圖案110和第三鰭型圖案310之間。

第一應力襯墊150可以與上部襯墊180接觸。此外，第一應力襯墊150可以與第一外延圖案140和第一柵間隔物135接觸。即，第一應力襯墊150可以與第一柵間隔物135、第一外延圖案140和上部襯墊180接觸。

另外，第一區(qū)域I中的場絕緣膜105可以與第一應力襯墊150接觸。

然而，因為沒有第一應力襯墊150形成在第三區(qū)域III中，上部襯墊180可以與第三柵間隔物335和第三外延圖案340接觸。此外，第三區(qū)域III中的場絕緣膜105可以與上部襯墊180接觸。

圖20是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖21是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖22是提供來解釋根據一些示例實施方式的半導體器件的視圖。圖23是提供來解釋根據一些示例實施方式的半導體器件的視圖。為了說明的方便起見，在下面將主要解釋以上未參照圖17至19解釋的差別。

作為參考，圖20至23是沿圖17的線E-E截取的截面圖。

參照圖20，根據一些示例實施方式的半導體器件可以還包括第一下部襯墊160。

第一下部襯墊160可以形成在第一區(qū)域I中，但不形成在第三區(qū)域III中。

第一下部襯墊160可以通過沿著第一外延圖案140的外周邊的至少一部分延伸而形成，但是第一下部襯墊160不沿著第三外延圖案340的外周邊延伸。

第一下部襯墊160可以形成在第一應力襯墊150和場絕緣膜105之間。第一下部襯墊160可以沿著場絕緣膜105的上表面延伸。

然而，第一下部襯墊160可以沿著位于第一鰭型圖案110和第三鰭型圖案310之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第一下部襯墊160的一部分可以存在于第一鰭型圖案110和第三鰭型圖案310之間。

參照圖21，根據一些示例實施方式的半導體器件可以還包括第三下部襯墊360。

第三下部襯墊360可以形成在第三區(qū)域III中，但不形成在第一區(qū)域I中。

第三下部襯墊360可以通過沿著第三外延圖案340的外周邊的至少一部分延伸而形成，但是第三下部襯墊360不沿著第一外延圖案140的外周邊延伸。

第三下部襯墊360可以形成在上部襯墊180和場絕緣膜105之間。第三下部襯墊360可以通過沿著場絕緣膜105的上表面延伸而形成。

然而，第三下部襯墊360可以沿著位于第一鰭型圖案110和第三鰭型圖案310之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第三下部襯墊360的一部分可以存在于第一鰭型圖案110和第三鰭型圖案310之間。

第三下部襯墊360可以包括例如硅氮氧化物、硅氮化物或者硅碳氮化物中的至少一個。

在下面將基于第三下部襯墊360包括硅氮化物的假設而描述示例實施方式。

如圖21所示，在場絕緣膜105上，第一應力襯墊150的末端和第三下部襯墊360的末端可以不彼此交疊并且可以彼此接觸，但是這僅是為了說明的方便起見而提供并且示例實施方式不限于此。

即，在場絕緣膜105上，第一應力襯墊150的一部分可以交疊第三下部襯墊360的一部分，并且第一應力襯墊150可以不接觸第三下部襯墊360。

此外，第三下部襯墊360和上部襯墊180每個可以是硅氮化物膜。如圖21所示，第三下部襯墊360和上部襯墊180可以被區(qū)分開，雖然示例實施方式不限于此。即，因為第三下部襯墊360和上部襯墊180可以每個包括硅氮化物膜使得第三下部襯墊360和上部襯墊180不被區(qū)分，所以第三下部襯墊360和上部襯墊180可以看作是一個硅氮化物膜。

當第三下部襯墊360和上部襯墊180可以每個包括硅氮化物膜并且第三下部襯墊360與上部襯墊180之間的邊界不被區(qū)分時，第一應力襯墊150上的硅氮化物膜的厚度t1小于在第三區(qū)域III中場絕緣膜105上的硅氮化物膜的厚度t5。

參照圖22，根據一些示例實施方式的半導體器件可以還包括第一下部襯墊160和第三下部襯墊360。

第一下部襯墊160可以形成在第一區(qū)域I中，第三下部襯墊360可以形成在第三區(qū)域III中。

第一下部襯墊160可以通過沿著第一外延圖案140的外周邊的至少一部分延伸而形成。第三下部襯墊360可以通過沿著第三外延圖案340的外周邊延伸而形成。

第一下部襯墊160和第三下部襯墊360可以形成在相同水平處。第一下部襯墊160和第三下部襯墊360可以在場絕緣膜105上直接連接到彼此。

當第三下部襯墊360和上部襯墊180可以每個包括硅氮化物膜并且第三下部襯墊360與上部襯墊180之間的邊界不被區(qū)分時，第一應力襯墊150上的硅氮化物膜的厚度t1小于在第三區(qū)域III中場絕緣膜105上的硅氮化物膜的厚度t5。

參照圖23，根據一些示例實施方式的半導體器件可以還包括第三應力襯墊350。

第一應力襯墊150可以形成在第一區(qū)域I中，第三應力襯墊350可以形成在第三區(qū)域II中。

第三應力襯墊350可以通過沿著第三外延圖案340的外周邊的至少一部分延伸而形成。

第三應力襯墊350可以形成在上部襯墊180和場絕緣膜105之間。第三應力襯墊350可以通過沿著場絕緣膜105的上表面延伸而形成。

第三應力襯墊350可以與上部襯墊180接觸。此外，第三應力襯墊350可以與第三外延圖案340接觸。第三應力襯墊350可以與第三柵間隔物335、第三外延圖案340和上部襯墊180接觸。

此外，第三區(qū)域III中的場絕緣膜105可以與第三應力襯墊350接觸。

第三應力襯墊350可以包括通過氧化反應在體積上膨脹的材料的氧化物。第三應力襯墊350例如可以包括硅氧化物、鍺氧化物和/或鋁氧化物中的至少一個。

示例實施方式將基于第三應力襯墊350包括硅氧化物的假設而在下面描述。

在場絕緣膜105上，第三應力襯墊350可以直接連接到第一應力襯墊150。

第一應力襯墊150的厚度t3可以不同于第三應力襯墊350的厚度t6。例如，作為PMOS形成區(qū)域的第一區(qū)域I中的第一應力襯墊150的厚度t3可以大于作為NMOS形成區(qū)域的第三區(qū)域III中的第三應力襯墊350的厚度t6。

圖24是提供來解釋根據一些示例實施方式的半導體器件的視圖。為了說明的方便起見，在下面將主要解釋以上未參照圖23解釋的差別。

參照圖24，根據一些示例實施方式的半導體器件可以還包括第三下部襯墊360。

第三下部襯墊360可以形成在第三區(qū)域III中，但不形成在第一區(qū)域I中。

第三下部襯墊360可以通過沿著第三外延圖案340的外周邊的至少一部分延伸而形成，但是第三下部襯墊360不沿著第一外延圖案140的外周邊延伸。

第三下部襯墊360可以形成在第三應力襯墊350和場絕緣膜105之間。第三下部襯墊360可以通過沿著場絕緣膜105的上表面延伸而形成。

然而，第三下部襯墊360可以沿著位于第一鰭型圖案110和第三鰭型圖案310之間的場絕緣膜105的上表面的一部分延伸。即，在場絕緣膜105的上表面中，其中不形成第三下部襯墊360的一部分可以存在于第一鰭型圖案110和第三鰭型圖案310之間。

第三應力襯墊350可以分別與第三下部襯墊360和上部襯墊180接觸。

在下文，將參照圖2A和25至33描述根據一些示例實施方式的用于制造半導體器件的方法。

圖25至33是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法。

參照圖25和26，在第一方向X上伸長的第一鰭型圖案110和第二鰭型圖案210形成在基板100上。第一鰭型圖案110可以形成在第一區(qū)域I中，第二鰭型圖案210可以形成在第二區(qū)域II中。

第一鰭型圖案110和第二鰭型圖案210可以在第一方向X上縱向地對齊。

第一鰭型圖案110的長邊110a和第二鰭型圖案210的長邊210a可以在第一方向X上延伸。第一鰭型圖案110的短邊110b以及第二鰭型圖案210的短邊210b在第二方向Y上延伸的同時可以彼此面對。

在第一鰭型圖案110和第二鰭型圖案210之間，可以形成用于隔離第一鰭型圖案110與第二鰭型圖案210的隔離溝槽T。

如所示出的，第一鰭型圖案110的上表面和第二鰭型圖案210的上表面可以被暴露，雖然示例實施方式不限于此。即，在第一鰭型圖案110的上表面和第二鰭型圖案210的上表面上，可以保留在形成第一鰭型圖案110和第二鰭型圖案210的工藝中使用的掩模圖案。

然后，可以形成部分地覆蓋第一鰭型圖案110和第二鰭型圖案210的場絕緣膜105。

場絕緣膜105可以部分地填充形成在第一鰭型圖案110和第二鰭型圖案210之間的隔離溝槽T。

在形成用于部分地覆蓋第一鰭型圖案110和第二鰭型圖案210的場絕緣膜105的工藝中，為了調節(jié)閾值電壓的摻雜可以在第一鰭型圖案110和第二鰭型圖案210上執(zhí)行，雖然示例實施方式不限于此。

以下說明基于沿圖25的線A-A截取的截面圖。

參照圖27，在第一鰭型圖案110上，可以形成交叉第一鰭型圖案110的第一虛設柵結構120p。在第二鰭型圖案210上，可以形成交叉第二鰭型圖案210的第二虛設柵結構220p。

第一虛設柵結構120p可以包括第一虛設柵絕緣膜125p、第一虛設柵電極130p、柵極硬掩模2001和第一柵間隔物135。

第二虛設柵結構220p可以包括第二虛設柵絕緣膜225p、第二虛設柵電極230p、柵極硬掩模2001和第二柵間隔物235。

第一虛設柵結構120p和第二虛設柵結構220p可以每個在第二方向Y上伸長。

參照圖28，在第一鰭型圖案110上，第一外延圖案140可以形成在第一虛設柵結構120p的相反側上。此外，在第二鰭型圖案210上，第二外延圖案240可以形成在第二虛設柵結構220p的相反側上。

第一外延圖案140和第二外延圖案240可以通過不同的外延工藝形成。

第一外延圖案140可以包括p型雜質，第二外延圖案240可以包括n型雜質。

然后，襯墊膜151可以沿著第一虛設柵結構120p的輪廓、第二虛設柵結構220p的輪廓、第一外延圖案140的輪廓以及第二外延圖案240的輪廓形成。

襯墊膜151可以包括例如硅、硅鍺、鍺或者鋁中的一個。例如，當襯墊膜151包括硅時，襯墊膜151可以被稱為“硅襯墊膜”。

此外，當襯墊膜151包括硅時，硅可以包括多晶硅或者非晶硅中的一個。

襯墊膜151可以通過利用例如原子層沉積(ALD)而形成，但不限于此。

參照圖29，掩模圖案2002形成在第一區(qū)域I中的基板100上，使得掩模圖案2002覆蓋襯墊膜151。

掩模圖案2002可以暴露形成在第二區(qū)域II中的基板100上的襯墊膜151。

然后，第二區(qū)域II中的襯墊膜151可以通過利用掩模圖案2002而去除。結果，第一預應力襯墊150p可以形成在第一區(qū)域I中的基板100上。

第一預應力襯墊150p可以沿著第一虛設柵結構120p的輪廓、第一外延圖案140的輪廓以及場絕緣膜105的上表面的輪廓形成。

參照圖30，形成在第一區(qū)域I中的掩模圖案2002可以被去除。

然后，上部襯墊180可以形成在第一預應力襯墊150p上。

上部襯墊180可以沿著第一虛設柵結構120p的輪廓、第二虛設柵結構220p的輪廓、第一外延圖案140的輪廓以及第二外延圖案240的輪廓形成。

參照圖31，預層間絕緣膜191p可以形成在上部襯墊180上。

預層間絕緣膜191p可以跨越第一區(qū)域I和第二區(qū)域II。

參照圖32，下部層間絕緣膜191可以通過退火預層間絕緣膜191p而形成在基板100上。

在預層間絕緣膜191p的退火期間，至少一部分第一預應力襯墊150p可以被氧化以形成第一應力襯墊150。即，第一應力襯墊150可以在形成下部層間絕緣膜191期間形成。

如圖32所示，第一預應力襯墊150p可以被完全氧化以形成第一應力襯墊150。

在預層間絕緣膜191p的退火期間，氧從預層間絕緣膜191p被供給到第一預應力襯墊150p。供給到第一預應力襯墊150p的氧可以氧化第一預應力襯墊150p。

通過第一預應力襯墊150p的氧化，第一應力襯墊150的體積可以變得大于第一預應力襯墊150p的體積。結果，第一應力襯墊150可以施加壓應力到第一外延圖案140。

參照圖33，下部層間絕緣膜191可以被平坦化以暴露第一虛設柵電極130p和第二虛設柵電極230p。

此時，一部分第一應力襯墊150和一部分上部襯墊180可以被去除。

然后，通過去除第一虛設柵電極130p和第一虛設柵絕緣膜125p，可以形成暴露一部分第一鰭型圖案110的第一溝槽130t。

此外，通過去除第二虛設柵電極230p和第二虛設柵絕緣膜225p，可以形成暴露一部分第二鰭型圖案210的第二溝槽230t。

然后，參照圖2A，第一柵絕緣膜125和第一柵電極130可以形成在第一溝槽130t內，第二柵絕緣膜225和第二柵電極230可以形成在第二溝槽130t內。

圖34和35是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法。作為參考，圖34可以涉及在圖28之后進行的工藝。

參照圖34，掩模圖案2002形成在第一區(qū)域I中的基板100上，使得掩模圖案2002覆蓋第一區(qū)域I中的襯墊膜151。

掩模圖案2002可以暴露形成在第二區(qū)域II中的基板100上的襯墊膜151。

然后，第二區(qū)域II中的一部分襯墊膜151可以通過利用掩模圖案2002而去除。結果，第一預應力襯墊150p可以形成在第一區(qū)域I中的基板100上，第二預應力襯墊250p可以形成在第二區(qū)域II中的基板100上。

第一預應力襯墊150p可以沿著第一虛設柵結構120p的輪廓、第一外延圖案140的輪廓以及場絕緣膜105的上表面的輪廓形成。

第二預應力襯墊250p可以沿著第二虛設柵結構220p的輪廓、第二外延圖案240的輪廓以及場絕緣膜105的上表面的輪廓形成。

第一預應力襯墊150p和第二預應力襯墊250p可以同時形成。

此外，因為第二區(qū)域II中的一部分襯墊膜151被去除以形成第二預應力襯墊250p，第一預應力襯墊150p的厚度大于第二預應力襯墊250p的厚度。

參照圖35，形成在第一區(qū)域I中的掩模圖案2002可以被去除。

上部襯墊180可以形成在第一預應力襯墊150p和第二預應力襯墊250p上。

然后，如圖31所示，預層間絕緣膜191p可以形成在上部襯墊180上。

然后，下部層間絕緣膜191可以通過退火預層間絕緣膜191p而形成在基板100上。

在退火預層間絕緣膜191p期間，至少一部分第一預應力襯墊150p和至少一部分第二預應力襯墊250p可以被氧化以形成第一應力襯墊150和第二應力襯墊250。

即，在下部層間絕緣膜191的形成期間，第一應力襯墊150和第二應力襯墊250可以同時形成。

因為第一預應力襯墊150p的厚度可以大于第二預應力襯墊250p的厚度，第一應力襯墊150的厚度可以大于第二應力襯墊250的厚度。

圖36是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法。作為參考，圖36可以涉及在圖27之后進行的工藝。

參照圖36，第一外延圖案140可以形成在第一鰭型圖案110上的第一虛設柵結構120p的相反側上。

然后，第一下部襯墊160可以沿著第一虛設柵結構120p的輪廓和第一外延圖案140的輪廓形成。沒有第一下部襯墊160可以形成在第二區(qū)域II中。

第二外延圖案240可以形成在第二鰭型圖案210上的第二虛設柵結構220p的相反側上。

因為第一外延圖案140和第二外延圖案240可以通過不同的外延工藝形成，第一下部襯墊160可以在形成第二外延圖案240之前或之后形成。

然后，襯墊膜151可以形成在第一下部襯墊160上。

圖37是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法。作為參考，圖37可以涉及在圖27之后進行的工藝。

參照圖37，第二外延圖案240可以形成在第二鰭型圖案210上的第二虛設柵結構220p的相反側上。

然后，第二下部襯墊260可以沿著第二虛設柵結構220p的輪廓和第二外延圖案240的輪廓形成。沒有第二下部襯墊260可以形成在第一區(qū)域I中。

第一外延圖案140可以形成在第一鰭型圖案110上的第一虛設柵結構120p的相反側上。

因為第一外延圖案140和第二外延圖案240可以通過不同的外延工藝形成，第二下部襯墊260可以在形成第一外延圖案140之前或之后形成。

然后，襯墊膜151可以形成在第二下部襯墊260上。

圖38是示出制造的中間階段的視圖，提供來解釋根據一些示例實施方式的用于制造半導體器件的方法。作為參考，圖38可以涉及在圖27之后進行的工藝。

參照圖38，第一外延圖案140可以形成在第一鰭型圖案110上的第一虛設柵結構120p的相反側上。此外，第二外延圖案240可以形成在第二鰭型圖案210上的第二虛設柵結構220p的相反側上。

然后，第一下部襯墊160可以沿著第一虛設柵結構120p的輪廓和第一外延圖案140的輪廓形成。此外，第二下部襯墊260可以沿著第二虛設柵結構220p的輪廓和第二外延圖案240的輪廓形成。

第一下部襯墊160和第二下部襯墊260可以通過相同的制造工藝形成。

然后，襯墊膜151可以形成在第一下部襯墊160和第二下部襯墊260上。

圖39是包括根據示例實施方式的半導體器件的系統(tǒng)級芯片(SoC)系統(tǒng)的框圖。

參照圖39，SoC系統(tǒng)1000包括應用處理器1001和動態(tài)隨機存取存儲器(DRAM)1060。

應用處理器1001可以包括中央處理單元(CPU)1010、多媒體系統(tǒng)1020、總線1030、存儲器系統(tǒng)1040和外圍電路1050。

CPU 1010可以執(zhí)行驅動SoC系統(tǒng)1000所必需的算術運算。在一些示例實施方式中，CPU 1010可以配置在包括多個核的多核環(huán)境中。

多媒體系統(tǒng)1020可以用于在SoC系統(tǒng)1000上執(zhí)行各種多媒體功能。多媒體系統(tǒng)1020可以包括3D引擎模塊、視頻編解碼器、顯示系統(tǒng)、照相機系統(tǒng)、后置處理器等等。

總線1030可以用于在CPU 1010、多媒體系統(tǒng)1020、存儲器系統(tǒng)1040和外圍電路1050之間交換數據通信。在本公開的一些示例實施方式中，總線1030可以具有多層結構。具體地，總線1030的示例可以是多層高級高性能總線(AHB)，或者是多層高級可擴展接口(AXI)，雖然示例實施方式不限于此。

存儲器系統(tǒng)1040可以提供應用處理器1001所必需的環(huán)境以連接到外存儲器(例如DRAM 1060)并執(zhí)行高速運行。在本公開的一些示例實施方式中，存儲器系統(tǒng)1040可以包括單獨的控制器(例如，DRAM控制器)以控制外存儲器(例如的DRAM 1060)。

外圍電路1050可以提供SoC系統(tǒng)1000所必需的環(huán)境以具有到外部器件(例如，主板)的無縫連接。因此，外圍電路1050可以包括各種接口以允許與連接到SoC系統(tǒng)1000的外部器件的兼容操作。

DRAM 1060可以用作應用處理器1001的操作所必需的操作存儲器。在一些示例實施方式中，DRAM 1060可以設置在應用處理器1001外部，如所示出的。具體地，DRAM 1060可以與應用處理器1001封裝為層疊封裝(PoP)型。

SoC系統(tǒng)1000的至少一個上述部件可以包括根據上面說明的示例實施方式的半導體器件中的至少一個。

作為詳細說明的總結，本領域技術人員將理解，可以對優(yōu)選實施方式進行許多變化和變型而沒有實質上脫離本發(fā)明構思的原理。因此，公開的本發(fā)明構思的優(yōu)選實施方式僅用于一般的和描述性的含義而不是為了限制的目的。

本申請要求于2016年2月11日在韓國專利局提交的韓國專利申請第10-2016-0015592號的優(yōu)先權以及由其產生的所有權益，并且要求于2015年12月21日提交的美國臨時專利申請第62/270,363號的優(yōu)先權以及由其產生的所有權益，它們中的每個的全部內容通過引用包括在此。