專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件的制造技術(shù)，特別地，涉及一種當(dāng)應(yīng)用于具有非易失存儲(chǔ)器的半導(dǎo)體器件時(shí)有效的技術(shù)。
背景技術(shù)：
有些半導(dǎo)體器件其中具有非易失存儲(chǔ)電路部分，用于存儲(chǔ)例如在LCD(液晶器件)的微調(diào)、數(shù)據(jù)援救或圖像調(diào)整期間要使用的相對(duì)小容量的數(shù)據(jù)，或存儲(chǔ)器件的生產(chǎn)號(hào)。
例如，在日本未審專利公開No.2001-185633(專利文獻(xiàn)1)中，描述了一種具有這樣的非易失存儲(chǔ)電路部分的半導(dǎo)體器件。這個(gè)文獻(xiàn)公開了一種單級(jí)多EEPROM器件，它是一個(gè)EEPROM(電可擦除可編程只讀存儲(chǔ)器)器件，在一個(gè)布置在半導(dǎo)體襯底上方的單導(dǎo)電層上方形成，同時(shí)經(jīng)由一個(gè)絕緣層與其隔離，并且能使每位的面積減小。
日本未審專利公開No.2001-257324(專利文獻(xiàn)2)公開了一種技術(shù)，它能夠改善通過單層多閃存(poly-flash)技術(shù)形成的非易失存儲(chǔ)器件的長(zhǎng)期數(shù)據(jù)保持容量。
例如，在USP 6788574(專利文獻(xiàn)3)的圖7中，公開了一種結(jié)構(gòu)，它具有電容器部分、編程晶體管和讀出晶體管，各由一個(gè)n阱隔離。在專利文獻(xiàn)3的圖4A至圖4C的第6列和第7列中，公開了一種構(gòu)造，其中借助于FN隧道電流實(shí)現(xiàn)編程/擦除。

發(fā)明內(nèi)容
本發(fā)明人研究了在上述非易失存儲(chǔ)器中，當(dāng)利用整個(gè)溝道表面的FN隧道電流的時(shí)候，在可編程場(chǎng)效應(yīng)晶體管中的數(shù)據(jù)的編程。結(jié)果發(fā)現(xiàn)使用FN隧道電流的數(shù)據(jù)編程引起各種問題，例如，因?yàn)榭删幊虉?chǎng)效應(yīng)晶體管的源極和漏極的半導(dǎo)體區(qū)域與其阱之間的結(jié)擊穿電壓超過極限而引起擊穿，所以使可編程場(chǎng)效應(yīng)晶體管劣化，不能穩(wěn)定地執(zhí)行數(shù)據(jù)的重寫，以及不能成功地對(duì)數(shù)據(jù)編程。
本發(fā)明的一個(gè)目的是提供一種技術(shù)，在用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的非易失存儲(chǔ)單元的元件中，該技術(shù)能夠通過利用整個(gè)溝道表面的FN隧道電流來重寫數(shù)據(jù)。
通過這里描述和附圖，本發(fā)明的上述和其他目的及新穎特征將顯而易見。
在下文將描述本發(fā)明公開的發(fā)明中的典型發(fā)明的概要。
在本發(fā)明中，因而提供一種非易失存儲(chǔ)單元，具有一個(gè)用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，和一個(gè)用于讀數(shù)據(jù)的晶體管，它們共同使用一個(gè)浮動(dòng)?xùn)烹姌O作為柵電極，其中用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件和用于讀數(shù)據(jù)的晶體管布置在具有相同導(dǎo)電類型但相互電隔離的相應(yīng)阱中；并且用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的一對(duì)半導(dǎo)體區(qū)域由具有與阱相同導(dǎo)電類型的半導(dǎo)體區(qū)域制成。
其次將簡(jiǎn)短描述通過本申請(qǐng)公開的發(fā)明中的典型發(fā)明可得到的優(yōu)點(diǎn)。
在一種非易失存儲(chǔ)單元中，具有一個(gè)用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件和一個(gè)用于讀數(shù)據(jù)的晶體管，它們共同具有一個(gè)浮動(dòng)?xùn)烹姌O作為柵電極，則用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件和用于讀數(shù)據(jù)的晶體管布置在具有相同導(dǎo)電類型但相互電分離的阱中；并且用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的一對(duì)半導(dǎo)體區(qū)域由具有與阱相同導(dǎo)電類型的半導(dǎo)體區(qū)域制成。這樣使得可以在用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的非易失存儲(chǔ)單元的元件中，借助于整個(gè)溝道表面的FN隧道電流而重寫數(shù)據(jù)。


圖1是由本發(fā)明人研究的非易失存儲(chǔ)器的存儲(chǔ)單元的平面圖；圖2是沿圖1的線Y1-Y1所取的一個(gè)橫截面圖；圖3是沿圖1的線Y1-Y1所取的另一個(gè)橫截面圖；圖4是說明在由本發(fā)明人研究的非易失存儲(chǔ)器的數(shù)據(jù)擦除操作的時(shí)候，電壓施加的定時(shí)的一個(gè)示意圖；圖5是說明在由本發(fā)明人研究的非易失存儲(chǔ)器的數(shù)據(jù)擦除操作的時(shí)候，電壓施加的定時(shí)的另一個(gè)示意圖；圖6是說明在由本發(fā)明人研究的非易失存儲(chǔ)器的數(shù)據(jù)擦除操作的時(shí)候，電壓施加的定時(shí)的又一個(gè)示意圖；圖7是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件中的非易失存儲(chǔ)器的局部電路圖；圖8是表示在圖7的非易失存儲(chǔ)器的數(shù)據(jù)編程操作的時(shí)候，施加于各部分的電壓的電路圖；圖9是表示在圖7的非易失存儲(chǔ)器的數(shù)據(jù)成批擦除操作的時(shí)候，施加于各部分的電壓的電路圖；圖10是表示在圖7的非易失存儲(chǔ)器的數(shù)據(jù)按位擦除操作的時(shí)候，應(yīng)用于各部分的電壓的電路圖；圖11表示在圖7的非易失存儲(chǔ)器中數(shù)據(jù)讀操作的時(shí)候，施加于各部分的電壓的電路圖；圖12是在根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件中的非易失存儲(chǔ)器的與一位相對(duì)應(yīng)的存儲(chǔ)單元的平面圖；圖13是沿圖12的線Y2-Y2所取的橫截面圖；圖14是沿圖12的線Y2-Y2所取的橫截面圖，并且說明在根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件中非易失存儲(chǔ)器的數(shù)據(jù)編程操作的時(shí)候，施加于存儲(chǔ)單元的各部分的電壓的一例；
圖15是沿圖12的線Y2-Y2所取的橫截面圖，并且說明在根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件中非易失存儲(chǔ)器的數(shù)據(jù)擦除操作的時(shí)候，施加于各部分的電壓；圖16是沿圖12的線Y2-Y2所取的橫截面圖，并且說明在根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件中非易失存儲(chǔ)器的數(shù)據(jù)讀操作的時(shí)候，施加于各部分的電壓；圖17是在根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體器件的制造步驟期間，在主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖18是在與圖17相同步驟中的在非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖19是在圖17和圖18的步驟后面的半導(dǎo)體器件的制造步驟期間，在主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖20是在與圖19相同步驟中的在非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖21是在圖19和圖20的步驟后面的半導(dǎo)體器件的制造步驟期間，在主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖22是在與圖21相同步驟中的在非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖23是在圖21和圖22的步驟后面的半導(dǎo)體器件的制造步驟期間，在主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖24是在與圖23相同步驟中的在非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖25是在圖23和圖24的步驟后面的半導(dǎo)體器件的制造步驟期間，在主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖26是在與圖25相同步驟中的在非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖27是在圖25和圖26的步驟后面的半導(dǎo)體器件的制造步驟期間，在主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖28是在與圖27相同步驟中的在非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的局部橫截面圖；圖29是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖30是在圖29的半導(dǎo)體器件中的非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖31是說明圖29和圖30的半導(dǎo)體器件的數(shù)據(jù)編程和擦除特性的示意圖；圖32是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖33是圖32的半導(dǎo)體器件的非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖34是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖35是圖34的半導(dǎo)體器件的非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖36是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖37是圖36的半導(dǎo)體器件的非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖38是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的主電路形成區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖39是圖38的半導(dǎo)體器件的非易失存儲(chǔ)區(qū)域內(nèi)的半導(dǎo)體襯底的橫截面圖；圖40是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的非易失存儲(chǔ)區(qū)域的平面圖；圖41是說明根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件中的閃速存儲(chǔ)器的存儲(chǔ)單元的一例的平面圖；圖42是沿圖41的線Y3-Y3所取的橫截面圖；圖43是說明根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件中的閃速存儲(chǔ)器的存儲(chǔ)單元的一例的平面圖；圖44是沿圖43的線Y4-Y4所取的橫截面圖；圖45是說明根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元的電荷注入/發(fā)射部分中的半導(dǎo)體襯底的橫截面圖；圖46是說明根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元的電荷注入/發(fā)射部分中的半導(dǎo)體襯底的橫截面圖；圖47是說明根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的存儲(chǔ)單元的電容器部分中的半導(dǎo)體襯底的橫截面圖；圖48是說明根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件中的存儲(chǔ)單元的電容器部分中的半導(dǎo)體襯底的橫截面圖；圖49是表示根據(jù)本發(fā)明的實(shí)施例和本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的數(shù)據(jù)編程/擦除特性的比較的曲線圖；圖50是表示根據(jù)本發(fā)明的實(shí)施例和本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的數(shù)據(jù)編程特性的比較的曲線圖；圖51是表示根據(jù)本發(fā)明的實(shí)施例和本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的數(shù)據(jù)擦除特性的比較的曲線圖；圖52是在根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的制造步驟期間，在半導(dǎo)體襯底的主表面上方的存儲(chǔ)單元形成區(qū)域的平面圖；圖53是在半導(dǎo)體器件的制造步驟期間，在半導(dǎo)體襯底的主表面上的存儲(chǔ)單元形成區(qū)域的平面圖；圖54是在根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的制造步驟期間，在半導(dǎo)體襯底的主表面上的存儲(chǔ)單元形成區(qū)域的平面圖；圖55是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的閃速存儲(chǔ)器的存儲(chǔ)單元的平面圖，其中說明一個(gè)用于形成存儲(chǔ)單元中的n型半導(dǎo)體區(qū)域和p型半導(dǎo)體區(qū)域所使用的掩膜；圖56是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的閃速存儲(chǔ)器中，存儲(chǔ)單元的電荷注入/發(fā)射部分沿襯底的第二方向X的局部橫截面圖；圖57是根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的閃速存儲(chǔ)器中，存儲(chǔ)單元的電容器部分沿襯底的第二方向X的局部橫截面圖；圖58是在根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的閃速存儲(chǔ)器中的存儲(chǔ)單元的數(shù)據(jù)編程操作的時(shí)候，電容器部分沿半導(dǎo)體襯底的第二方向X的局部橫截面圖；和圖59是在根據(jù)本發(fā)明的又一個(gè)實(shí)施例的半導(dǎo)體器件的閃速存儲(chǔ)器中的存儲(chǔ)單元的數(shù)據(jù)擦除操作的時(shí)候，電容器部分沿半導(dǎo)體襯底的第二方向X的局部橫截面圖。
具體實(shí)施例方式
在下述實(shí)施例中，為了方便起見，如果必要，則將在分成多個(gè)部分或多個(gè)實(shí)施例之后進(jìn)行描述。這些多個(gè)部分或?qū)嵤├皇窍嗷オ?dú)立的，而是相互有關(guān)的，其中一個(gè)是另一個(gè)的部分或全部的變更例子、詳細(xì)或補(bǔ)充描述，除非另外特別地指出。在下述實(shí)施例中，當(dāng)提及元件的數(shù)目時(shí)(包括數(shù)目、數(shù)值、數(shù)量和范圍)，元件的數(shù)目不限于一個(gè)特定數(shù)目，而可以大于或小于該特定數(shù)目，除非另外特別地指出或原理上明顯地該數(shù)目限于特定數(shù)目的情況。而且，在下述實(shí)施例中，不用說，構(gòu)成元件(包括要素步驟)不總是必要的，除非另外特別地指出或原理上明顯地它們是必要的情況。類似地，在下述實(shí)施例中，當(dāng)提及構(gòu)成元件的形狀或位置關(guān)系時(shí)，也包含那些與其基本相似或類似的形狀或位置關(guān)系，除非另外特別地指出或原理上完全不同的情況。這也適用于上述數(shù)值和范圍。在用于描述下述實(shí)施例的全部圖中，具有相同功能的元件將用相同參考標(biāo)號(hào)來標(biāo)識(shí)，并且將盡可能省略重復(fù)描述。其次將基于附圖詳細(xì)描述本發(fā)明的實(shí)施例。
(實(shí)施例1)首先，將描述由本發(fā)明人研究的閃速存儲(chǔ)器的構(gòu)造和在數(shù)據(jù)編程時(shí)的閃速存儲(chǔ)器的問題。圖1是由本發(fā)明人研究的閃速存儲(chǔ)器的存儲(chǔ)單元MC的平面圖；圖2和圖3是沿圖1的線Y1-Y1所取的橫截面圖，并且說明當(dāng)使用整個(gè)溝道表面的FN隧道電流執(zhí)行數(shù)據(jù)編程時(shí)相互不同的例子。在這些圖中，符號(hào)Y指示第一方向，即本地?cái)?shù)據(jù)線的延伸方向，而符號(hào)X指示與第一方向垂直的第二方向，即字線的延伸方向。
構(gòu)成半導(dǎo)體芯片的半導(dǎo)體襯底(在下文將它簡(jiǎn)單稱為“襯底”)1S例如由p型(第二導(dǎo)電類型)硅(Si)單晶制成。這個(gè)襯底1S在其主表面中具有隔離部分TI。這個(gè)隔離部分TI限定有源區(qū)域L(L1，L2，L3，L4和L5)。在本實(shí)施例中，隔離部分TI是一個(gè)通過在襯底1S的主表面中制成的淺溝中，填充例如由氧化硅制成的絕緣膜而形成的所謂SGI(淺槽隔離)或STI(淺溝隔離)的溝形的隔離部分。
襯底1S其中在離其主表面的期望深度上具有一個(gè)埋置n阱DNW(具有第一導(dǎo)電類型)。在這個(gè)埋置n阱DNW中，形成p阱HPWa和HPWb及n阱HNW。p阱HPWa和HPWb由埋置n阱DNW包圍，同時(shí)通過n阱HNW而相互電隔離。
這些p阱HPWa和HPWb含有p型雜質(zhì)，例如硼。p阱HPWa在其上層的部分上方具有p+型半導(dǎo)體區(qū)域4a。這個(gè)p+型半導(dǎo)體區(qū)域4a含有與p阱HPWa含有的雜質(zhì)類似的雜質(zhì)，但是p+型半導(dǎo)體區(qū)域4a中的雜質(zhì)濃度調(diào)整為高于p阱HPWa中的雜質(zhì)濃度。這個(gè)p+型半導(dǎo)體區(qū)域4a在其表面層的部分上方具有硅化物層5a，例如硅化鈷(CoSix)。p+型半導(dǎo)體區(qū)域4a經(jīng)由硅化物層5a與襯底1S的主表面上方的絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7a電連接。絕緣層6具有一個(gè)絕緣層6a和一個(gè)在其上方淀積的絕緣層6b。作為下層的絕緣層6a例如由氮化硅(Si3N4)制成，而作為上層的絕緣層6b例如由氧化硅(SiO2)制成。
n阱HNW含有n型雜質(zhì)，例如磷(P)或砷(As)，并且n阱的雜質(zhì)濃度調(diào)整為高于埋置n阱DNW的雜質(zhì)濃度。n阱HNW在其上層的部分上方具有n+型半導(dǎo)體區(qū)域8a。這個(gè)n+型半導(dǎo)體區(qū)域8a含有與n阱HNW含有的雜質(zhì)類似的雜質(zhì)，但是n+型半導(dǎo)體區(qū)域8a中的雜質(zhì)濃度調(diào)整為高于n阱HNW中的雜質(zhì)濃度。這個(gè)n+型半導(dǎo)體區(qū)域8a經(jīng)由硅化物層5a與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7b電連接。
閃速存儲(chǔ)器的存儲(chǔ)單元MC備有浮動(dòng)?xùn)烹姌OFG、用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)QW、用于讀數(shù)據(jù)的MISFET QR和電容器部分C。
浮動(dòng)?xùn)烹姌OFG是有助于數(shù)據(jù)存儲(chǔ)的電荷積累部分。這個(gè)浮動(dòng)?xùn)烹姌OFG例如由一個(gè)諸如低電阻多晶硅之類的導(dǎo)體膜制成，并且處于電浮動(dòng)狀態(tài)(與其他導(dǎo)體絕緣)。如圖1說明，這個(gè)浮動(dòng)?xùn)烹姌OFG沿第一方向Y延伸，使得它與相互鄰近的p阱HPWa和HPWb兩者兩維重疊。
在浮動(dòng)?xùn)烹姌OFG與p阱HPWa的有源區(qū)域L1兩維重疊的位置處，布置用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW。用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW備有柵電極FGW、柵絕緣膜10a和一對(duì)用于源極的n型半導(dǎo)體區(qū)域11SW和用于漏極的n型半導(dǎo)體區(qū)域11DW。在柵電極FGW和有源區(qū)域L1相互兩維重疊的p阱HPWa的上層上，形成用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW的溝道。
柵電極FGW作為浮動(dòng)?xùn)烹姌OFG的部分而制成。柵絕緣膜10a例如由氧化硅制成，并且在柵電極FGW與襯底1S(p阱HPWa)之間形成。柵絕緣膜10a例如具有約13.5nm的厚度。用于源極的半導(dǎo)體區(qū)域11SW和用于漏極的半導(dǎo)體區(qū)域11DW在p阱HPWa中將柵電極FGW夾在它們之間的位置處與柵電極FGW自對(duì)準(zhǔn)地形成。這些半導(dǎo)體區(qū)域11SW和11DW各備有在溝道側(cè)的n-型半導(dǎo)體區(qū)域和與其連接的n+型半導(dǎo)體區(qū)域。n-型半導(dǎo)體區(qū)域和n+型半導(dǎo)體區(qū)域內(nèi)含有的雜質(zhì)具有相同導(dǎo)電類型，例如磷或砷(As)，但是將n+型半導(dǎo)體區(qū)域內(nèi)的雜質(zhì)濃度調(diào)整為高于n-型半導(dǎo)體區(qū)域的雜質(zhì)濃度。這樣的半導(dǎo)體區(qū)域11SW和11DW經(jīng)由在其表面層的部分中形成的硅化物層5a，與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7c電連接。
在浮動(dòng)?xùn)烹姌OFG與p阱HPWa的有源區(qū)域L2兩維重疊的位置處，布置用于讀數(shù)據(jù)的MISFET QR。用于讀數(shù)據(jù)的MISFET QR備有柵電極FGR、柵絕緣膜10b和一對(duì)n型半導(dǎo)體區(qū)域12R和12R。在柵電極FGR和有源區(qū)域L2相互兩維重疊的p阱HPWa的上層上方，形成用于讀數(shù)據(jù)的MISFET QR的溝道。
柵電極FGR作為浮動(dòng)?xùn)烹姌OFG的部分而制成。柵絕緣膜10b例如由氧化硅制成，并且在柵電極FGR與襯底1S(p阱HPW)之間形成。柵絕緣膜10b例如具有約13.5nm的厚度。半導(dǎo)體區(qū)域?qū)?2R和12R在p阱HPWa中將柵電極FGR夾在它們之間的位置處與柵電極FGR自對(duì)準(zhǔn)地形成。n型半導(dǎo)體區(qū)域?qū)?2R和12R各備有在溝道側(cè)的n-型半導(dǎo)體區(qū)域和與其連接的n+型半導(dǎo)體區(qū)域。n-型半導(dǎo)體區(qū)域和n+型半導(dǎo)體區(qū)域內(nèi)含有的雜質(zhì)具有相同導(dǎo)電類型，例如磷(P)或砷(As)，但是將n+型半導(dǎo)體區(qū)域內(nèi)的雜質(zhì)濃度調(diào)整為高于n-型半導(dǎo)體區(qū)域的雜質(zhì)濃度。這樣的半導(dǎo)體區(qū)域12R和12R經(jīng)由在其表面層的部分上方形成的硅化物層5a，與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7d電連接。
在浮動(dòng)?xùn)烹姌OFG與p阱HPWb兩維重疊的位置處，布置電容器部分C。電容器部分C備有控制柵電極CGW、電容器電極FGC、電容器絕緣膜10C和p+型半導(dǎo)體區(qū)域13a。
控制柵電極CGW作為與浮動(dòng)?xùn)烹姌OFG相對(duì)的p阱HPWb的部分而制成。另一方面，電容器電極FGC作為與控制柵電極CGW相對(duì)的浮動(dòng)?xùn)烹姌OFG的部分而制成。對(duì)于存儲(chǔ)單元MC的柵構(gòu)造使用單層構(gòu)造，使得在閃速存儲(chǔ)器的制造時(shí)主電路的元件和存儲(chǔ)單元MC的對(duì)準(zhǔn)容易，帶來制造半導(dǎo)體器件所需要的時(shí)間縮短和成本降低。
電容器電極FGC沿第二方向X的長(zhǎng)度調(diào)整為長(zhǎng)于用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW或用于讀數(shù)據(jù)的MISFET QR的柵電極FGW或FGR的長(zhǎng)度，這樣使得可以保持電容器電極FGC的較大平面面積，使得能夠提高耦合比，并且能夠改善從控制柵線CGW的電壓供給效率。
電容器絕緣膜10c例如由氧化硅制成，并且在控制柵電極CGW與電容器電極FGC之間形成。電容器絕緣膜10c通過熱氧化步驟與柵絕緣膜10a和10b同時(shí)形成。它的厚度例如約為13.5nm。通過在主電路中形成具有相對(duì)厚柵絕緣膜的高擊穿電壓MISFET的絕緣膜和具有相對(duì)薄柵絕緣膜的低擊穿電壓MISFET的絕緣膜中的形成高擊穿電壓MISFET的柵絕緣膜的步驟，形成柵絕緣膜10a和10b及電容器絕緣膜10c。這使得可以改善閃速存儲(chǔ)器的可靠性。
在p阱HPWb中將電容器電極FGC夾在其之間的位置處，與電容器電極FGC自對(duì)準(zhǔn)地形成p+型半導(dǎo)體區(qū)域13a。這些半導(dǎo)體區(qū)域13a含有與p阱HPWb的導(dǎo)電類型相同的雜質(zhì)，例如硼(B)，但是p+型半導(dǎo)體區(qū)域13a的雜質(zhì)濃度調(diào)整為高于p阱HPWb的雜質(zhì)濃度。這些半導(dǎo)體區(qū)域13a經(jīng)由在半導(dǎo)體區(qū)域的表面層的部分中形成的硅化物層5c，與在絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7e電連接。
在具有這樣構(gòu)造的閃速存儲(chǔ)器的編程/擦除MISFET QW中，如圖2和圖3說明，當(dāng)借助于整個(gè)溝道表面的FN隧道電流對(duì)數(shù)據(jù)編程時(shí)，將用于編程/擦除MISFET QW的源極和漏極的n型半導(dǎo)體區(qū)域11SW和11DW設(shè)定為例如OPEN(開路)或9V。然而已經(jīng)發(fā)現(xiàn)在OPEN的情況下(圖2)，必須在用于源極和漏極的n型半導(dǎo)體區(qū)域11SW和11DW的兩側(cè)上布置用于斷開的晶體管，但是這樣妨礙了半導(dǎo)體器件的尺寸減小。另一方面，當(dāng)對(duì)n型半導(dǎo)體區(qū)域11SW和11DW施加9V時(shí)(圖3)，用于源極和漏極的n型半導(dǎo)體區(qū)域11SW和11DW的小于9V的結(jié)擊穿電壓不能承受并且引起擊穿，結(jié)果導(dǎo)致編程/擦除MISFET QW的劣化。除這樣問題外還發(fā)現(xiàn)，因?yàn)樵谕悔逯行纬蓴?shù)據(jù)重寫區(qū)域和數(shù)據(jù)讀出區(qū)域，所以因?yàn)椴环€(wěn)定的數(shù)據(jù)編程而不能良好地寫數(shù)據(jù)。
因此，在具有上述構(gòu)造的閃速存儲(chǔ)器中，為了防止對(duì)用于源極和漏極的n型半導(dǎo)體區(qū)域11SW和11DW施加超過擊穿電壓的電壓，必須進(jìn)行定時(shí)設(shè)計(jì)。圖4至圖6各是說明在閃速存儲(chǔ)器的數(shù)據(jù)擦除操作期間，電壓施加的時(shí)間的示意圖。如圖4說明，在對(duì)p阱HPWa施加9V的電壓之前，對(duì)用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW的漏極施加9V的電壓。在用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW的漏電壓返回0V之前，使p阱HPWa的電壓返回0V。于是，它們之間的電位差V1不可避免地超過結(jié)擊穿電壓，帶來結(jié)擊穿。因此在數(shù)據(jù)擦除操作中，利用如圖5和圖6所示的定時(shí)，對(duì)用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的MISFET QW的p阱HPWa和漏極(n型半導(dǎo)體區(qū)域11DW)施加電壓，以便將它們之間的電位差V1控制為不大于約7V。
例如，如圖5說明，在升高p阱HPWa的電壓之前，升高M(jìn)ISFETQW的漏極的電壓。它們的電壓不是突然地升高而是緩慢地升高，并且被控制為使得它們之間的電位差V1不超過結(jié)擊穿電壓。另一方面，在MISFET QW的漏電壓返回0V之前，使p阱HPWa的電壓返回0V，并且電壓不是突然地改變，由此使它們之間的電位差V1調(diào)整為不超過結(jié)擊穿電壓。
如圖6說明，還可以在升高p阱HPWa的電壓之前，升高M(jìn)ISFETQW的漏極的電壓，并且在達(dá)到9V之前使其升高到4V或5V，在此期間升高p阱HPWa的電壓。此時(shí)，除定時(shí)改變之外，p阱HPWa的電壓按與MISFET QW的漏極的電壓類似的方式改變，這樣使得可以防止它們之間的電位差V1超過結(jié)擊穿電壓。當(dāng)MISFET QW的漏電壓和p阱HPWa的電壓返回0V時(shí)，推薦在減小MISFET QW的漏電壓之前，減小p阱HPWa的電壓，并且控制這個(gè)操作期間的電壓改變，以相反地遵循電壓升高的過程。
當(dāng)在具有上述構(gòu)造的閃速存儲(chǔ)器的編程/擦除MISFET QW中，對(duì)用于源極和漏極的n型半導(dǎo)體區(qū)域11SW和11DW施加9V，以便借助于整個(gè)溝道表面的FN隧道電流來重寫數(shù)據(jù)時(shí)，如上所述的定時(shí)設(shè)計(jì)變得必要。然而已經(jīng)發(fā)現(xiàn)如上所述的定時(shí)設(shè)計(jì)的實(shí)現(xiàn)會(huì)妨礙半導(dǎo)體器件的尺寸減小，因?yàn)樵谕灰r底1S上方形成的外圍電路的規(guī)模過度地變大。
在下文將描述根據(jù)實(shí)施例1的半導(dǎo)體器件。
根據(jù)實(shí)施例1的半導(dǎo)體器件在一個(gè)半導(dǎo)體芯片上方具有主電路，和用于存儲(chǔ)與主電路有關(guān)的相對(duì)少量的期望數(shù)據(jù)的閃速存儲(chǔ)器(非易失存儲(chǔ)器)。主電路例如是諸如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)或SRAM(靜態(tài)RAM)之類的存儲(chǔ)電路、諸如CPU(中央處理單元)或MPU(微處理單元)之類的邏輯電路、存儲(chǔ)電路和邏輯電路的混合電路、LCD(液晶器件)驅(qū)動(dòng)器電路等。期望數(shù)據(jù)例如是要用于半導(dǎo)體芯片中的微調(diào)的有效(可用)器件的位置地址信息、要用于存儲(chǔ)器或LCD的援救的有效存儲(chǔ)單元(無缺陷存儲(chǔ)單元)或有效LCD器件的位置地址信息、要用于LCD圖像的調(diào)整的控制電壓的微調(diào)抽頭信息、半導(dǎo)體器件的產(chǎn)品號(hào)等。這個(gè)半導(dǎo)體器件(半導(dǎo)體芯片，半導(dǎo)體襯底)使用一個(gè)作為外部電源的單電源。單電源的供給電壓例如約為3.3V。
圖7是根據(jù)實(shí)施例1的半導(dǎo)體器件中的閃速存儲(chǔ)器的局部電路圖。這個(gè)閃速存儲(chǔ)器具有存儲(chǔ)單元陣列MR和外圍電路區(qū)域PR。在存儲(chǔ)單元陣列MR中，沿第二方向X布置均沿第一方向Y延伸的多條用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的位線WBL(WBL0，WBL1...)和多條用于讀數(shù)據(jù)的位線RBL(RBL0，RBL1...)。而且，在存儲(chǔ)單元陣列MR中，沿第一方向Y布置均沿垂直于位線WBL和RBL的第二方向X延伸的多條控制柵線(字線)CG(CG0，CG1...)、多條源線SL和多條選擇線GS。
用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的位線WBL各與布置在外圍電路區(qū)域PR內(nèi)的用于輸入數(shù)據(jù)(0/1)的反向器電路INV電連接。用于讀數(shù)據(jù)的位線RBL各與布置在外圍電路區(qū)域PR內(nèi)的讀出放大器電路SA電連接。讀出放大器電路SA例如是一個(gè)電流鏡型電路。在由位線WBL和RBL及控制柵線CG、源線SL和選擇線GS形成的矩陣上的交叉附近，連接與一位等效的存儲(chǔ)單元。在本圖中，由兩個(gè)存儲(chǔ)單元MC形成一位。
存儲(chǔ)單元MC各具有用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的電容器部分(電荷注入/發(fā)射部分)CWE、用于讀數(shù)據(jù)的MISFET QR、電容器部分C和選擇MISFET QS。構(gòu)成一位的兩個(gè)存儲(chǔ)單元MC各自的數(shù)據(jù)編程/擦除電容器部分CWE和CWE電連接，使得它們相互并聯(lián)。數(shù)據(jù)編程/擦除電容器部分CWE各自的電極中的一個(gè)與數(shù)據(jù)編程/擦除位線WBL電連接，而數(shù)據(jù)編程/擦除電容器部分CWE的另一電極(浮動(dòng)?xùn)烹姌OFG)分別與讀數(shù)據(jù)MISFET QR和QR的柵電極(浮動(dòng)?xùn)烹姌OFG)電連接，并且同時(shí)，與電容器部分C和C的相應(yīng)電極(浮動(dòng)?xùn)烹姌OFG)電連接。電容器部分C和C的另一電極(浮動(dòng)?xùn)烹姌OCGW)與控制柵線CG電連接。構(gòu)成一位的兩個(gè)存儲(chǔ)單元MC的讀數(shù)據(jù)MISFET QR和QR相互串聯(lián)電連接。它們的漏極經(jīng)由選擇MISFET QS與讀數(shù)據(jù)位線RBL電連接，并且源極與源線SL電連接。選擇MISFET QS的柵電極與選擇線GS電連接。
其次將基于圖8至圖11描述在這樣的閃速存儲(chǔ)器中數(shù)據(jù)編程操作的一例。圖8表示在圖7說明的閃速存儲(chǔ)器的數(shù)據(jù)編程操作的時(shí)候，施加于各部分的電壓。虛線S1指示一個(gè)其中對(duì)數(shù)據(jù)編程的存儲(chǔ)單元(在下文將它稱為“選擇存儲(chǔ)單元MC”)。這里，將電子注入到浮動(dòng)?xùn)烹姌O中定義為“對(duì)數(shù)據(jù)編程”。相反，還可以將電子從浮動(dòng)?xùn)烹姌O中射出定義為“對(duì)數(shù)據(jù)編程”。
在數(shù)據(jù)編程的時(shí)候，例如將約9V的正控制電壓施加于選擇存儲(chǔ)單元MC的電容器部分C的另一電極所連接到的控制柵線CG0(CG)。將約0V的電壓施加于另一控制柵線CG1(CG)。另外，例如將約-9V的負(fù)電壓施加于選擇存儲(chǔ)單元MC的數(shù)據(jù)編程/擦除電容器部分CWE的電極之一所連接到的用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的位線WBL0(WBL)。例如，將約0V的電壓施加于用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的另一位線WBL1(WBL)。例如，將0V施加于用于對(duì)數(shù)據(jù)編程的位線RBL、源線SL和選擇線GS。通過這些操作，借助于整個(gè)溝道表面的FN隧道電流，將電子注入選擇存儲(chǔ)單元MC的數(shù)據(jù)編程/擦除電容器部分CWE和CWE的浮動(dòng)?xùn)烹姌O，由此執(zhí)行數(shù)據(jù)編程。
圖9表示圖7說明的閃速存儲(chǔ)器的數(shù)據(jù)成批擦除操作的時(shí)候，施加于各部分的電壓。虛線S2指示經(jīng)受數(shù)據(jù)成批擦除的多個(gè)存儲(chǔ)單元(MC)(在下文將它稱為“選擇存儲(chǔ)單元MCse1”)。這里，將電子從浮動(dòng)?xùn)烹姌O射出定義為“數(shù)據(jù)擦除”。相反，也可以將電子注入到浮動(dòng)?xùn)烹姌O中定義為“數(shù)據(jù)擦除”。
當(dāng)執(zhí)行數(shù)據(jù)的成批擦除時(shí)，例如，將-9V的負(fù)控制電壓施加于多個(gè)選擇存儲(chǔ)單元MCse1的電容器部分C的另一電極所連接到的控制柵線CG0和CG1(CG)。例如，將約-9V的負(fù)電壓施加于用于對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE的電極之一所連接到的用于對(duì)數(shù)據(jù)編程/擦除的位線WBL0和WBL1(WBL)。例如，將0V施加于用于對(duì)數(shù)據(jù)編程的位線RBL、源線SL和選擇線GS。通過這些操作，借助于整個(gè)溝道表面的FN隧道電流，發(fā)射在經(jīng)受數(shù)據(jù)成批擦除的多個(gè)選擇存儲(chǔ)單元MCse1的數(shù)據(jù)編程/擦除電容器部分CWE和CWE的浮動(dòng)?xùn)烹姌O中積累的電子，由此完成從多個(gè)選擇存儲(chǔ)單元MCse1的數(shù)據(jù)成批擦除。
圖10表示圖7說明的閃速存儲(chǔ)器的數(shù)據(jù)按位擦除操作的時(shí)候，施加于各部分的電壓。虛線S3指示從中逐位地擦除數(shù)據(jù)的存儲(chǔ)單元MC(在下文將它稱為“存儲(chǔ)單元MCse2”)。
在對(duì)數(shù)據(jù)按位擦除的時(shí)候，例如，將約-9V的負(fù)電壓施加于選擇存儲(chǔ)單元MCse2的電容器部分C的另一電極所連接到的控制柵線CG0(CG)。例如，將0V的電壓施加于另一控制柵線CG1(CG)。例如，將約9V的正電壓施加于選擇存儲(chǔ)單元MCse2的數(shù)據(jù)編程/擦除電容器部分CWE的一個(gè)電極所連接到的用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的位線WBL0(WBL)。例如，將0V的電壓施加于用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的另一位線WBL1(WBL)。例如，將0V施加于用于對(duì)數(shù)據(jù)編程的位線RBL、源線SL和選擇線GS。通過這些操作，借助于整個(gè)溝道表面的FN隧道電流，發(fā)射在經(jīng)受數(shù)據(jù)擦除的選擇存儲(chǔ)單元MCse2的數(shù)據(jù)編程/擦除電容器部分CWE和CWE的浮動(dòng)?xùn)烹姌O中積累的電子，由此使經(jīng)受數(shù)據(jù)擦除的選擇存儲(chǔ)單元MCse2的數(shù)據(jù)被擦除。
圖11是在圖7說明的閃速存儲(chǔ)器的數(shù)據(jù)讀操作的時(shí)候，施加于各部分的電壓。虛線S4指示經(jīng)受數(shù)據(jù)讀取的存儲(chǔ)單元MC(在下文將它稱為“選擇存儲(chǔ)單元MCr”)。
在數(shù)據(jù)讀取的時(shí)候，例如，將約3V的控制電壓施加于選擇存儲(chǔ)單元MCr的電容器部分C的另一電極所連接到的控制柵線CG0(CG)。例如，將0V的電壓施加于另一控制柵線CG1(CG)。例如，將約0V的電壓施加于選擇存儲(chǔ)單元MCr的數(shù)據(jù)編程/擦除電容器部分CWE的一個(gè)電極所連接到的用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的位線WBL0和WBL0(WBL)。例如，將約3V的電壓施加于選擇存儲(chǔ)單元MCr的選擇MISFET QS的柵電極所連接到的選擇線GS。例如，將約1V的電壓施加于用于對(duì)數(shù)據(jù)編程的位線RBL。例如，將約0V施加于源線SL。通過這些操作，在經(jīng)受數(shù)據(jù)讀取的選擇存儲(chǔ)單元MCr的數(shù)據(jù)讀取MISFET QR導(dǎo)通的條件下，基于漏電流是否流入數(shù)據(jù)讀取MISFET QR的溝道，讀取選擇存儲(chǔ)單元MCr中存儲(chǔ)的數(shù)據(jù)是0還是1。
圖12是在根據(jù)實(shí)施例1的半導(dǎo)體器件中與一位相對(duì)應(yīng)的閃速存儲(chǔ)器的存儲(chǔ)單元MC的平面圖；以及圖13是沿圖12的線Y2-Y2所取的橫截面圖。圖12的部分加上了陰影線，以使它容易被理解。
p型襯底1S在其主表面上具有上述溝形的隔離部分TI，用于限定有源區(qū)域L(L1，L2，L3，L4和L5)。在這個(gè)襯底1S上形成的埋置n阱(第一阱)DNW(具有第一導(dǎo)電類型)中，形成p阱(第二導(dǎo)電類型阱)HPW1、HPW2和HPW3及n阱HNW。p阱HPW1、HPW2和HPW3被包圍在埋置阱DNW中，同時(shí)通過埋置阱DNW和n阱HNW而相互電隔離。
這些p阱HPW1至HPW3含有p型雜質(zhì)，例如硼(B)。p阱HPW3在其上層的部分上具有p+型半導(dǎo)體區(qū)域4a。p+型半導(dǎo)體區(qū)域4a含有與p阱HPW3含有的雜質(zhì)類似的雜質(zhì)，但是p+型半導(dǎo)體區(qū)域4a中的雜質(zhì)濃度調(diào)整為高于p阱HPW3的雜質(zhì)濃度。這個(gè)p+型半導(dǎo)體區(qū)域4a與襯底1S的主表面上方的絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7a電連接。在這個(gè)導(dǎo)體部分7a與其相鄰的p+型半導(dǎo)體區(qū)域4a的表面層的部分上方，可以形成硅化物層5a。
n阱HNW含有n型雜質(zhì)，例如磷(P)或砷(As)。這個(gè)n阱HNW在其上層的部分上方具有n+型半導(dǎo)體區(qū)域8a。n+型半導(dǎo)體區(qū)域8a含有與n阱HNW含有的雜質(zhì)類似的雜質(zhì)，但是n+型半導(dǎo)體區(qū)域8a中的雜質(zhì)濃度調(diào)整為高于n阱HNW的雜質(zhì)濃度。這個(gè)n+型半導(dǎo)體區(qū)域8a與p阱HPW1至HPW3分開，使得它不成為與p阱HPW1至HPW3接觸。換句話說，埋置n阱DNW的部分存在于n+型半導(dǎo)體區(qū)域8a與p阱HPW1至HPW3之間。這樣的n+型半導(dǎo)體區(qū)域8a與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7b電連接。在這個(gè)導(dǎo)體部分7b與其相鄰的n+型半導(dǎo)體區(qū)域8a的表面層的部分上方，可以形成硅化物層5a。
根據(jù)實(shí)施例1的閃速存儲(chǔ)器的存儲(chǔ)單元MC備有浮動(dòng)?xùn)烹姌OFG、用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的電容器部分CWE、用于讀數(shù)據(jù)的MISFET QR和電容器部分C。
浮動(dòng)?xùn)烹姌OFG是用于存儲(chǔ)有助于數(shù)據(jù)存儲(chǔ)的電荷的部分。這個(gè)浮動(dòng)?xùn)烹姌OFG由諸如低電阻多晶硅之類的導(dǎo)體膜制成，并且處于電浮動(dòng)狀態(tài)(與其他導(dǎo)體絕緣)。如圖12說明，這個(gè)浮動(dòng)?xùn)烹姌OFG沿第一方向Y延伸，使得與相互鄰近的p阱HPW1、HPW2和HPW3兩維重疊。
在這個(gè)浮動(dòng)?xùn)烹姌OFG與p阱(第二阱)HPW2的有源區(qū)域L2兩維重疊的第一位置處，布置用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的電容器部分CWE。用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的電容器部分CWE具有電容器電極(第一電極)FGC1、電容器絕緣膜(第一絕緣膜)10d、p型半導(dǎo)體區(qū)域15和15以及p阱HPW2。
電容器電極FGC1作為浮動(dòng)?xùn)烹姌OFG的部分而形成，并且是一個(gè)用于形成電容器部分CWE的另一電極的部分。電容器絕緣膜10d例如由氧化硅制成，并且在電容器電極FGC1與襯底1S(p阱HPW2)之間形成。電容器絕緣膜10具有例如調(diào)整為10nm或更大但不大于20nm的厚度。在根據(jù)實(shí)施例1的電容器部分CWE中，在數(shù)據(jù)編程期間，經(jīng)由電容器絕緣膜10d從p阱HPW2向電容器電極FGC1注入電子，或經(jīng)由電容器絕緣膜10d從電容器電極FGC1向p阱HPW2發(fā)射電子，從而將電容器絕緣膜10d的厚度調(diào)整為較小，更具體地，約13.5nm。將電容器絕緣膜10d的厚度調(diào)整為10nm或更大，因?yàn)楫?dāng)它較薄時(shí)，不能保證電容器絕緣膜10d的可靠性。將電容器絕緣膜10d的厚度調(diào)整為20nm或更小，因?yàn)槌^這個(gè)厚度的膜不能使電子容易地從其通過，并且防礙平滑數(shù)據(jù)編程。
電容器部分CWE的p型半導(dǎo)體區(qū)域15在p阱HPW2中使半導(dǎo)體區(qū)域?qū)㈦娙萜麟姌OFGC1夾在其之間的位置處，與電容器電極FGC1自對(duì)準(zhǔn)地形成。這些半導(dǎo)體區(qū)域15各具有一個(gè)在溝道側(cè)的p-型半導(dǎo)體區(qū)域15a和一個(gè)與區(qū)域15a連接的p+型半導(dǎo)體區(qū)域15b。p-型半導(dǎo)體區(qū)域15a和p+型半導(dǎo)體區(qū)域15b含有相同導(dǎo)電類型的雜質(zhì)，例如硼(B)，但是p+型半導(dǎo)體區(qū)域15b的雜質(zhì)濃度調(diào)整為高于p-型半導(dǎo)體區(qū)域15a的雜質(zhì)濃度。這些p型半導(dǎo)體區(qū)域15與p阱HPW2電連接。p型半導(dǎo)體區(qū)域15和p阱HPW2構(gòu)成電容器部分CWE的一個(gè)電極。p型半導(dǎo)體區(qū)域15與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7c電連接。這個(gè)導(dǎo)體部分7c與用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的位線WBL電連接。在導(dǎo)體部分7c與其相鄰的p+型半導(dǎo)體區(qū)域15b的表面層的部分上方，可以形成硅化物層5a。
在浮動(dòng)?xùn)烹姌OFG與p阱(第三阱)HPW3的有源區(qū)域L1兩維重疊的第二位置處，布置用于讀數(shù)據(jù)的MISFET QR。用于讀數(shù)據(jù)的MISFET QR具有與參考圖1至圖3所述的構(gòu)造類似的構(gòu)造。具體地說，用于讀數(shù)據(jù)的MISFET QR備有柵電極(第二電極)FGR、柵絕緣膜(第二絕緣膜)10b和一對(duì)n型半導(dǎo)體區(qū)域12和12。在柵電極FGR和有源區(qū)域L1相互兩維重疊的p阱HPW3上方，形成用于讀數(shù)據(jù)的MISFET QR的溝道。
柵電極FGR作為浮動(dòng)?xùn)烹姌OFG的部分而形成。柵絕緣膜10b例如由氧化硅制成，并且在柵電極FGR與襯底1S(p阱HPW3)之間形成。柵絕緣膜10b例如具有約13.5nm的厚度。用于讀數(shù)據(jù)的MISFET QR的一對(duì)n型半導(dǎo)體區(qū)域12和12在p阱HPW3中使半導(dǎo)體區(qū)域?qū)烹姌OFGR夾在其之間的位置處，與柵電極FGR自對(duì)準(zhǔn)地形成。用于讀數(shù)據(jù)的MISFET QR的該對(duì)n型半導(dǎo)體區(qū)域12和12各具有一個(gè)在溝道側(cè)的n-型半導(dǎo)體區(qū)域12a和一個(gè)與其連接的n+型半導(dǎo)體區(qū)域12b。n-型半導(dǎo)體區(qū)域12a和n+型半導(dǎo)體區(qū)域12b含有相同導(dǎo)電類型的雜質(zhì)，例如磷(P)或砷(As)。n+型半導(dǎo)體區(qū)域12b的雜質(zhì)濃度調(diào)整為高于n-型半導(dǎo)體區(qū)域12a的雜質(zhì)濃度。用于讀數(shù)據(jù)的MISFET QR的半導(dǎo)體區(qū)域12和12中的一個(gè)與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7d電連接。導(dǎo)體部分7d與源線SL電連接。在這個(gè)導(dǎo)體部分7d與其相鄰的n+型半導(dǎo)體區(qū)域12b的表面層的部分上方，可以形成硅化物層5a。用于讀數(shù)據(jù)的MISFET QR的半導(dǎo)體區(qū)域12和12中的另一個(gè)由用于選擇MISFET QS的源極和漏極的n型半導(dǎo)體區(qū)域12中的一個(gè)共享。
選擇MISFET QS備有柵電極FGS、柵絕緣膜10e和一對(duì)用于源極和漏極的n型半導(dǎo)體區(qū)域12和12。在柵電極FGS和有源區(qū)域L1相互兩維重疊的p阱HPW3的上層上方，形成選擇MISFET QS的溝道。
柵電極FGS例如由低電阻多晶硅制成。這個(gè)柵電極FGS與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7f電連接。導(dǎo)體部分7f與選擇線GS電連接。柵絕緣膜10e例如由氧化硅制成，并且在柵電極FGS與襯底1S(p阱HPW3)之間形成。這個(gè)柵絕緣膜10e例如具有約13.5nm的厚度。選擇MISFET QS的n型半導(dǎo)體區(qū)域?qū)?2和12的構(gòu)造與用于讀數(shù)據(jù)的MISFET QR的n型半導(dǎo)體區(qū)域12的構(gòu)造類似。選擇MISFET QS的另一個(gè)n型半導(dǎo)體區(qū)域12與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7g電連接。用于讀數(shù)據(jù)的位線RBL與導(dǎo)體部分7g電連接。在導(dǎo)體部分7g與其相鄰的n+型半導(dǎo)體區(qū)域12b的表面層的部分上方，可以形成硅化物層5a。
在浮動(dòng)?xùn)烹姌OFG與p阱(第四阱)HPW1兩維重疊的位置處，形成電容器部分C。電容器部分C的構(gòu)造與參考圖1至圖3所述的類似。具體地說，電容器部分C備有控制柵電極CGW、電容器電極(第三電極)FGC2、電容器絕緣膜(第三絕緣膜)10c、p型半導(dǎo)體區(qū)域13和p阱HPW1。
電容器電極FGC2作為與控制柵電極CGW相對(duì)的浮動(dòng)?xùn)烹姌OFG的部分而形成，并且它構(gòu)成電容器部分C的電極中的一個(gè)。在制造閃速存儲(chǔ)器時(shí)，存儲(chǔ)單元MC的柵結(jié)構(gòu)的單層構(gòu)造使主電路的元件和存儲(chǔ)單元MC的對(duì)準(zhǔn)變得容易，由此能減少半導(dǎo)體器件的制造時(shí)間和成本。
電容器電極FGC2沿第二方向X的長(zhǎng)度調(diào)整為長(zhǎng)于用來對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE的電容器電極FGC1沿第二方向X的長(zhǎng)度，或用于讀數(shù)據(jù)的MISFET QR的柵電極FGR沿第二方向X的長(zhǎng)度。因?yàn)槟鼙３蛛娙萜麟姌OFGC2的較大平面面積，所以這樣使得可以提高耦合比，并且因此改善從控制柵線CGW的電壓供給效率。
電容器絕緣膜10c例如由氧化硅制成，并且在電容器電極FGC2與襯底1S(p阱HPW1)之間形成。電容器絕緣膜10c通過熱氧化步驟與柵絕緣膜10b和10e及電容器絕緣膜10d同時(shí)形成。它的厚度例如約為13.5nm。
電容器部分C的p型半導(dǎo)體區(qū)域13在p阱HPW1中使半導(dǎo)體區(qū)域?qū)㈦娙萜麟姌OFGC夾在其之間的位置處，與電容器電極FGC2自對(duì)準(zhǔn)地形成。這些半導(dǎo)體區(qū)域13各備有一個(gè)在溝道側(cè)的p-型半導(dǎo)體區(qū)域13b和一個(gè)與其連接的p+型半導(dǎo)體區(qū)域13a。p-型半導(dǎo)體區(qū)域13b和p+型半導(dǎo)體區(qū)域13a含有相同導(dǎo)電類型的雜質(zhì)，例如硼(B)，但是p+型半導(dǎo)體區(qū)域13a中的雜質(zhì)濃度調(diào)整為高于p-型半導(dǎo)體區(qū)域13b的雜質(zhì)濃度。p型半導(dǎo)體區(qū)域13與p阱HPW1電連接。p型半導(dǎo)體區(qū)域13和p阱HPW1是構(gòu)成電容器部分C的控制柵電極CGW(另一電極)的部分。這些p型半導(dǎo)體區(qū)域13與絕緣層6中形成的接觸孔CT中的導(dǎo)體部分7e電連接。導(dǎo)體部分7e與控制柵線CG電連接。在這個(gè)導(dǎo)體部分7e與其連接的p+型半導(dǎo)體區(qū)域13b的上層的部分上方，可以形成一個(gè)硅化物層5a。
圖14是沿圖12的線Y2-Y2所取的橫截面圖，并且說明在根據(jù)實(shí)施例1的閃速存儲(chǔ)器的數(shù)據(jù)編程操作的時(shí)候，施加于選擇存儲(chǔ)單元MC的各部分的電壓的一例。
例如，將約9V的電壓經(jīng)由導(dǎo)體部分7b施加于n阱HNW和埋置n阱DNW，以使襯底1S與p阱HPW1至HPW3電隔離。另外，例如，將約9V的正控制電壓經(jīng)由導(dǎo)體部分7e從控制柵線CG施加于電容器部分C的控制柵電極CGW。例如，將約-9V的負(fù)電壓經(jīng)由導(dǎo)體部分7c從用于對(duì)數(shù)據(jù)編程/擦除的位線WBL施加于電容器部分CWE的電極中的一個(gè)(p型半導(dǎo)體區(qū)域15和p阱HPW2)。經(jīng)由導(dǎo)體部分7a，例如將0V的電壓施加于p阱HPW3。例如，將0V的電壓經(jīng)由導(dǎo)體部分7f從選擇線GS施加于選擇MISFET QS的柵電極FGS。例如，將0V的電壓經(jīng)由導(dǎo)體部分7d從源線SL施加于用來讀數(shù)據(jù)的MISFET QR的n型半導(dǎo)體區(qū)域12中的一個(gè)。例如，將0V的電壓經(jīng)由導(dǎo)體部分7g從用于對(duì)數(shù)據(jù)編程的位線RBL施加于另一n型半導(dǎo)體區(qū)域12。通過這些操作，使選擇存儲(chǔ)單元MC的數(shù)據(jù)編程/擦除電容器部分CWE的p阱HPW2的電子e借助于整個(gè)溝道表面的FN隧道電流，經(jīng)由電容器絕緣膜10d注入電容器電極FGC1(浮動(dòng)?xùn)烹姌OFG)，以執(zhí)行數(shù)據(jù)編程。
圖15是沿圖12的線Y2-Y2所取的橫截面圖，并且說明在根據(jù)實(shí)施例1的閃速存儲(chǔ)器的數(shù)據(jù)擦除操作的時(shí)候，施加于各部分的電壓。
例如，將約9V的電壓經(jīng)由導(dǎo)體部分7b施加于n阱HNW和埋置n阱DNW，以使襯底1S與p阱HPW1至HPW3電隔離。另外，例如，將約-9V的負(fù)控制電壓經(jīng)由導(dǎo)體部分7e從控制柵線CG施加于電容器部分C的控制柵電極CGW。例如，將約9V的正電壓經(jīng)由導(dǎo)體部分7c從用于對(duì)數(shù)據(jù)編程/擦除的位線WBL施加于電容器部分CWE的電極中的一個(gè)(p型半導(dǎo)體區(qū)域15和p阱HPW2)。經(jīng)由導(dǎo)體部分7a，例如將0V的電壓施加于p阱HPW3。例如，將0V的電壓經(jīng)由導(dǎo)體部分7f從選擇線GS施加于選擇MISFET QS的柵電極FGS。例如，將0V的電壓經(jīng)由導(dǎo)體部分7d從源線SL施加于用來讀數(shù)據(jù)的MISFET QR的n型半導(dǎo)體區(qū)域12中的一個(gè)。例如，將0V的電壓經(jīng)由導(dǎo)體部分7g從用于對(duì)數(shù)據(jù)編程的位線RBL施加于另一n型半導(dǎo)體區(qū)域12。通過這些操作，使選擇存儲(chǔ)單元MCse1(MCsec2)的數(shù)據(jù)編程/擦除電容器部分CWE的電容器電極FGC1(浮動(dòng)?xùn)烹姌OFG)中積累的電子e借助于整個(gè)溝道表面的FN隧道電流，經(jīng)由電容器絕緣膜10d發(fā)射到p阱HPW2，以擦除數(shù)據(jù)。
圖16是沿圖12的線Y2-Y2所取的橫截面圖，并且說明在根據(jù)實(shí)施例1的閃速存儲(chǔ)器的數(shù)據(jù)讀操作的時(shí)候，施加于各部分的電壓。
例如，將約3V的電壓經(jīng)由導(dǎo)體部分7b施加于n阱HNW和埋置n阱DNW，以使襯底1S與p阱HPW1至HPW3電隔離。例如，將約3V的正控制電壓經(jīng)由導(dǎo)體部分7e從控制柵線CG施加于電容器部分C的控制柵電極CGW，由此將一個(gè)正電壓施加于用來讀數(shù)據(jù)的MISFET QR的柵電極FGR。例如，將0V的電壓經(jīng)由導(dǎo)體部分7a施加于p阱HPW3。例如，將約3V的電壓經(jīng)由導(dǎo)體部分7f從選擇線GS施加于選擇MISFET QS的柵電極FGS。例如，將0V的電壓經(jīng)由導(dǎo)體部分7d從源線SL施加于用來讀數(shù)據(jù)的MISFET QR的n型半導(dǎo)體區(qū)域12中的一個(gè)。例如，將約1V的電壓經(jīng)由導(dǎo)體部分7g從用于對(duì)數(shù)據(jù)編程的位線RBL施加于選擇MISFET QS的n型半導(dǎo)體區(qū)域12中的一個(gè)。例如，將0V的電壓經(jīng)由導(dǎo)體部分7c從用于對(duì)數(shù)據(jù)編程/擦除的位線WBL施加于電容器部分CWE的電極中的一個(gè)(p型半導(dǎo)體區(qū)域15和p阱HPW2)。通過這些操作，在選擇存儲(chǔ)單元MCr的數(shù)據(jù)讀取MISFET QR導(dǎo)通的條件下，基于漏電流是否流入數(shù)據(jù)讀取MISFET QR的溝道，讀取選擇存儲(chǔ)單元MCr中存儲(chǔ)的數(shù)據(jù)是0還是1。
根據(jù)如上所述的實(shí)施例1，分別在p阱HPW1至HPW3中形成數(shù)據(jù)重寫區(qū)域(電容器部分CWE)、數(shù)據(jù)讀出區(qū)域(用于讀數(shù)據(jù)的MISFET QR)和電容耦合區(qū)域(電容器部分C)，并且它們通過n阱HNW和埋置n阱DNW所隔離。數(shù)據(jù)重寫用電容器元件實(shí)現(xiàn)。
因?yàn)殚W速存儲(chǔ)器的數(shù)據(jù)重寫區(qū)域不需要用于斷開的晶體管，所以這樣使得可以促進(jìn)半導(dǎo)體器件的尺寸減小。
因?yàn)閿?shù)據(jù)重寫元件由一個(gè)電容器元件形成，并且p型半導(dǎo)體區(qū)域15和p阱HPW2在借助于整個(gè)溝道表面的FN隧道電流進(jìn)行數(shù)據(jù)重寫時(shí)具有相同電位，所以不會(huì)發(fā)生上述結(jié)擊穿電壓的問題。這樣使得可以抑制或防止閃速存儲(chǔ)器的存儲(chǔ)元件的劣化，并且結(jié)果使閃速存儲(chǔ)器改善了操作可靠性。另外，因?yàn)槿缟纤龅亩〞r(shí)設(shè)計(jì)不必要，所以能減小閃速存儲(chǔ)器的外圍電路的規(guī)模，使得能夠促進(jìn)半導(dǎo)體器件的尺寸減小。而且，借助于需要最小電流消耗的整個(gè)溝道表面的FN隧道電流，能執(zhí)行數(shù)據(jù)重寫，并且適合以低電壓進(jìn)行單電源重寫，這樣便于內(nèi)部電荷泵電路使用單電源。在對(duì)數(shù)據(jù)編程和擦除時(shí)，使用不產(chǎn)生空穴的溝道的FN隧道電流有助于改善數(shù)據(jù)的重寫頻率。
另外，通過在相應(yīng)p阱HPW2和HPW3中形成數(shù)據(jù)重寫區(qū)域(電容器部分CWE)和數(shù)據(jù)讀出區(qū)域(用于讀數(shù)據(jù)的MISFET QR)，能使數(shù)據(jù)重寫穩(wěn)定。這樣帶來閃速存儲(chǔ)器的操作穩(wěn)定性的改善。
(實(shí)施例2)在實(shí)施例2中，其次將參考圖17至圖28描述一種半導(dǎo)體器件的制造方法的一例，這種半導(dǎo)體器件在一個(gè)其上形成有LCD驅(qū)動(dòng)器電路(主電路)的半導(dǎo)體芯片上，具有一個(gè)用于存儲(chǔ)與主電路有關(guān)的相對(duì)少量期望信息的閃速存儲(chǔ)器。
圖17至圖28是在根據(jù)實(shí)施例2的半導(dǎo)體器件的制造步驟期間，同一襯底1S(稱為“半導(dǎo)體晶片”的薄半導(dǎo)體圓片)的局部橫截面圖。高擊穿電壓部分和低擊穿電壓部分是構(gòu)成LCD驅(qū)動(dòng)器電路的MISFET形成區(qū)域。高擊穿電壓部分的MISFET的操作電壓例如約為25V，而低擊穿電壓部分的MISFET的操作電壓例如約為6.0V。除具有6.0V的操作電壓的MISFET外，具有1.5V的操作電壓的MISFET也能用作低擊穿電壓部分的MISFET。因?yàn)楸染哂?.0V的操作電壓的MISFET以更高速度操作，所以布置具有1.5V的操作電壓的MISFET。它和另一個(gè)MISFET一起構(gòu)成LCD驅(qū)動(dòng)器電路。具有1.5V的操作電壓的MISFET的柵絕緣膜比具有6.0V的操作電壓的MISFET的柵絕緣膜薄，并且它具有約1nm至3nm的厚度。為了描述簡(jiǎn)單，圖中僅說明了具有25V的操作電壓的高擊穿電壓部分的MISFET和具有6.0V的操作電壓的低擊穿電壓部分的MISFET，并且在以下所示的圖中及其中描述中，不說明具有1.5V的操作電壓的MISFET。在根據(jù)實(shí)施例2的半導(dǎo)體器件(半導(dǎo)體芯片，襯底1S)中，從外部供給的電源是單電源。
如圖17和圖18說明，制備p型襯底1S(半導(dǎo)體晶片)，并且通過光刻工藝(photolithgraphy)(在下文將它簡(jiǎn)單稱為“光刻(lithography)”)步驟、離子注入步驟等，在高擊穿電壓部分中形成埋置p阱DPW。光刻步驟是由涂敷光致抗蝕劑(在下文將它簡(jiǎn)單稱為“抗蝕劑”)膜、曝光和顯影所構(gòu)成的一系列子步驟，由此形成期望的抗蝕劑圖形。在離子注入步驟中，利用通過光刻步驟在襯底1S的主表面上方形成的抗蝕劑圖形，將期望雜質(zhì)選擇性地引入到襯底1S的期望部分中。如這里使用的術(shù)語“抗蝕劑圖形”意指使雜質(zhì)引入?yún)^(qū)域從其露出而將其他區(qū)域覆蓋的圖形。
在高擊穿電壓部分、低擊穿電壓部分和閃速存儲(chǔ)器的存儲(chǔ)單元形成區(qū)域內(nèi)，通過光刻步驟、離子注入步驟等，同時(shí)形成埋置n阱DNW。在襯底1S的主表面上的隔離區(qū)域內(nèi)形成隔離溝之后，將絕緣膜填充在隔離溝中，由此形成溝形的隔離部分TI。這些隔離部分限定有源區(qū)域。
如圖19和圖20說明，通過光刻步驟、離子注入步驟等，在高擊穿電壓部分中的n溝道型MISFET的形成區(qū)域內(nèi)形成n型半導(dǎo)體區(qū)域NV。這個(gè)n型半導(dǎo)體區(qū)域NV具有比埋置n阱DNW的雜質(zhì)濃度更高的雜質(zhì)濃度。然后通過光刻步驟、離子注入步驟等，在高擊穿電壓部分中的p溝道型MISFET的形成區(qū)域內(nèi)形成p型半導(dǎo)體區(qū)域PV。這個(gè)p型半導(dǎo)體區(qū)域PV具有比埋置p阱DPW的雜質(zhì)濃度更高的雜質(zhì)濃度。
然后通過光刻步驟、離子注入步驟等，在低擊穿電壓部分中的n溝道型MISFET的形成區(qū)域內(nèi)形成p阱PW。這個(gè)p阱PW是一個(gè)具有比p型埋置阱DPW的雜質(zhì)濃度更高雜質(zhì)濃度的區(qū)域，并且是一個(gè)具有比p型半導(dǎo)體區(qū)域PV的雜質(zhì)濃度更高雜質(zhì)濃度的區(qū)域。然后通過光刻步驟、離子注入步驟等，在低擊穿電壓部分中的p溝道型MISFET的形成區(qū)域內(nèi)形成n阱NW。這個(gè)n阱NW是一個(gè)具有比埋置n阱DNW的雜質(zhì)濃度更高雜質(zhì)濃度的區(qū)域，并且是一個(gè)具有比p型半導(dǎo)體區(qū)域PV的雜質(zhì)濃度更高雜質(zhì)濃度的區(qū)域。
在閃速存儲(chǔ)器的存儲(chǔ)單元形成區(qū)域中，通過光刻步驟、離子注入步驟等，同時(shí)形成p阱HPW1至HPW3。p阱HPW1至HPW3是具有比埋置p阱DPW的雜質(zhì)濃度更高雜質(zhì)濃度的區(qū)域，并且是與p型半導(dǎo)體區(qū)域PV的雜質(zhì)濃度具有相同水平雜質(zhì)濃度的區(qū)域。
上述這些埋置n阱DNW、埋置p阱DPW、n型半導(dǎo)體區(qū)域NV、p型半導(dǎo)體區(qū)域PV、n阱NW、p阱PW和p阱HPW1至HPW3之間的雜質(zhì)濃度的關(guān)系將也適用于下述實(shí)施例。
在通過熱氧化工藝形成柵絕緣膜10b、10e、10f和10g及電容器絕緣膜10c和10d之后，通過CVD(化學(xué)汽相淀積)等，在襯底1S(半導(dǎo)體晶片)的主表面上方形成一個(gè)例如由低電阻多晶硅制成的導(dǎo)體膜20。當(dāng)形成高擊穿電壓部分中的MISFET的柵絕緣膜10f時(shí)，使它的厚度比低擊穿電壓部分中的MISFET的柵絕緣膜10g的厚度大，以便它能耐受25V的擊穿電壓。高擊穿電壓部分中的MISFET的柵絕緣膜10f例如為50nm至100nm。代替通過熱氧化工藝形成的氧化膜，可以疊置一個(gè)通過CVD淀積的絕緣膜。
在本實(shí)施例中，通過在低擊穿電壓部分中的MISFET(例如具有6V的操作電壓的MISFET)的柵絕緣膜10g的形成步驟，形成非易失存儲(chǔ)器的柵絕緣膜10b和10e及電容器絕緣膜10c和10d，并且非易失存儲(chǔ)器的柵絕緣膜10b和10e及電容器絕緣膜10c和10d各具有與低電壓擊穿部分中的MISFET的柵絕緣膜10g的厚度相等的厚度。由于參考實(shí)施例1中的絕緣膜10a等那樣的類似原因，柵絕緣膜10b、10e和10g及電容器絕緣膜10c和10d優(yōu)選地各具有10nm或更大但不大于20nm的厚度。例如，它具有13.5nm的厚度。
如圖21和圖22說明，通過光刻步驟和蝕刻步驟對(duì)導(dǎo)體膜20構(gòu)圖，由此同時(shí)形成柵電極FGH、FGL和FGS及浮動(dòng)?xùn)臚G(柵電極FGR及電容器電極FGC1和FGC2)。在高擊穿電壓部分的p溝道型MISFET的形成區(qū)域、電容器部分C的形成區(qū)域和用于對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE的形成區(qū)域內(nèi)，通過光刻步驟和離子注入工藝同時(shí)形成p-型半導(dǎo)體區(qū)域21a、13b和15a。然后在高擊穿電壓部分的溝道型MISFET的形成區(qū)域、用于讀數(shù)據(jù)的MISFET QR的形成區(qū)域和選擇MISFET QS的形成區(qū)域內(nèi)，通過光刻步驟、離子注入工藝等，同時(shí)形成n-型半導(dǎo)體區(qū)域22a和12a。然后在低擊穿電壓部分的p溝道型MISFET的形成區(qū)域內(nèi)，通過光刻步驟、離子注入工藝等，形成p-型半導(dǎo)體區(qū)域23a。在低擊穿電壓部分的n溝道型MISFET區(qū)域的形成區(qū)域內(nèi)，通過光刻步驟、離子注入工藝等，形成n-型半導(dǎo)體區(qū)域24a。
如圖23和圖24說明，通過CVD等在襯底1S(半導(dǎo)體晶片)的主表面上方淀積一個(gè)例如由氧化硅制成的絕緣膜，之后通過各向異性干法蝕刻對(duì)它進(jìn)行回蝕刻，由此在柵電極FGH、FGL、FGR和FGS及電容器電極FGC1和FGC2的側(cè)表面之上形成側(cè)壁SW。
在高擊穿電壓部分和低擊穿電壓部分的p溝道型MISFET的形成區(qū)域、電容器部分和用于對(duì)數(shù)據(jù)編程/擦除的電容器部分的形成區(qū)域以及p阱HPW3的引出區(qū)域內(nèi)，通過光刻步驟、離子注入工藝等，同時(shí)形成p+型半導(dǎo)體區(qū)域21b、23b、13a、15b和4a。按這樣方式，在高擊穿電壓部分中，形成用于源極和漏極的p型半導(dǎo)體區(qū)域21，由此形成p溝道型MISFET QPH；在低擊穿電壓部分中，形成用于源極和漏極的p型半導(dǎo)體區(qū)域23，由此形成p溝道型MISFET QRL；在電容器部分形成區(qū)域內(nèi)，形成p型半導(dǎo)體區(qū)域13，由此形成電容器部分C；以及在用于編程/擦除的電容器部分的形成區(qū)域內(nèi)，形成p型半導(dǎo)體區(qū)域15，由此形成用于對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE。
在高擊穿電壓部分、低擊穿電壓部分、讀出部分和選擇部分的n溝道型MISFET形成區(qū)域內(nèi)，通過光刻步驟、離子注入工藝等，同時(shí)形成n+型半導(dǎo)體區(qū)域22b、24b和12b。按這樣方式，在高擊穿電壓部分中，形成用于源極和漏極的n型半導(dǎo)體區(qū)域22，由此形成n溝道型MISFET QNH；在低擊穿電壓部分中，形成用于源極和漏極的n型半導(dǎo)體區(qū)域24，由此形成n溝道型MISFET QNL；以及在讀出部分和選擇部分中，形成n型半導(dǎo)體區(qū)域12，由此形成用于讀數(shù)據(jù)的MISFET QR和選擇MISFET QS。
如圖25和圖26說明，然后選擇性地形成硅化物層5a。在這個(gè)硅化物層5a的形成步驟之前，在存儲(chǔ)單元MC區(qū)域內(nèi)，在浮動(dòng)?xùn)烹姌OFG(電容器電極FGC1和FGC2及柵電極FGR)和柵電極FGS的上表面上形成一個(gè)帽絕緣膜28，并且同時(shí)在襯底1S的部分上方形成一個(gè)絕緣膜，以防止在這些部分上方形成硅化物層5a。如圖27和圖28說明，通過CVD等在襯底1S(半導(dǎo)體晶片)的主表面上方淀積一個(gè)例如由氮化硅制成的絕緣層6a，之后通過CVD等在其上方淀積一個(gè)絕緣層6b，它例如由氧化硅制成而且比絕緣層6a厚。然后使絕緣層6b經(jīng)受化學(xué)機(jī)械拋光(CMP)，以使絕緣層6b的上表面平坦化。然后通過光刻步驟和蝕刻步驟在絕緣層6中形成接觸孔CT。在襯底1S(半導(dǎo)體晶片)的主表面上方，通過CVD等淀積一個(gè)例如由鎢(W)制成的導(dǎo)體膜，之后通過CMP等進(jìn)行拋光，以在接觸孔中形成導(dǎo)體部分7a和7c至7k。在通常的金屬化步驟、檢查步驟和裝配步驟之后，能完成半導(dǎo)體器件的制造。
根據(jù)實(shí)施例2，能同時(shí)形成用于LCD驅(qū)動(dòng)器電路的MISFETQPH、QNH、QPL和QNL的構(gòu)成部分，電容器部分C和CWE，以及存儲(chǔ)單元中MISFET QR和QS的構(gòu)成部分，從而能使半導(dǎo)體器件的制造工藝簡(jiǎn)化。這樣帶來半導(dǎo)體器件的制造時(shí)間的減少，并且還帶來其制造成本的減少。
通過一個(gè)用于LCD驅(qū)動(dòng)器電路的負(fù)電壓電荷泵電路(內(nèi)部電荷泵電路)，能將半導(dǎo)體器件的外部單電源電壓(例如，3.3V)轉(zhuǎn)換成在存儲(chǔ)單元MC的數(shù)據(jù)編程的時(shí)候所使用的電壓(例如，-9V)。另外，通過一個(gè)用于LCD驅(qū)動(dòng)器電路的正電壓電荷泵電路(內(nèi)部電荷泵電路)，能將外部單電源電壓(例如，3.3V)轉(zhuǎn)換成在存儲(chǔ)單元MC的數(shù)據(jù)擦除的時(shí)候所使用的電壓(例如，9V)。這意味著本實(shí)施例的半導(dǎo)體器件不需要用于閃速存儲(chǔ)器的附加的內(nèi)部電荷泵電路。因此可以將半導(dǎo)體器件內(nèi)部的電路規(guī)模抑制為較小水平，從而促進(jìn)半導(dǎo)體器件的尺寸減小。
(實(shí)施例3)圖29是根據(jù)實(shí)施例3的半導(dǎo)體器件的LCD驅(qū)動(dòng)器電路(主電路)的局部橫截面圖；以及圖30是圖29說明的在同一襯底1S上形成的閃速存儲(chǔ)器區(qū)域的局部橫截面圖。
如圖29和圖30說明，在實(shí)施例3中，在電容器部分C和CWE的p阱HPW1和HPW2中形成p阱PW。這樣的結(jié)構(gòu)提高了在電容器電極FGC1和FGC2正下方的襯底1S的部分中的p型雜質(zhì)濃度，從而在重寫(編程/擦除)的時(shí)候能抑制或防止在電容器電極FGC1和FGC2正下方的襯底1S的部分中的耗盡。這樣使得可以提高施加于電容器絕緣膜10c和10d的電壓，帶來數(shù)據(jù)重寫速度的增加。圖31是說明數(shù)據(jù)的編程/擦除特性的曲線圖。實(shí)線A1和B1分別指示實(shí)施例3的編程和擦除特性，而實(shí)線A0和B0分別指示當(dāng)在p阱HPW1和HPW2中不形成p阱PW時(shí)的編程和擦除特性。從該曲線圖，可理解到，在實(shí)施例3中能減少數(shù)據(jù)編程/擦除時(shí)間。
閃速存儲(chǔ)器區(qū)域內(nèi)p阱HPW1和HPW2中的這種p阱PW，與LCD驅(qū)動(dòng)器電路區(qū)域的低擊穿電壓部分的n溝道型MISFET QNL的形成區(qū)域內(nèi)的p阱PW同時(shí)形成。具體地說，在形成使閃速存儲(chǔ)器區(qū)域和低擊穿電壓部分中的p阱PW的形成區(qū)域從其露出并且使其他區(qū)域被其覆蓋的抗蝕劑圖形之后，利用該抗蝕劑圖形作為掩膜，在襯底1S中引入p型雜質(zhì)。因此在p阱HPW1和HPW2中形成p阱PW不需要附加的制造步驟。除這個(gè)步驟外的制造步驟與實(shí)施例2的那些類似。除上述優(yōu)點(diǎn)外的優(yōu)點(diǎn)與實(shí)施例1或2可得到的那些類似，因此省略對(duì)它們的描述。
(實(shí)施例4)圖32是根據(jù)實(shí)施例4的半導(dǎo)體器件的LCD驅(qū)動(dòng)器電路(主電路)區(qū)域的局部橫截面圖；以及圖33是在圖32說明的在同一襯底1S上形成的閃速存儲(chǔ)器區(qū)域的局部橫截面圖。
如圖32和圖33說明，在實(shí)施例4中，電容器部分C和CWE的阱由p阱PW制成，該p阱PW是在LCD驅(qū)動(dòng)器電路區(qū)域的低擊穿電壓部分中的n溝道型MISFET QNL的形成區(qū)域的阱。將這個(gè)p阱PW的p型雜質(zhì)濃度調(diào)整為高于p阱HPW3的雜質(zhì)濃度。因?yàn)樵陔娙萜鞑糠諧和CWE的電容器電極FGC1和FGC2正下方的襯底1S的部分中的p型雜質(zhì)濃度增加，所以這樣在數(shù)據(jù)重寫(編程/擦除)的時(shí)候，使得可以抑制或防止在電容器電極FGC1和FGC2正下方的襯底1S的部分中的耗盡。因此能提高施加于電容器絕緣膜10c和10d的電壓，由此能增加數(shù)據(jù)的重寫速度。
與實(shí)施例3類似，閃速存儲(chǔ)器區(qū)域內(nèi)的這種p阱PW與LCD驅(qū)動(dòng)器電路區(qū)域的低擊穿電壓部分中的n溝道MISFET QNL的形成區(qū)域內(nèi)的p阱同時(shí)形成。因此存儲(chǔ)單元MC中的p阱PW的形成不需要附加的制造步驟。除此之外的制造步驟與實(shí)施例1所使用的那些類似。其他優(yōu)點(diǎn)與實(shí)施例1和2所述的那些類似，因此省略對(duì)它們的描述。
(實(shí)施例5)圖34是根據(jù)實(shí)施例5的半導(dǎo)體器件的LCD驅(qū)動(dòng)器電路(主電路)區(qū)域的局部橫截面圖；以及圖35是在圖34說明的在同一襯底1S上形成的閃速存儲(chǔ)器區(qū)域的局部橫截面圖。
如圖34和圖35說明，在實(shí)施例5中，電容器部分C和CWE、用于讀數(shù)據(jù)的MISFET QR以及選擇MISFET QS的阱，由LCD驅(qū)動(dòng)器電路區(qū)域的高擊穿電壓部分中的p溝道型MISFET QPH的p型半導(dǎo)體區(qū)域PV制成。構(gòu)成電容器部分C和CWE、用于讀數(shù)據(jù)的MISFET QR以及選擇MISFET QS的阱的p型半導(dǎo)體區(qū)域PV，與LCD驅(qū)動(dòng)器電路區(qū)域的高擊穿電壓部分中的p溝道型MISFET QPH的p型半導(dǎo)體區(qū)域PV同時(shí)形成。具體地說，在形成使閃速存儲(chǔ)器區(qū)域和高擊穿電壓部分中的p型半導(dǎo)體區(qū)域PV的形成區(qū)域從其露出而使其他區(qū)域被其覆蓋的抗蝕劑圖形之后，利用該抗蝕劑圖形作為掩膜，在襯底1S中引入p型雜質(zhì)。這樣使得可以消去用于形成閃速存儲(chǔ)器的p阱HPW1至HPW3的光刻步驟(一系列處理，包括涂敷抗蝕劑、曝光和顯影，以及在曝光時(shí)使用的光掩膜的制造步驟)，帶來半導(dǎo)體器件的制造時(shí)間的減少。另外，還有助于減小半導(dǎo)體器件的制造成本。
除上述步驟外的制造步驟與實(shí)施例2所使用的那些類似。除上述優(yōu)點(diǎn)外的優(yōu)點(diǎn)與實(shí)施例1和2所述的那些類似，因此省略對(duì)它們的描述。
(實(shí)施例6)圖36是根據(jù)實(shí)施例6的半導(dǎo)體器件的LCD驅(qū)動(dòng)器電路(主電路)區(qū)域的局部橫截面圖；以及圖37是在圖36說明的在同一襯底1S上形成的閃速存儲(chǔ)器區(qū)域的局部橫截面圖。
如圖36和圖37說明，在實(shí)施例6中，電容器部分C和CWE、用于讀數(shù)據(jù)的MISFET QR以及選擇MISFET QS的阱，由LCD驅(qū)動(dòng)器電路區(qū)域的高擊穿電壓部分中的p溝道型MISFET QPH的p型半導(dǎo)體區(qū)域PV制成。如實(shí)施例5所述，構(gòu)成電容器部分C和CWE、用于讀數(shù)據(jù)的MISFET QR以及選擇MISFET QS的阱的p型半導(dǎo)體區(qū)域PV，與LCD驅(qū)動(dòng)器電路區(qū)域的高擊穿電壓部分中的p溝道型MISFET QPH的p型半導(dǎo)體區(qū)域PV同時(shí)形成。如實(shí)施例5那樣，這樣使得可以消去用于形成閃速存儲(chǔ)器的p阱HPW1至HPW3的光刻步驟，帶來半導(dǎo)體器件的制造時(shí)間的減少。還有助于減小半導(dǎo)體器件的制造成本。
在構(gòu)成電容器部分C和CWE的阱的p型半導(dǎo)體區(qū)域PV中，形成p阱PW。這樣增加了在電容器部分C和CWE的電容器電極FGC1和FGC2正下方的襯底1S的部分中的p型雜質(zhì)的濃度，使得可以在數(shù)據(jù)重寫(編程/擦除)的時(shí)候，抑制或防止在電容器電極FGC1和FGC2正下方的襯底1S的部分中的耗盡。因此能提高施加于電容器絕緣膜10c和10d的電壓，由此能增加數(shù)據(jù)的重寫速度。
存儲(chǔ)區(qū)域內(nèi)電容器部分C和CWE的p型半導(dǎo)體區(qū)域PV中的p阱PW，與LCD驅(qū)動(dòng)器電路區(qū)域的低擊穿電壓部分中的n溝道型MISFET QNL的形成區(qū)域內(nèi)的p阱PW同時(shí)形成。然而，其中形成電容器部分C和CWE的阱的p型半導(dǎo)體區(qū)域PV內(nèi)的p阱PW的形成不需要附加的制造步驟。除上述步驟外的制造步驟與實(shí)施例2所使用的那些類似。除上述優(yōu)點(diǎn)外的優(yōu)點(diǎn)與實(shí)施例1或2所述的那些類似，因此省略對(duì)它們的描述。
(實(shí)施例7)圖38是根據(jù)實(shí)施例7的半導(dǎo)體器件的LCD驅(qū)動(dòng)器電路(主電路)區(qū)域的局部橫截面圖；以及圖39是在圖36說明的在同一襯底1S上形成的閃速存儲(chǔ)器區(qū)域的局部橫截面圖。
如圖38和圖39說明，在實(shí)施例7中，電容器部分C和CWE的阱由p阱PW制成，該p阱PW是一個(gè)在LCD驅(qū)動(dòng)器電路區(qū)域的低擊穿電壓部分中的n溝道型MISFET QNL的形成區(qū)域內(nèi)的阱。這個(gè)p阱PW的p型雜質(zhì)濃度調(diào)整為高于p阱HPW1至HPW3的雜質(zhì)濃度。這樣增加了在電容器部分C和CWE的電容器電極FGC1和FGC2正下方的襯底1S的部分中的p型雜質(zhì)的濃度，使得可以在數(shù)據(jù)重寫(編程/擦除)的時(shí)候，抑制或防止在電容器電極FGC1和FGC2正下方的襯底1S的部分中的耗盡。因此能提高施加于電容器絕緣膜10c和10d的電壓，由此能增加數(shù)據(jù)的重寫速度。
閃速存儲(chǔ)器區(qū)域內(nèi)的這種p阱PW與LCD驅(qū)動(dòng)器電路區(qū)域的低擊穿電壓部分中的n溝道型MISFET QNL的形成區(qū)域內(nèi)的p阱PW同時(shí)形成。然而，在存儲(chǔ)單元MC中形成p阱PW不需要附加的制造步驟。
在實(shí)施例7中，用于讀數(shù)據(jù)的MISFET QR和選擇MISFET QS的阱，由LCD驅(qū)動(dòng)器電路區(qū)域的高擊穿電壓部分中的p溝道MISFETQPH的p型半導(dǎo)體區(qū)域PV制成。如實(shí)施例5那樣，構(gòu)成用于讀數(shù)據(jù)的MISFET QR和選擇MISFET QS的阱的p型半導(dǎo)體區(qū)域PV，與LCD驅(qū)動(dòng)器電路區(qū)域的高擊穿電壓部分中的p溝道型MISFET QPH的p型半導(dǎo)體區(qū)域PV同時(shí)形成。如實(shí)施例5中那樣，在實(shí)施例7中，能省略用于形成閃速存儲(chǔ)器的p阱HPW1至HPW3的光刻步驟，因此能減少半導(dǎo)體器件的制造時(shí)間。還能減小半導(dǎo)體器件的制造成本。
除上述步驟外的制造步驟與實(shí)施例2所使用的那些類似。除上述優(yōu)點(diǎn)外的優(yōu)點(diǎn)與實(shí)施例1或2所述的那些類似，因此省略對(duì)它們的描述。
(實(shí)施例8)圖40是根據(jù)實(shí)施例8的半導(dǎo)體器件的閃速存儲(chǔ)器形成區(qū)域的局部平面圖。實(shí)施例8的半導(dǎo)體器件的橫截面構(gòu)造與實(shí)施例1至7所示的類似，因此省略其說明和描述。
在實(shí)施例8中，在構(gòu)成半導(dǎo)體芯片的襯底1S的主表面(第一主表面)上的閃速存儲(chǔ)器區(qū)域內(nèi)，按陣列(矩陣)形式規(guī)則地布置例如具有8×2位結(jié)構(gòu)的多個(gè)上述存儲(chǔ)單元。
p阱HPW1和HPW2沿第二方向X延伸。在p阱HPW1中，布置與多個(gè)位相對(duì)應(yīng)的電容器部分C。在p阱HPW2中，布置一個(gè)與多個(gè)位相對(duì)應(yīng)的用于對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE。在p阱HPW3中，布置與多個(gè)位相對(duì)應(yīng)的用于讀數(shù)據(jù)的MISFET QR和選擇MISFET QS。
通過使用這樣的陣列構(gòu)造，能減小由閃速存儲(chǔ)器占用的區(qū)域，因此能改善半導(dǎo)體器件的附加價(jià)值，而不增加其上形成有主電路的半導(dǎo)體芯片的尺寸。
(實(shí)施例9)在實(shí)施例9中，將描述一種情況，其中閃速存儲(chǔ)器的存儲(chǔ)單元的上述選擇MISFET例如由一個(gè)相對(duì)低擊穿電壓的MISFET(在下文將它稱為“1.2V型MISFET”)所制成，它的LCD驅(qū)動(dòng)器電路(主電路)具有1.2V(或1.5V)的操作電壓。
在上述實(shí)施例中，主要由于制造容易，使閃速存儲(chǔ)器的存儲(chǔ)單元MC的選擇MISFET QS與用于讀數(shù)據(jù)的MISFET QR類似，由具有6V的操作電壓的MISFET(在下文將它稱為“6V型MISFET”)制成。
另一方面，在根據(jù)本實(shí)施例的閃速存儲(chǔ)器的構(gòu)造中，施加于存儲(chǔ)單元MC的數(shù)據(jù)讀取MISFET QR的漏電壓例如約為不大于1.0V。換句話說，對(duì)用于讀數(shù)據(jù)的MISFET QR的選擇MISFET QS的漏極僅施加約1.0V。選擇MISFET QS的柵電極不與存儲(chǔ)單元MC的浮動(dòng)?xùn)烹姌OFG連接，因此它對(duì)電荷保持容量無影響。
如圖41和圖42說明，在實(shí)施例9中，用于讀數(shù)據(jù)的MISFET QR的選擇MISFET QS2例如由LCD驅(qū)動(dòng)器電路的上述1.2V型MISFET制成。
圖41是說明根據(jù)實(shí)施例9的半導(dǎo)體器件中的閃速存儲(chǔ)器的存儲(chǔ)單元MC的一例的平面圖；以及圖42是沿圖41的Y3-Y3所取的橫截面圖。圖41部分地加上了陰影線，以使其理解容易。
在襯底1S的選擇部分中形成p阱PW2。這個(gè)選擇部分的p阱PW2由存儲(chǔ)單元MC的p阱HPW3所環(huán)繞。換句話說，p阱PW2由p阱HPW3包圍。
這個(gè)選擇部分的p阱PW2與LCD驅(qū)動(dòng)器電路的1.2V型MISFET布置區(qū)域內(nèi)的p阱類似。具體地說，在同一步驟中執(zhí)行在選擇部分的p阱PW2中引入作為p型雜質(zhì)的硼，和形成用于LCD驅(qū)動(dòng)器電路的1.2V型MISFET的p阱。p阱PW2的雜質(zhì)濃度與用于LCD驅(qū)動(dòng)器電路的1.2V型MISFET的p阱的雜質(zhì)濃度相等。
在這個(gè)p阱PW2中，形成n-型半導(dǎo)體區(qū)域12c，它們構(gòu)成用于選擇MISFET QS2的源極和漏極的一對(duì)n型半導(dǎo)體區(qū)域12和12。這些n-型半導(dǎo)體區(qū)域12c布置在選擇MISFET QS2的溝道形成區(qū)域的兩側(cè)，同時(shí)將溝道形成區(qū)域夾在其之間。它們與n+型半導(dǎo)體區(qū)域12b電連接。這些n-型半導(dǎo)體區(qū)域12c和n+型半導(dǎo)體區(qū)域12b含有相同導(dǎo)電類型的雜質(zhì)，例如磷(P)或砷(As)，但是n+型半導(dǎo)體區(qū)域的雜質(zhì)濃度調(diào)整為高于n-型半導(dǎo)體區(qū)域12c的雜質(zhì)濃度。
在實(shí)施例9中，選擇MISFET QS2的n-型半導(dǎo)體區(qū)域12c的構(gòu)造與構(gòu)成用于LCD驅(qū)動(dòng)器電路的1.2V型MISFET的源極和漏極的一對(duì)半導(dǎo)體區(qū)域的n-型半導(dǎo)體區(qū)域的構(gòu)造類似。具體地說，通過引入n型雜質(zhì)的同一步驟，實(shí)現(xiàn)選擇MISFET QS2的n-型半導(dǎo)體區(qū)域12c的形成和LCD驅(qū)動(dòng)器電路的1.2V型MISFET的n-型半導(dǎo)體區(qū)域的形成。n-型半導(dǎo)體區(qū)域12c的雜質(zhì)濃度等于用于LCD驅(qū)動(dòng)器電路的1.2V型MISFET的n-型半導(dǎo)體區(qū)域的雜質(zhì)濃度。
在其上方形成有p阱PW2的襯底1S的主表面(溝道形成區(qū)域)上方，形成選擇MISFET QS2的柵絕緣膜10h。選擇MISFET QS2的柵絕緣膜10h的構(gòu)造與LCD驅(qū)動(dòng)器電路的1.2V型MISFET的柵絕緣膜的構(gòu)造類似。換句話說，選擇MISFET QS2的柵絕緣膜例如由氧化硅制成。選擇MISFET QS2的柵絕緣膜10h和LCD驅(qū)動(dòng)器電路的1.2V型MISFET的柵絕緣膜在同一步驟形成。因此選擇MISFETQS2的柵絕緣膜10h的厚度等于LCD驅(qū)動(dòng)器電路的1.2V型MISFET的柵絕緣膜的厚度。然而，通過兩類柵工藝(two-type gate process)，使選擇MISFET QS2的柵絕緣膜10h的厚度制成比選擇MISFET QS2的柵絕緣膜10e或用于讀數(shù)據(jù)的MISFET QR的柵絕緣膜10b薄。
該兩步柵工藝?yán)缇哂幸韵虏襟E。通過使襯底1S經(jīng)受第一熱氧化處理，同時(shí)在襯底1的厚膜部分和薄膜部分的主表面上方形成具有預(yù)定厚度的第一柵絕緣膜。選擇性地除去薄膜部分上的第一柵絕緣膜。在厚膜部分上留下第一柵絕緣膜的同時(shí)，使襯底1S經(jīng)受第二熱氧化處理。通過這個(gè)第二熱氧化處理，使薄膜部分上的柵絕緣膜調(diào)整為期望厚度，由此在薄膜部分上形成一個(gè)相對(duì)薄的柵絕緣膜，并且同時(shí)，在厚膜部分上形成一個(gè)相對(duì)厚的柵絕緣膜。
這樣形成的柵絕緣膜10h在其上形成有選擇MISFET QS2的柵電極FGS2。選擇MISFET QS2的柵電極FGS2的構(gòu)造與LCD驅(qū)動(dòng)器電路的1.2V型MISFET的柵電極的構(gòu)造類似。具體地說，選擇MISFETQS2的柵電極FGS2例如由低電阻n+型多晶硅制成。選擇MISFETQS2的柵電極FGS2和LCD驅(qū)動(dòng)器電路的1.2V型MISFET的柵電極在同一步驟形成。選擇MISFET QS2的柵電極FGS2的柵長(zhǎng)度(它是沿柵電極FGS2的較短方向的長(zhǎng)度，也是沿漏電流的流動(dòng)方向的長(zhǎng)度)Lg等于LCD驅(qū)動(dòng)器電路的1.2V型MISFET的柵長(zhǎng)度Lg(最小尺寸)，并且小于選擇MISFET QS2的柵長(zhǎng)度或用于讀數(shù)據(jù)的MISFET QR的柵長(zhǎng)度。
在實(shí)施例9中，形成帽絕緣膜28b，使得蓋浮動(dòng)?xùn)烹姌OFG(電容器電極FGC，以及柵電極FGW和FGR)的上表面、側(cè)壁SW的整個(gè)表面以及在該側(cè)壁周圍的襯底1S的主表面的部分。
這個(gè)帽絕緣膜28b例如由氧化硅制成，并且在浮動(dòng)?xùn)烹姌OFG的上表面與絕緣層6b之間形成，以便防止由氮化硅制成的絕緣層6a與浮動(dòng)?xùn)烹姌O的上表面之間的直接接觸，理由如下。當(dāng)由氮化硅制成的絕緣層6a通過等離子體化學(xué)汽相淀積(CVD)等形成時(shí)，絕緣層6a在淀積的初始階段容易地成為一個(gè)富硅膜。當(dāng)絕緣層6a與浮動(dòng)?xùn)烹姌OFG的上表面直接接觸而形成時(shí)，浮動(dòng)?xùn)烹姌OFG中的電荷經(jīng)由絕緣層6a的富硅部分流到襯底1S側(cè)，并且有時(shí)經(jīng)由塞(plug)釋放，結(jié)果導(dǎo)致閃速存儲(chǔ)器的數(shù)據(jù)保持特性劣化。形成帽絕緣膜，以便抑制或防止這樣的不便。
在半導(dǎo)體襯底1S的其他區(qū)域內(nèi)布置的電阻器元件(未說明)上方，也形成這個(gè)帽絕緣膜28b。這個(gè)電阻器元件能通過形成上述電容器電極FGC及柵電極FGW、FGR、FGS和FGS2的步驟而同時(shí)形成。它由一個(gè)多晶硅膜制成。在這樣的電阻器元件上方形成帽絕緣膜28b，使得可以在電阻器元件上方選擇性地形成一個(gè)其中形成硅化物層5a的區(qū)域，或一個(gè)其中不形成該層的區(qū)域，由此能形成具有期望電阻值的電阻器元件。
在本實(shí)施例中，通過使用帽絕緣膜28b，在一個(gè)步驟中形成用于在電阻器元件上方選擇性地形成硅化物層5a的絕緣膜和布置在浮動(dòng)?xùn)烹姌O的上表面與絕緣層6a之間的絕緣膜。不必通過分開的步驟來形成這些絕緣膜，因此能簡(jiǎn)化制造步驟。
在實(shí)施例9中，通過在浮動(dòng)?xùn)烹姌OFG的上表面與絕緣層6b之間形成帽絕緣膜28b，能抑制或防止如上所述的電荷發(fā)射，帶來閃速存儲(chǔ)器的數(shù)據(jù)保持特性的改善。
在對(duì)帽絕緣膜28b構(gòu)圖之后形成硅化物層5a。因此硅化物層5a在主表面(p+型半導(dǎo)體區(qū)域13a和15b，以及n+型半導(dǎo)體區(qū)域12b)上方形成，而不在浮動(dòng)?xùn)烹姌OFG上方形成。
根據(jù)實(shí)施例9，因此可得到下述優(yōu)點(diǎn)以及通過上述實(shí)施例所得到的優(yōu)點(diǎn)。
因?yàn)檫x擇MISFET QS2的柵長(zhǎng)度比選擇MISFET QS的柵長(zhǎng)度小，并且柵絕緣膜10h的厚度比選擇MISFET QS的柵絕緣膜10e的厚度小，所以當(dāng)器件在同一電壓下驅(qū)動(dòng)時(shí)，能得到較大電流(漏電流1ds)。這樣能夠增加數(shù)據(jù)的讀出電流，因此能擴(kuò)大電路的裕度。
另外，能減小由選擇MISFET QS2所占的面積，因此也能減小由閃速存儲(chǔ)器所占的面積。特別當(dāng)以陣列形式布置多個(gè)存儲(chǔ)單元MC時(shí)，能減小由閃速存儲(chǔ)器所占的面積。
(實(shí)施例10)在實(shí)施例10中，將描述由閃速存儲(chǔ)器進(jìn)行數(shù)據(jù)擦除或編程的時(shí)候，用于抑制或防止在襯底1S中形成耗盡層的構(gòu)造。
圖43是說明根據(jù)實(shí)施例10的半導(dǎo)體器件中的閃速存儲(chǔ)器的存儲(chǔ)單元MC的一例的平面圖；以及圖44是沿圖43的線Y4-Y4所取的橫截面圖。圖43部分地加上了陰影線，以使它的理解容易。
在實(shí)施例10中，在用于對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE中形成具有不同導(dǎo)電類型的半導(dǎo)體區(qū)域，即p型半導(dǎo)體區(qū)域15和n型半導(dǎo)體區(qū)域30。換句話說，在用于對(duì)數(shù)據(jù)編程/擦除的電容器部分CWE中，在電容器電極FGC1的兩側(cè)的導(dǎo)電類型不對(duì)稱。
n型半導(dǎo)體區(qū)域30具有相互電連接的n-型半導(dǎo)體區(qū)域30a和n+型半導(dǎo)體區(qū)域30b。n-型半導(dǎo)體區(qū)域30a從電容器電極FGC1的一端開始，沿襯底1S的主表面延伸，并且在具有與側(cè)壁SW的寬度相對(duì)應(yīng)的長(zhǎng)度之后結(jié)束。另一方面，n+型半導(dǎo)體區(qū)域30b與半導(dǎo)體區(qū)域30a在其端部部分地重疊，從重疊部分沿襯底1S的主表面延伸，并且在具有期望長(zhǎng)度之后在隔離部分TI結(jié)束。
n-型半導(dǎo)體區(qū)域30a和n+型半導(dǎo)體區(qū)域30b含有相同導(dǎo)電類型的雜質(zhì)，例如磷(P)或砷(As)，但是n+型半導(dǎo)體區(qū)域30b中的雜質(zhì)濃度調(diào)整為高于n-型半導(dǎo)體區(qū)域30a中的雜質(zhì)濃度。
如圖43說明，在實(shí)施例10中，在相互鄰近的兩個(gè)浮動(dòng)?xùn)烹姌O之間形成n型半導(dǎo)體區(qū)域30。換句話說，n型半導(dǎo)體區(qū)域30成為用于對(duì)數(shù)據(jù)編程/擦除的兩個(gè)電容器部分CWE的公共區(qū)域。
在實(shí)施例10中，在電容器部分C中形成具有不同導(dǎo)電類型的半導(dǎo)體區(qū)域，即p型半導(dǎo)體區(qū)域13和n型半導(dǎo)體區(qū)域31。換句話說，在電容器部分C中，在電容器電極FGC2的兩側(cè)的兩個(gè)半導(dǎo)體區(qū)域的導(dǎo)電類型不對(duì)稱。
n型半導(dǎo)體區(qū)域31具有相互電連接的n-型半導(dǎo)體區(qū)域31a和n+型半導(dǎo)體區(qū)域31b。n-型半導(dǎo)體區(qū)域31a從電容器電極FGC2的一端開始，沿襯底1S的主表面延伸，并且在具有與側(cè)壁SW的寬度相對(duì)應(yīng)的長(zhǎng)度之后結(jié)束。另一方面，n+型半導(dǎo)體區(qū)域31b與半導(dǎo)體區(qū)域31a在其端部部分地重疊，從重疊部分沿襯底1S的主表面延伸，并且在具有期望長(zhǎng)度之后在隔離部分TI結(jié)束。
n-型半導(dǎo)體區(qū)域31a和n+型半導(dǎo)體區(qū)域31b含有相同導(dǎo)電類型的雜質(zhì)，例如磷(P)或砷(As)，但是n+型半導(dǎo)體區(qū)域31b中的雜質(zhì)濃度調(diào)整為高于n-型半導(dǎo)體區(qū)域31a中的雜質(zhì)濃度。
如圖43說明，在實(shí)施例10中，在相互鄰近的兩個(gè)浮動(dòng)?xùn)烹姌O之間形成n型半導(dǎo)體區(qū)域31。這意味著n型半導(dǎo)體區(qū)域31成為兩個(gè)電容器部分C的公共區(qū)域。
當(dāng)形成用于讀數(shù)據(jù)的MISFET QR和選擇MISFET QS的n-型半導(dǎo)體區(qū)域12a時(shí)，同時(shí)形成上述n-型半導(dǎo)體區(qū)域30a和31a。當(dāng)形成用于讀數(shù)據(jù)的MISFET QR和選擇MISFET QS的n+型半導(dǎo)體區(qū)域12b時(shí)，同時(shí)形成上述n+型半導(dǎo)體區(qū)域30b和31b。
其次將參考圖45至圖48描述采用這樣構(gòu)造的理由。在圖45至圖48中，35、36和e-分別指示反型層、耗盡層和電子。
首先，將描述電荷注入/發(fā)射部分。圖45是沿襯底1S的第二方向X的上述實(shí)施例的存儲(chǔ)單元MC的電荷注入/發(fā)射部分的橫截面圖。在對(duì)數(shù)據(jù)編程時(shí)，例如將-9V的負(fù)電壓施加于電荷注入/發(fā)射部分中的p阱HPW2，由此在電容器絕緣膜10d正下方形成耗盡層36。這樣結(jié)果帶來耦合容量的降低。因?yàn)樽⑷氲碾娮右脖缓谋M，所以認(rèn)為注入效率降低。因此，數(shù)據(jù)編程速度降低，并且數(shù)據(jù)編程速度變得不穩(wěn)定。
圖46是沿襯底1S的第二方向X的實(shí)施例10的存儲(chǔ)單元MC的電荷注入/發(fā)射部分的橫截面圖。如上所述添加n+半導(dǎo)體區(qū)域30b有助于促進(jìn)反型層35的形成。電子在p型半導(dǎo)體中是少數(shù)載流子，而它們?cè)趎型半導(dǎo)體中是多數(shù)載流子。布置n+型半導(dǎo)體區(qū)域30b便于將注入電子供給到在電容器電極FGC1正下方的反型層35。結(jié)果，能增加有效耦合容量，并且能有效地控制電容器電極FGC1(浮動(dòng)?xùn)烹姌OFG)的電位。因此，能改善數(shù)據(jù)的編程速度，并且另外能使數(shù)據(jù)編程速度穩(wěn)定。
其次將描述電容器部分。圖47是沿襯底1S的第二方向X的上述實(shí)施例的存儲(chǔ)單元MC的電容器部分的橫截面圖。在數(shù)據(jù)擦除時(shí)，例如，將約-9V的負(fù)電壓施加于電容器部分的p阱HPW1，使得在電容器絕緣膜10c正下方形成耗盡層36。結(jié)果，發(fā)生耦合容量的相當(dāng)大的減小，并且數(shù)據(jù)的擦除速度降低。另外，數(shù)據(jù)的擦除速度變得不穩(wěn)定。
圖48是沿襯底1S的第二方向X的實(shí)施例10的存儲(chǔ)單元MC的電容器部分的橫截面圖。如上所述附加地形成n+型半導(dǎo)體區(qū)域31b能夠使得將電子平穩(wěn)地供給到電容器絕緣膜10c正下方。這樣能夠促使反型層35的形成，使得能將p阱HPW1迅速地固定在-9V。結(jié)果，能增加有效耦合容量，并且因此能有效地控制電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)的電位。因此，能改善數(shù)據(jù)擦除速度，并且另外能使數(shù)據(jù)擦除速度穩(wěn)定。
根據(jù)實(shí)施例10，通過在電荷注入/發(fā)射部分和電容器部分中布置p+型半導(dǎo)體區(qū)域15b和13b及n+半導(dǎo)體區(qū)域30b、31b兩者，能改善數(shù)據(jù)的編程速度和擦除速度，因?yàn)樵陔姾勺⑷?發(fā)射部分中，n+半導(dǎo)體區(qū)域30b在電荷注入的時(shí)候用作電子供給源，而在電容器部分中，n+型半導(dǎo)體區(qū)域31b用作反型層的電子供給源。
圖49是表示實(shí)施例10與上述實(shí)施例之間的數(shù)據(jù)編程/擦除特性的比較的曲線圖。圖50僅說明數(shù)據(jù)編程特性，而圖51僅說明數(shù)據(jù)擦除特性。
實(shí)線A2和B2分別表示實(shí)施例10的數(shù)據(jù)編程特性和數(shù)據(jù)擦除特性，而實(shí)線A01和B01分別表示當(dāng)不形成n+半導(dǎo)體區(qū)域30b和31而僅形成p+半導(dǎo)體區(qū)域15b和13b時(shí)的數(shù)據(jù)編程特性和數(shù)據(jù)擦除特性。
根據(jù)實(shí)施例10，數(shù)據(jù)編程時(shí)間能減小1.5倍(figure)，而數(shù)據(jù)擦除時(shí)間能減小2倍。
在以上描述中，p+型半導(dǎo)體區(qū)域15b和13b及n+型半導(dǎo)體區(qū)域30b和31b布置在電荷注入/發(fā)射部分和電容器部分各自中。然而本發(fā)明不限于這樣情況。
當(dāng)僅增加數(shù)據(jù)擦除速度時(shí)，可以在電容器部分中布置p型半導(dǎo)體區(qū)域13(p+型半導(dǎo)體區(qū)域13b)和n型半導(dǎo)體區(qū)域31(n+型半導(dǎo)體區(qū)域31b)，而可以在電荷注入/發(fā)射部分中僅布置p型半導(dǎo)體區(qū)域15(p+型半導(dǎo)體區(qū)域15b)。
另一方面，當(dāng)僅增加數(shù)據(jù)編程速度時(shí)，可以在電荷注入/發(fā)射部分中布置p型半導(dǎo)體區(qū)域15(p+型半導(dǎo)體區(qū)域15b)和n型半導(dǎo)體區(qū)域30(n+型半導(dǎo)體區(qū)域30b)兩者，而可以在電容器部分中僅布置p型半導(dǎo)體區(qū)域13(p+型半導(dǎo)體區(qū)域13b)。
從抑制或防止襯底1S中的耗盡的觀點(diǎn)來說，如實(shí)施例10所述的構(gòu)造可以和如實(shí)施例3所述的構(gòu)造組合使用。換句話說，同樣在實(shí)施例10中，可以在電容器部分C和CWE中的p阱HPW1和HPW2中布置p阱PW。
其次將參考圖52至圖54描述n型半導(dǎo)體區(qū)域30和31的形成方法的一例。
圖52是根據(jù)實(shí)施例10的半導(dǎo)體器件的閃速存儲(chǔ)器的存儲(chǔ)單元MC的平面圖，其中說明當(dāng)在存儲(chǔ)單元MC中形成n型半導(dǎo)體區(qū)域30和31及p型半導(dǎo)體區(qū)域13和15時(shí)所使用的一個(gè)掩膜。
如圖52說明的開口部分NA和NB各是在實(shí)施例10的半導(dǎo)體器件的制造步驟期間，在淀積于襯底1S(在這個(gè)階段稱為“晶片”的薄半導(dǎo)體圓片)的主表面上方的第一抗蝕劑膜(掩膜)中形成的具有方形平面的開口部分。這些開口部分NA和NB用作用于引入n型雜質(zhì)以形成n型半導(dǎo)體區(qū)域30和31的區(qū)域。
兩個(gè)開口部分PA和兩個(gè)開口部分PB是在實(shí)施例10的半導(dǎo)體器件的制造步驟期間，在淀積于襯底1S(在這個(gè)階段的晶片)的主表面上方的第二抗蝕劑膜(掩膜)中形成的具有方形平面的開口部分。這些開口部分PA和PB用作用于引入p型雜質(zhì)以形成p型半導(dǎo)體區(qū)域15和13的區(qū)域。
第一抗蝕劑膜和第二抗蝕劑膜是通過涂敷分開地得到的相應(yīng)膜，但是為了表示出開口部分NA、NB、PA和PB之間的相對(duì)平面位置關(guān)系，將它們表示在一個(gè)圖中。
要布置在電荷注入/發(fā)射部分中的開口部分NA布置在相互鄰近的兩個(gè)電容器電極FGC1(浮動(dòng)?xùn)烹姌OFG)之間，同時(shí)在沿第二方向X的兩端處與這兩個(gè)鄰近的電容器電極FGC1(浮動(dòng)?xùn)烹姌OFG)重疊。
這個(gè)開口部分NA布置為在其中包圍兩個(gè)鄰近電容器電極FGC1之間的有源區(qū)域L2的部分。開口部分NA沿第二方向X的長(zhǎng)度從兩個(gè)鄰近電容器電極FGC1中的一個(gè)沿第二方向X(較短方向)的中心延伸到另一個(gè)電容器電極FGC1沿第二方向X(較短方向)的中心。開口部分NA沿第一方向Y的長(zhǎng)度基本上與p阱HPW2沿第一方向Y的長(zhǎng)度一致。
從開口部分NA，出兩個(gè)鄰近電容器電極FGC1之間的有源區(qū)域L2的整個(gè)部分和兩個(gè)電容器電極FGC1各自沿第二方向X(較短方向)的一半部分。
布置電荷注入/發(fā)射部分中的兩個(gè)開口部分PA的每一個(gè)，使得開口部分沿第二方向X的一端與兩個(gè)鄰近電容器電極FGC1(浮動(dòng)?xùn)烹姌OFG)各自的部分部分地重疊。這兩個(gè)開口部分PA各自沿第二方向X的一端在兩個(gè)鄰近電容器電極FGC1各自沿第二方向X(較短方向)的中心處結(jié)束，使得從兩個(gè)開口部分PA的每一個(gè)，出p型半導(dǎo)體區(qū)域15的形成區(qū)域(有源區(qū)域L2)，以及兩個(gè)電容器電極FGC1沿第二方向X(較短方向)的一半部分。
在相互鄰近的兩個(gè)電容器電極FGC1的各自中，沿第二方向X(較短方向)按相等寬度形成一個(gè)n型半導(dǎo)體區(qū)域和一個(gè)p型半導(dǎo)體區(qū)域，該n型半導(dǎo)體區(qū)域通過從開口部分NA引入n型雜質(zhì)而形成，而p型半導(dǎo)體區(qū)域通過從開口部分PA引入p型雜質(zhì)而形成。
但是形成這個(gè)電容器電極FGC1的n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域之間的結(jié)表面(阻擋表面)，使得它不與浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向(第一方向Y)相交。換句話說，布置這個(gè)電容器電極FGC1的n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域之間的結(jié)表面，使得它沿浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向(第一方向Y)延伸。
如果這個(gè)電容器電極FGC1的n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域之間的結(jié)表面與浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向(第一方向Y)相交，則它的pn結(jié)表面與電位供給方向相交，這樣使電位的傳輸劣化，結(jié)果帶來數(shù)據(jù)編程/擦除特性或讀特性的劣化。
當(dāng)在浮動(dòng)?xùn)烹姌OFG的上表面上方形成硅化物層時(shí)，即使形成pn結(jié)表面使得與電容器電極FGC1的較長(zhǎng)方向相交，也能經(jīng)由硅化物層供給電位。另一方面，在實(shí)施例10中，在浮動(dòng)?xùn)烹姌OFG上方不形成硅化物層，從而形成pn結(jié)表面，使得與電容器電極FGC1的較長(zhǎng)方向相交，則趨于引起電位傳輸?shù)牧踊?。因此?yōu)選地在實(shí)施例10中，布置在電容器電極FGC1中特別形成的pn結(jié)表面，使得不與電容器電極FGC1的較長(zhǎng)方向相交。
如上所述，在從開口部分NA和PA進(jìn)行雜質(zhì)引入步驟之前，由n+型多晶硅制成浮動(dòng)?xùn)烹姌OFG。
布置在電容器部分中的開口部分NB布置在相互鄰近的兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)之間，同時(shí)它與兩個(gè)鄰近的電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)部分地重疊。
布置這個(gè)開口部分NB，以在其中包圍位于兩個(gè)鄰近電容器電極FGC2之間的有源區(qū)域L3的部分。開口部分NB沿第二方向X(較短方向)從兩個(gè)鄰近電容器電極中的一個(gè)的沿第二方向(X)的期望位置延伸到另一個(gè)電容器電極FGC2沿第二方向X(較短方向)的期望位置。開口部分NB沿第一方向Y的長(zhǎng)度基本上等于p阱HPW1沿第一方向Y的長(zhǎng)度。
從開口部分NB，露出位于兩個(gè)鄰近電容器電極FGC2之間的有源區(qū)域L3的整個(gè)部分和兩個(gè)電容器電極FGC2各自的多于一半的部分。從開口部分NB還露出頸部分FA(變窄部分，浮動(dòng)?xùn)烹姌OFG的寬部分(電容器電極FGC2)與窄部分之間的邊界)。
布置電容器部分中的兩個(gè)開口部分PB的每一個(gè)，使得其沿第二方向X的一端與相互鄰近的兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)的各自部分地重疊。從這兩個(gè)開口部分PB的每一個(gè)，露出兩個(gè)電容器電極FGC2各自沿第二方向X(較短方向)的部分以及p型半導(dǎo)體區(qū)域13的形成區(qū)域(有源區(qū)域L3)的部分。
在兩個(gè)鄰近電容器電極FGC2的每一個(gè)中，布置相互鄰近的一個(gè)n型半導(dǎo)體區(qū)域和一個(gè)p型半導(dǎo)體區(qū)域，該n型半導(dǎo)體區(qū)域通過從開口部分NB引入n型雜質(zhì)而形成，該p型半導(dǎo)體區(qū)域通過從開口部分PB引入p型雜質(zhì)而形成。在電容器電極FGC2中形成電容器電極FGC2的n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域之間的結(jié)表面，以沿浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向(第一方向)延伸。
然而，在實(shí)施例10中，在浮動(dòng)?xùn)烹姌OFG的頸部分FA處不形成n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域之間的結(jié)表面(邊界表面)。因此形成開口部分NB，使得長(zhǎng)邊(與浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向相交并且沿第二方向X延伸的邊)在其較小寬度部分處的浮動(dòng)?xùn)烹姌OFG上方通過。
如果在浮動(dòng)?xùn)烹姌OFG的頸部分FA處形成n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域之間的結(jié)表面，使得與浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向(第一方向Y)相交，則pn結(jié)表面與電位供給方向相交，這樣使電位的傳輸劣化，從而使數(shù)據(jù)的編程/擦除特性或讀特性劣化。
圖53說明在頸部分PA處形成pn結(jié)表面的一例。在這種情況下，用作在引入n型雜質(zhì)時(shí)候所使用的掩膜的抗蝕劑膜，和用作在引入p型雜質(zhì)時(shí)候所使用的掩膜的抗蝕劑掩膜是通過涂敷分開地得到的相應(yīng)抗蝕劑膜。
開口部分NC是一個(gè)用于引入n型雜質(zhì)的開口部分。這個(gè)開口部分NC布置在相互鄰近的兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)之間，同時(shí)在其沿第二方向X的兩端處，與這兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)的部分重疊。開口部分NC沿第一方向Y的長(zhǎng)度比有源區(qū)域L3沿第一方向Y的長(zhǎng)度小，從而頸部分FA不從這個(gè)開口部分NC出。
開口部分PC是一個(gè)用于引入p型雜質(zhì)的開口部分。這個(gè)開口部分PC布置在相互鄰近的兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)之間，同時(shí)在開口部分PC沿第二方向X的兩端處，與這兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)的部分重疊。從開口部分PC，出頸部分FA以及這兩個(gè)鄰近電容器電極FGC2之間的有源區(qū)域L3的整個(gè)部分和兩個(gè)電容器電極FGC2各自沿第二方向X(較短方向)的較大部分。
在本例中，在兩個(gè)電容器電極FGC2之間的一個(gè)有源區(qū)域L3中，形成n型半導(dǎo)體區(qū)域31和p型半導(dǎo)體區(qū)域13。因此這種結(jié)構(gòu)對(duì)于克服襯底1S中的耗盡問題有效。
如上所述，浮動(dòng)?xùn)烹姌OFG由n+多晶硅制成，因此在頸部分FA處不可避免地形成pn結(jié)表面，使得與浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向相交。因此形成pn結(jié)表面使得與電位供給方向相交，這樣使電位的傳輸劣化，并且結(jié)果使數(shù)據(jù)的編程/擦除特性或讀出特性劣化。
當(dāng)在浮動(dòng)?xùn)烹姌OFG的上表面上形成硅化物層時(shí)，存在pn結(jié)表面而與浮動(dòng)?xùn)烹姌OFG的較長(zhǎng)方向相交，則不會(huì)引起問題，因?yàn)槟芙?jīng)由硅化物層供給電位。另一方面，在實(shí)施例10中，在浮動(dòng)?xùn)烹姌OFG的上表面上不形成硅化物層，因此形成pn結(jié)表面與浮動(dòng)?xùn)烹姌O的較長(zhǎng)方向相交，趨于使電位的傳輸劣化。因此，在本實(shí)施例10中，優(yōu)選地特別不在頸部分FA處形成pn結(jié)表面。
圖54說明另一例，其中在頸部分FA處不形成pn結(jié)表面。同樣在這種情況下，用作在引入n型雜質(zhì)時(shí)候所使用的掩膜的抗蝕劑膜，和用作在引入p型雜質(zhì)時(shí)候所用的掩膜的抗蝕劑膜是通過涂敷分開地得到的相應(yīng)抗蝕劑膜。
開口部分ND是一個(gè)用于從那里引入n型雜質(zhì)的開口部分。布置這個(gè)開口部分ND，使得與相互鄰近的兩個(gè)電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)和有源區(qū)域L3的上部分重疊。開口部分ND沿第一方向Y的長(zhǎng)度小于有源區(qū)域L3沿第一方向Y的長(zhǎng)度，但是從這個(gè)開口部分ND露出頸部分FA。開口部分PD和PE是用于從那里引入p型雜質(zhì)的開口部分。
如本例那樣在兩個(gè)電容器電極FGC之間的一個(gè)有源區(qū)域L3中形成n型半導(dǎo)體區(qū)域31和p型半導(dǎo)體區(qū)域13兩者，對(duì)于克服襯底1S中耗盡層的問題有效。因?yàn)樵陬i部分FA處不形成pn結(jié)表面，所以本例對(duì)于克服由電位傳輸劣化所引起的數(shù)據(jù)的編程/擦除特性或讀特性劣化的問題也有效。
然而，如本例那樣在一個(gè)有源區(qū)域L3中形成n型半導(dǎo)體區(qū)域31和p型半導(dǎo)體區(qū)域13兩者伴有以下問題。當(dāng)在濕法蝕刻或清洗期間使n型半導(dǎo)體區(qū)域31和p型半導(dǎo)體區(qū)域13所形成的pn結(jié)部分曝光時(shí)，產(chǎn)生光電功率，引起p型半導(dǎo)體區(qū)域31與n型半導(dǎo)體區(qū)域13之間的蝕刻速率差異。為了避免這樣的不便，在濕法蝕刻或清洗期間不使n型半導(dǎo)體區(qū)域31和p型半導(dǎo)體區(qū)域13所形成的pn結(jié)部分曝光。能采用如圖54說明的構(gòu)造，但是優(yōu)選地不在一個(gè)有源區(qū)域L3中形成pn結(jié)。
(實(shí)施例11)在實(shí)施例11中，將描述用來形成用于閃速存儲(chǔ)器的浮動(dòng)?xùn)烹姌O的導(dǎo)電類型不同的半導(dǎo)體區(qū)域的另一個(gè)構(gòu)造例子。
圖55是根據(jù)實(shí)施例11的半導(dǎo)體器件的閃速存儲(chǔ)器的存儲(chǔ)單元MC的平面圖，其中說明用于形成存儲(chǔ)單元MC中的n型半導(dǎo)體區(qū)域30和31及p型半導(dǎo)體區(qū)域13和15所使用的一個(gè)掩膜。同樣在本例中，用作引入n型雜質(zhì)時(shí)候所使用的掩膜的抗蝕劑膜，和用作引入p型雜質(zhì)時(shí)候所使用的掩膜的抗蝕劑膜是通過涂敷分開地得到的相應(yīng)抗蝕劑膜。
圖55說明的根據(jù)實(shí)施例11的閃速存儲(chǔ)器的存儲(chǔ)單元MC在電容器部分中的開口部分NB2的構(gòu)造上與圖52說明的存儲(chǔ)單元MC的構(gòu)造不同。這個(gè)開口部分NB2是在根據(jù)實(shí)施例11的半導(dǎo)體器件的制造步驟期間，在襯底1S(在這個(gè)階段的晶片)的主表面上方的第一抗蝕劑膜(掩膜)中形成的平面方形開口部分。它將是一個(gè)用于引入n型雜質(zhì)以形成n型半導(dǎo)體區(qū)域31的區(qū)域。
這個(gè)開口部分NB2沿第一方向Y的尺寸或布置與以上參考圖52所述那樣類似。開口部分NB2的不同之處是開口部分NB2沿第二方向X的長(zhǎng)度，從相互鄰近的兩個(gè)電容器電極FGC2中的一個(gè)沿第二方向X(較短方向)的中心，延伸到另一個(gè)電容器電極FGC2沿第二方向X(較短方向)的中心。從開口部分NB2，露出位于兩個(gè)鄰近電容器電極FGC2之間的有源區(qū)域L3的整個(gè)部分和這兩個(gè)電容器電極FGC2各自沿第二方向X(較短方向)的一半部分。
圖56是根據(jù)實(shí)施例11的半導(dǎo)體器件的閃速存儲(chǔ)器中的存儲(chǔ)單元MC的電荷注入/發(fā)射部分沿襯底1S的第二方向X的局部橫截面圖；以及圖57是根據(jù)實(shí)施例11的半導(dǎo)體器件的閃速存儲(chǔ)器中的存儲(chǔ)單元MC的電容器部分沿襯底1S的第二方向X的局部橫截面圖。
如圖56和圖57說明，在電荷注入/發(fā)射部分和電容器部分的電容器電極FGC1和FGC2中，n+型半導(dǎo)體區(qū)域40a和40b各自及p+型半導(dǎo)體區(qū)域41a和41b各自分別沿第二方向布置。在除電容器部分CWE和C外的部分中，浮動(dòng)?xùn)烹姌O是n+型。浮動(dòng)?xùn)烹姌OFG的其他構(gòu)造與實(shí)施例10類似。
采用這樣的構(gòu)造是因?yàn)楫?dāng)電容器電極FGC1或FGC2的導(dǎo)電類型為單一時(shí)，在電容器電極FGC1或FGC2之下的整個(gè)表面有時(shí)會(huì)由于施加于p阱HPW1或HPW2的電壓而變得耗盡。例如，當(dāng)電容器電極FGC1或FGC2的整個(gè)部分是n+型時(shí)，對(duì)p阱HPW1或HPW2施加一個(gè)負(fù)電壓，則在電容器電極FGC1或FGC2(在與柵絕緣膜10c或10d進(jìn)行接觸的部分的側(cè)上)之下的整個(gè)部分中產(chǎn)生一個(gè)耗盡層，然而對(duì)p阱HPW1或HPW2施加一個(gè)正電壓不會(huì)引起這樣的問題。結(jié)果，降低了有效耦合容量的減小，這樣帶來電容器電極FGC1或FGC2(浮動(dòng)?xùn)烹姌OFG)的電位控制效率的減小。這樣延緩了數(shù)據(jù)的編程速度和擦除速度，并且另外，使數(shù)據(jù)編程速度和擦除速度變得不穩(wěn)定。
另一方面，根據(jù)實(shí)施例11，在電容器電極FGC1或FGC2中形成具有兩種導(dǎo)電類型即p型和n型的半導(dǎo)體區(qū)域，即使對(duì)p阱HPW1或HPW2施加正電壓或負(fù)電壓，也使得可以將位于電容器電極FGC1或FGC2之下的兩部分中的一個(gè)保留未耗盡。這樣能夠增加有效耦合容量，并且從而有效地控制電容器電極FGC1或FGC2(浮動(dòng)?xùn)烹姌OFG)的電位。因此，能改善數(shù)據(jù)的編程速度和擦除速度。另外，能使數(shù)據(jù)編程速度或擦除速度穩(wěn)定。
將參考圖58和圖59描述在存儲(chǔ)單元MC中對(duì)數(shù)據(jù)編程或擦除的時(shí)候電容器部分C的狀態(tài)的一例。這里將描述存儲(chǔ)單元MC的電容器部分C的狀態(tài)，但是這種情況也適用于電荷注入/發(fā)射部分(電容器部分CWE)。
圖58是在根據(jù)實(shí)施例11的存儲(chǔ)單元MC中的數(shù)據(jù)編程的時(shí)候，電容器部分C沿半導(dǎo)體襯底1S的第二方向X的局部橫截面圖。
在對(duì)數(shù)據(jù)編程的時(shí)候，例如，將約+9V的正電壓施加于電容器部分C的p阱HPW1。在這種情況下，在電容器電極FGC2的p+型半導(dǎo)體區(qū)域41b中形成耗盡層43，但是在電容器電極FGC2的n+型半導(dǎo)體區(qū)域40b中不形成耗盡層43。這樣使得可以保持有效耦合容量，以便能有效地控制電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)的電位。因此能改善數(shù)據(jù)的編程速度。另外，能使數(shù)據(jù)編程速度穩(wěn)定。
圖59是在根據(jù)實(shí)施例11的存儲(chǔ)單元MC中的數(shù)據(jù)擦除的時(shí)候，電容器部分C沿襯底1S的第二方向X的局部橫截面圖。
在對(duì)數(shù)據(jù)擦除的時(shí)候，例如，將約-9V的負(fù)電壓施加于電容器部分C的p阱HPW1。在這種情況下，在電容器電極FGC2的n+型半導(dǎo)體區(qū)域40b中形成耗盡層43，但是在電容器電極FGC2的p+型半導(dǎo)體區(qū)域41b中不形成耗盡層43。這樣使得可以保持有效耦合容量，以便能有效地控制電容器電極FGC2(浮動(dòng)?xùn)烹姌OFG)的電位。因此能改善數(shù)據(jù)的擦除速度。另外，能使數(shù)據(jù)擦除速度穩(wěn)定。
基于一些實(shí)施例具體地描述了由本發(fā)明人做出的本發(fā)明。本發(fā)明不限于這些實(shí)施例或不由這些實(shí)施例所限制。不用說，在不違反本發(fā)明的范圍的情況下能進(jìn)行各種改變。
在以上描述中，作為構(gòu)成本發(fā)明的背景的利用領(lǐng)域，本發(fā)明人做出的本發(fā)明適用于一種半導(dǎo)體器件的制造方法。本發(fā)明不僅能適用于這種制造方法，而且能適用于各種方法，例如微機(jī)械的制造方法。在這種情況下，通過在其上形成有微機(jī)械的半導(dǎo)體襯底上形成上述閃速存儲(chǔ)器，能存儲(chǔ)微機(jī)械的簡(jiǎn)單信息。
本發(fā)明能應(yīng)用于具有非易失存儲(chǔ)器的半導(dǎo)體器件的制造工業(yè)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一主表面和在其背側(cè)的第二主表面；主電路形成區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方；和非易失存儲(chǔ)區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方，所述非易失存儲(chǔ)區(qū)域備有第一阱，具有第一導(dǎo)電類型并且在所述半導(dǎo)體襯底的所述主表面上方形成；第二阱，具有與所述第一導(dǎo)電類型相反類型的第二導(dǎo)電類型，并且布置為包圍在所述第一阱中；第三阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱電分離，而且包圍在所述第一阱中；第四阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱和所述第三阱電分離，而且包圍在所述第一阱中；和非易失存儲(chǔ)單元，布置為與所述第二阱、所述第三阱和所述第四阱兩維重疊，所述非易失存儲(chǔ)單元備有浮動(dòng)?xùn)烹姌O，布置為沿第一方向延伸，使得與所述第二阱、所述第三阱和所述第四阱兩維重疊；用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，在所述浮動(dòng)?xùn)烹姌O與所述第二阱兩維重疊的第一位置處形成；用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管，在所述浮動(dòng)?xùn)烹姌O與所述第三阱兩維重疊的第二位置處形成；和電容器元件，在所述浮動(dòng)?xùn)烹姌O與所述第四阱兩維重疊的第三位置處形成，所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件備有第一電極，在所述浮動(dòng)?xùn)烹姌O的所述第一位置處形成；第一絕緣膜，在所述第一電極與所述半導(dǎo)體襯底之間形成；一對(duì)第二導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第二阱中將所述第一電極夾在其之間的位置處形成；和所述第二阱，所述用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管備有第二電極，在所述浮動(dòng)?xùn)烹姌O的所述第二位置處形成；第二絕緣膜，在所述第二電極與所述半導(dǎo)體襯底之間形成；和一對(duì)第一導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第三阱中將所述第二電極夾在其之間的位置處形成，以及所述電容器元件備有第三電極，在所述浮動(dòng)?xùn)烹姌O的所述第三位置處形成；第三絕緣膜，在所述第三電極與所述半導(dǎo)體襯底之間形成；一對(duì)第二導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第四阱中將所述第三電極夾在其之間的位置處形成；和所述第四阱。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中在所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件處的數(shù)據(jù)重寫借助于整個(gè)溝道表面的FN隧道電流來實(shí)現(xiàn)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中從所述半導(dǎo)體襯底的外部供給的外部電源是單電源。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第三電極沿與所述第一方向相交的第二方向的長(zhǎng)度長(zhǎng)于所述第一電極和所述第二電極沿所述第二方向的長(zhǎng)度。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述第一絕緣膜的厚度為10nm或更大但不大于20nm。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中在所述主電路形成區(qū)域內(nèi)布置在第一操作電壓下驅(qū)動(dòng)的低擊穿電壓場(chǎng)效應(yīng)晶體管，和在比所述第一操作電壓高的第二操作電壓下驅(qū)動(dòng)的高擊穿電壓場(chǎng)效應(yīng)晶體管，以及其中所述低擊穿電壓場(chǎng)效應(yīng)晶體管的柵絕緣膜的膜厚度等于所述第一絕緣膜的膜厚度。
7.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中將選擇場(chǎng)效應(yīng)晶體管與所述非易失存儲(chǔ)單元的所述讀數(shù)據(jù)場(chǎng)效應(yīng)晶體管電連接，使得能夠選擇所述非易失存儲(chǔ)單元。
8.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一主表面和在其背側(cè)的第二主表面；主電路形成區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方；和非易失存儲(chǔ)區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方，所述非易失存儲(chǔ)區(qū)域備有第一阱，具有第一導(dǎo)電類型并且在所述半導(dǎo)體襯底的所述主表面上方形成；第二阱，具有與所述第一導(dǎo)電類型相反類型的第二導(dǎo)電類型，并且布置為包圍在所述第一阱中；第三阱，具有與所述第一導(dǎo)電類型相反類型的所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱電分離，而且包圍在所述第一阱中；第四阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱和所述第三阱電分離，而且包圍在所述第一阱中；和多個(gè)非易失存儲(chǔ)單元，布置為與所述第二阱、所述第三阱和所述第四阱兩維重疊，所述多個(gè)非易失存儲(chǔ)單元各備有浮動(dòng)?xùn)烹姌O，布置為沿第一方向延伸，使得與所述第二阱、所述第三阱和所述第四阱兩維重疊；用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，在所述浮動(dòng)?xùn)烹姌O與所述第二阱兩維重疊的第一位置處形成；用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管，在所述浮動(dòng)?xùn)烹姌O與所述第三阱兩維重疊的第二位置處形成；和電容器元件，在所述浮動(dòng)?xùn)烹姌O與所述第四阱兩維重疊的第三位置處形成，所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件備有第一電極，在所述浮動(dòng)?xùn)烹姌O的所述第一位置處形成；第一絕緣膜，在所述第一電極與所述半導(dǎo)體襯底之間形成；一對(duì)第二導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第二阱中將所述第一電極夾在其之間的位置處形成；和所述第二阱，所述用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管備有第二電極，在所述浮動(dòng)?xùn)烹姌O的所述第二位置處形成；第二絕緣膜，在所述第二電極與所述半導(dǎo)體襯底之間形成；和一對(duì)第一導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第三阱中將所述第二電極夾在其之間的位置處形成，以及所述電容器元件備有第三電極，在所述浮動(dòng)?xùn)烹姌O的所述第三位置處形成；第三絕緣膜，在所述第三電極與所述半導(dǎo)體襯底之間形成；一對(duì)第二導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第四阱中將所述第三電極夾在其之間的位置處形成；和所述第四阱。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中將選擇場(chǎng)效應(yīng)晶體管與所述多個(gè)非易失存儲(chǔ)單元的每一個(gè)非易失存儲(chǔ)單元的所述讀數(shù)據(jù)場(chǎng)效應(yīng)晶體管電連接，使得能夠選擇所述多個(gè)非易失存儲(chǔ)單元的所述每一個(gè)非易失存儲(chǔ)單元。
10.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一主表面和在其背側(cè)的第二主表面；主電路形成區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方；和非易失存儲(chǔ)區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方，所述非易失存儲(chǔ)區(qū)域備有第一阱，具有第一導(dǎo)電類型并且在所述半導(dǎo)體襯底的所述主表面上方形成；第二阱，具有與所述第一導(dǎo)電類型相反類型的第二導(dǎo)電類型，并且布置為包圍在所述第一阱中；第三阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱電分離，而且包圍在所述第一阱中；第四阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱和所述第三阱電分離，而且包圍在所述第一阱中；和非易失存儲(chǔ)單元，布置為與所述第二阱、所述第三阱和所述第四阱兩維重疊，所述非易失存儲(chǔ)單元備有浮動(dòng)?xùn)烹姌O，布置為沿第一方向延伸，使得與所述第二阱、所述第三阱和所述第四阱兩維重疊；用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，在所述浮動(dòng)?xùn)烹姌O與所述第二阱兩維重疊的第一位置處形成；用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管，在所述浮動(dòng)?xùn)烹姌O與所述第三阱兩維重疊的第二位置處形成；和電容器元件，在所述浮動(dòng)?xùn)烹姌O與所述第四阱兩維重疊的第三位置處形成，所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件備有第一電極，在所述浮動(dòng)?xùn)烹姌O的所述第一位置處形成；第一絕緣膜，在所述第一電極與所述半導(dǎo)體襯底之間形成；一對(duì)第二導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第二阱中將所述第一電極夾在其之間的位置處形成；和所述第二阱，所述用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管備有第二電極，在所述浮動(dòng)?xùn)烹姌O的所述第二位置處形成；第二絕緣膜，在所述第二電極與所述半導(dǎo)體襯底之間形成；和一對(duì)第一導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第三阱中將所述第二電極夾在其之間的位置處形成，所述電容器元件備有第三電極，在所述浮動(dòng)?xùn)烹姌O的所述第三位置處形成；第三絕緣膜，在所述第三電極與所述半導(dǎo)體襯底之間形成；一對(duì)第二導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第四阱中將所述第三電極夾在其之間的位置處形成；和所述第四阱，其中所述主電路形成區(qū)域在其中具有在第一操作電壓下驅(qū)動(dòng)的低擊穿電壓場(chǎng)效應(yīng)晶體管，和在比所述第一操作電壓高的第二操作電壓下驅(qū)動(dòng)的高擊穿電壓場(chǎng)效應(yīng)晶體管，其中所述非易失存儲(chǔ)單元的所述讀數(shù)據(jù)場(chǎng)效應(yīng)晶體管具有與其電連接的選擇場(chǎng)效應(yīng)晶體管，以便選擇所述非易失存儲(chǔ)單元，以及其中所述選擇場(chǎng)效應(yīng)晶體管的柵絕緣膜的厚度和柵長(zhǎng)度等于所述低擊穿電壓場(chǎng)效應(yīng)晶體管的厚度和柵長(zhǎng)度。
11.根據(jù)權(quán)利要求10的半導(dǎo)體器件，其中通過在形成一個(gè)用于形成所述低擊穿電壓場(chǎng)效應(yīng)晶體管的阱所使用的步驟，形成一個(gè)用于形成所述選擇場(chǎng)效應(yīng)晶體管的阱。
12.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一主表面和在其背側(cè)的第二主表面；主電路形成區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方；和非易失存儲(chǔ)區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方，所述非易失存儲(chǔ)區(qū)域備有第一阱，具有第一導(dǎo)電類型并且在所述半導(dǎo)體襯底的所述主表面上方形成；第二阱，具有與所述第一導(dǎo)電類型相反類型的第二導(dǎo)電類型，并且布置為包圍在所述第一阱中；第三阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱電分離，而且包圍在所述第一阱中；第四阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱和所述第三阱電分離，而且包圍在所述第一阱中；和非易失存儲(chǔ)單元，布置為與所述第二阱、所述第三阱和所述第四阱兩維重疊，所述非易失存儲(chǔ)單元備有浮動(dòng)?xùn)烹姌O，布置為沿第一方向延伸，使得與所述第二阱、所述第三阱和所述第四阱兩維重疊；用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，在所述浮動(dòng)?xùn)烹姌O與所述第二阱兩維重疊的第一位置處形成；用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管，在所述浮動(dòng)?xùn)烹姌O與所述第三阱兩維重疊的第二位置處形成；和電容器元件，在所述浮動(dòng)?xùn)烹姌O與所述第四阱兩維重疊的第三位置處形成，所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件備有第一電極，在所述浮動(dòng)?xùn)烹姌O的所述第一位置處形成；第一絕緣膜，在所述第一電極與所述半導(dǎo)體襯底之間形成；一對(duì)半導(dǎo)體區(qū)域，在所述第二阱中形成，使得將所述第一電極夾在其之間；和所述第二阱，所述用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管備有第二電極，在所述浮動(dòng)?xùn)烹姌O的所述第二位置處形成；第二絕緣膜，在所述第二電極與所述半導(dǎo)體襯底之間形成；和一對(duì)第一導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第三阱中形成，以將所述第二電極夾在其之間，以及所述電容器元件備有第三電極，在所述浮動(dòng)?xùn)烹姌O的所述第三位置處形成；第三絕緣膜，在所述第三電極與所述半導(dǎo)體襯底之間形成；一對(duì)半導(dǎo)體區(qū)域，在所述第四阱中形成，以將所述第三電極夾在其之間；和所述第四阱，其中構(gòu)成所述對(duì)的所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域具有相互相反的導(dǎo)電類型，和其中構(gòu)成所述對(duì)的所述電容器元件的所述半導(dǎo)體區(qū)域均具有所述第二導(dǎo)電類型。
13.根據(jù)權(quán)利要求12的半導(dǎo)體器件，其中在所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的布置區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O具有所述第一導(dǎo)電類型半導(dǎo)體區(qū)域和所述第二導(dǎo)電類型半導(dǎo)體區(qū)域兩者。
14.根據(jù)權(quán)利要求13的半導(dǎo)體器件，其中所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述布置區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O的所述第一導(dǎo)電類型半導(dǎo)體區(qū)域和所述第二導(dǎo)電類型半導(dǎo)體區(qū)域布置為，使得所述浮動(dòng)?xùn)烹姌O的所述導(dǎo)電類型沿所述第二方向分成所述第一導(dǎo)電類型和所述第二導(dǎo)電類型，所述第二方向是與所述第一方向相交的方向，以及其中所述浮動(dòng)?xùn)烹姌O的所述導(dǎo)電類型沿所述第一方向不分成所述第一導(dǎo)電類型和所述第二導(dǎo)電類型。
15.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中布置所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O的每一個(gè)的所述第一導(dǎo)電類型半導(dǎo)體區(qū)域與所述第二導(dǎo)電類型半導(dǎo)體區(qū)域之間的邊界，布置在所述第二方向的中心處。
16.根據(jù)權(quán)利要求13的半導(dǎo)體器件，其中在所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域?qū)退鲭娙萜髟乃霭雽?dǎo)體區(qū)域?qū)Φ纳媳砻嫔戏?，形成硅化物層，以及其中在所述浮?dòng)?xùn)烹姌O的上表面上方，不形成硅化物層而形成絕緣膜。
17.根據(jù)權(quán)利要求12的半導(dǎo)體器件，其中構(gòu)成所述對(duì)的所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域具有一種導(dǎo)電類型，以便防止在各區(qū)域內(nèi)形成所述第一導(dǎo)電類型與所述第二導(dǎo)電類型之間的邊界。
18.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一主表面和在其背側(cè)的第二主表面；主電路形成區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方；和非易失存儲(chǔ)區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方，所述非易失存儲(chǔ)區(qū)域備有第一阱，具有第一導(dǎo)電類型并且在所述半導(dǎo)體襯底的所述主表面上方形成；第二阱，具有與所述第一導(dǎo)電類型相反類型的第二導(dǎo)電類型，并且布置為包圍在所述第一阱中；第三阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱電分離，而且包圍在所述第一阱中；第四阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱和所述第三阱電分離，而且包圍在所述第一阱中；和非易失存儲(chǔ)單元，布置為與所述第二阱、所述第三阱和所述第四阱兩維重疊，所述非易失存儲(chǔ)單元備有浮動(dòng)?xùn)烹姌O，布置為沿第一方向延伸，使得與所述第二阱、所述第三阱和所述第四阱兩維重疊；用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，在所述浮動(dòng)?xùn)烹姌O與所述第二阱兩維重疊的第一位置處形成；用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管，在所述浮動(dòng)?xùn)烹姌O與所述第三阱兩維重疊的第二位置處形成；和電容器元件，在所述浮動(dòng)?xùn)烹姌O與所述第四阱兩維重疊的第三位置處形成，所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件備有第一電極，在所述浮動(dòng)?xùn)烹姌O的所述第一位置處形成；第一絕緣膜，在所述第一電極與所述半導(dǎo)體襯底之間形成；一對(duì)半導(dǎo)體區(qū)域，在所述第二阱中形成，使得將所述第一電極夾在其之間；和所述第二阱，所述用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管備有第二電極，在所述浮動(dòng)?xùn)烹姌O的所述第二位置處形成；第二絕緣膜，在所述第二電極與所述半導(dǎo)體襯底之間形成；和一對(duì)第一導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第三阱中形成，以將所述第二電極夾在其之間；以及所述電容器元件備有第三電極，在所述浮動(dòng)?xùn)烹姌O的所述第三位置處形成；第三絕緣膜，在所述第三電極與所述半導(dǎo)體襯底之間形成；一對(duì)半導(dǎo)體區(qū)域，在所述第四阱中形成，以將所述第三電極夾在其之間；和所述第四阱，其中構(gòu)成所述對(duì)的所述電容器元件的所述半導(dǎo)體區(qū)域具有相互相反的導(dǎo)電類型，以及其中構(gòu)成所述對(duì)的所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域均具有所述第二導(dǎo)電類型。
19.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中所述電容器元件布置區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O具有所述第一導(dǎo)電類型半導(dǎo)體區(qū)域和所述第二導(dǎo)電類型半導(dǎo)體區(qū)域兩者。
20.根據(jù)權(quán)利要求19的半導(dǎo)體器件，其中所述電容器元件布置區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O的所述第一導(dǎo)電類型半導(dǎo)體區(qū)域和所述第二導(dǎo)電類型半導(dǎo)體區(qū)域布置為，使得所述浮動(dòng)?xùn)烹姌O的所述導(dǎo)電類型沿所述第二方向分成所述第一導(dǎo)電類型和所述第二導(dǎo)電類型，所述第二方向是與所述第一方向相交的方向，以及其中所述浮動(dòng)?xùn)烹姌O的所述導(dǎo)電類型沿所述第一方向不分成所述第一導(dǎo)電類型和所述第二導(dǎo)電類型。
21.根據(jù)權(quán)利要求20的半導(dǎo)體器件，其中所述電容器元件布置區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O的每一個(gè)的所述第一導(dǎo)電類型半導(dǎo)體區(qū)域與所述第二導(dǎo)電類型半導(dǎo)體區(qū)域之間的邊界，布置在所述浮動(dòng)?xùn)烹姌O沿所述第二方向的中心處。
22.根據(jù)權(quán)利要求19的半導(dǎo)體器件，其中在所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域?qū)退鲭娙萜髟乃霭雽?dǎo)體區(qū)域?qū)Φ纳媳砻嫔戏?，形成硅化物層，以及在所述浮?dòng)?xùn)烹姌O的上表面上方，不形成硅化物層而形成絕緣膜。
23.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中構(gòu)成所述對(duì)的所述電容器元件的所述半導(dǎo)體區(qū)域具有一種導(dǎo)電類型，以便防止形成所述第一導(dǎo)電類型與所述第二導(dǎo)電類型之間的邊界。
24.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有第一主表面和在其背側(cè)的第二主表面；主電路形成區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方；和非易失存儲(chǔ)區(qū)域，布置在所述半導(dǎo)體襯底的所述第一主表面上方，所述非易失存儲(chǔ)區(qū)域備有第一阱，具有第一導(dǎo)電類型并且在所述半導(dǎo)體襯底的所述主表面上方形成；第二阱，具有與所述第一導(dǎo)電類型相反類型的第二導(dǎo)電類型，并且布置為包圍在所述第一阱中；第三阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱電分離，而且包圍在所述第一阱中；第四阱，具有所述第二導(dǎo)電類型，并且布置為沿所述第二阱延伸，同時(shí)與所述第二阱和所述第三阱電分離，而且包圍在所述第一阱中；和非易失存儲(chǔ)單元，布置為與所述第二阱、所述第三阱和所述第四阱兩維重疊，所述非易失存儲(chǔ)單元備有浮動(dòng)?xùn)烹姌O，布置為沿第一方向延伸，使得與所述第二阱、所述第三阱和所述第四阱兩維重疊；用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件，在所述浮動(dòng)?xùn)烹姌O與所述第二阱兩維重疊的第一位置處形成；用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管，在所述浮動(dòng)?xùn)烹姌O與所述第三阱兩維重疊的第二位置處形成；和電容器元件，在所述浮動(dòng)?xùn)烹姌O與所述第四阱兩維重疊的第三位置處形成，所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件備有第一電極，在所述浮動(dòng)?xùn)烹姌O的所述第一位置處形成；第一絕緣膜，在所述第一電極與所述半導(dǎo)體襯底之間形成；一對(duì)半導(dǎo)體區(qū)域，在所述第二阱中將所述第一電極夾在其之間的位置處形成；和所述第二阱，所述用于讀數(shù)據(jù)的場(chǎng)效應(yīng)晶體管備有第二電極，在所述浮動(dòng)?xùn)烹姌O的所述第二位置處形成；第二絕緣膜，在所述第二電極與所述半導(dǎo)體襯底之間形成；和一對(duì)第一導(dǎo)電類型的半導(dǎo)體區(qū)域，在所述第三阱中將所述第二電極夾在其之間的位置處形成；以及所述電容器元件備有第三電極，在所述浮動(dòng)?xùn)烹姌O的所述第三位置處形成；第三絕緣膜，在所述第三電極與所述半導(dǎo)體襯底之間形成；一對(duì)半導(dǎo)體區(qū)域，在所述第四阱中將所述第三電極夾在其之間的位置處形成；和所述第四阱，其中構(gòu)成所述對(duì)的所述電容器元件的所述半導(dǎo)體區(qū)域具有相互相反的導(dǎo)電類型，以及其中構(gòu)成所述對(duì)的所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域具有相互相反的導(dǎo)電類型。
25.根據(jù)權(quán)利要求24的半導(dǎo)體器件，其中所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件及所述電容器元件的所述布置區(qū)域內(nèi)的所述浮動(dòng)?xùn)烹姌O均具有所述第一導(dǎo)電類型半導(dǎo)體區(qū)域和所述第二導(dǎo)電類型半導(dǎo)體區(qū)域兩者。
26.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件及所述電容器元件的所述布置區(qū)域的各自內(nèi)的所述浮動(dòng)?xùn)烹姌O的所述第一導(dǎo)電類型半導(dǎo)體區(qū)域和所述第二導(dǎo)電類型半導(dǎo)體區(qū)域布置為，使得所述浮動(dòng)?xùn)烹姌O的所述導(dǎo)電類型沿所述第二方向分成所述第一導(dǎo)電類型和所述第二導(dǎo)電類型，所述第二方向是與所述第一方向相交的方向，以及其中所述浮動(dòng)?xùn)烹姌O的所述導(dǎo)電類型沿所述第一方向不分成所述第一導(dǎo)電類型和所述第二導(dǎo)電類型。
27.根據(jù)權(quán)利要求26的半導(dǎo)體器件，其中所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件及所述電容器元件的所述布置區(qū)域的各自內(nèi)的所述浮動(dòng)?xùn)烹姌O在其沿所述第二方向的中心處，具有所述第一導(dǎo)電類型半導(dǎo)體區(qū)域與所述第二導(dǎo)電類型半導(dǎo)體區(qū)域之間的邊界。
28.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中在所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域?qū)退鲭娙萜髟乃霭雽?dǎo)體區(qū)域?qū)Φ纳媳砻嫔戏剑纬晒杌飳?，以及其中在所述浮?dòng)?xùn)烹姌O的上表面上方，不形成硅化物層而形成絕緣膜。
29.根據(jù)權(quán)利要求24的半導(dǎo)體器件，其中構(gòu)成所述對(duì)的所述用于對(duì)數(shù)據(jù)進(jìn)行編程和擦除的元件的所述半導(dǎo)體區(qū)域具有一種導(dǎo)電類型，以便防止形成所述第一導(dǎo)電類型與所述第二導(dǎo)電類型之間的邊界，以及其中構(gòu)成所述對(duì)的所述電容器元件的所述半導(dǎo)體區(qū)域具有一種導(dǎo)電類型，以便防止形成所述第一導(dǎo)電類型與所述第二導(dǎo)電類型之間的邊界。
全文摘要
在一種非易失存儲(chǔ)單元的數(shù)據(jù)編程/擦除器件中，借助于整個(gè)溝道表面的FN隧道電流而重寫數(shù)據(jù)。在一個(gè)閃速存儲(chǔ)器形成區(qū)域內(nèi)的半導(dǎo)體襯底的埋置n阱中，以相互隔離形式布置p阱。在各p阱中，布置電容器部分、用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的電容器部分和用于讀數(shù)據(jù)的MISFET。在用于對(duì)數(shù)據(jù)進(jìn)行編程/擦除的電容器部分中，借助于整個(gè)溝道表面的FN隧道電流，執(zhí)行數(shù)據(jù)的重寫(編程和擦除)。
文檔編號(hào)H01L27/115GK101075619SQ20061015148
公開日2007年11月21日 申請(qǐng)日期2006年9月12日 優(yōu)先權(quán)日2005年9月13日
發(fā)明者岡保志, 志波和佳 申請(qǐng)人:株式會(huì)社瑞薩科技