專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，更具體地，涉及一種有效抑制軟誤差的半導(dǎo)體器件布局。
背景技術(shù)：
近年來，伴隨著由諸如MOSFET等場效應(yīng)晶體管組成的半導(dǎo)體器件的半導(dǎo)體工藝中的小型化，由輻射(例如，高能中子輻射、熱中子輻射和α輻射)導(dǎo)致的瞬態(tài)誤差(軟誤差)已成為公認(rèn)的問題。作為軟誤差的示例，有SEU(單擊反轉(zhuǎn))，即由輻射引起的電荷導(dǎo)致在節(jié)點(diǎn)累積的電荷減少，從而導(dǎo)致邏輯反轉(zhuǎn)發(fā)生。一般，SEU的發(fā)生取決于在信息存儲(chǔ)節(jié)點(diǎn)累積的電荷量(節(jié)點(diǎn)電壓*節(jié)點(diǎn)電容)和從由輻射在襯底產(chǎn)生的電荷中聚集到信息存儲(chǔ)節(jié)點(diǎn)的電荷量(收集電荷量)之間的權(quán)衡。收集電荷量一般與信息存儲(chǔ)節(jié)點(diǎn)的面積(準(zhǔn)確地，體積)成比例。作為本發(fā)明的發(fā)明人所作試驗(yàn)的結(jié)果，只要電壓電平恒定，則更小的擴(kuò)散層對SEU具有更高的抵抗性。如果電壓由于小型化而降低，則如上所述，降低率取決于累積電荷量與收集電荷量之間的關(guān)系。
SEU引起問題，例如，數(shù)據(jù)反轉(zhuǎn)，即存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)與原始數(shù)據(jù)不同。為給出針對SEU的典型對策，向存儲(chǔ)節(jié)點(diǎn)添加電容器，或向電路添加ECC(糾錯(cuò)碼)。
存儲(chǔ)單元能夠采取上述對策來避SEU。但是，如果針對在傳輸時(shí)鐘信號等的電路中發(fā)生的SEU來采用這種對策，則會(huì)降低工作速度，或顯著地增大芯片面積，所有這種對策不適用。
與存儲(chǔ)單元的SEU(單擊反轉(zhuǎn))形成對比的是，SET(單擊瞬態(tài)(single event transient))是由向單個(gè)傳輸邏輯電路(此后簡稱為“動(dòng)態(tài)電路”)發(fā)射的輻射所產(chǎn)生的噪聲引起的單次傳輸誤差。
關(guān)于SET(單擊瞬態(tài))，在Norbert Seifert等所著的“FrequencyDependent of Soft Error Rates for Sub-micron CMOS Technologies”中指出，SEU更有可能發(fā)生在具有更多信號通道和更高工作頻率的電路中。這種關(guān)系可以模型表達(dá)式表示，表達(dá)式1和2如下Pset∝f(f＝工作頻率)..(1)Pset∝N(N＝目標(biāo)信號通道)..(2)其中Pset表示誤差發(fā)生率。
即，隨著半導(dǎo)體集成電路的工作頻率提高，如表達(dá)式1所示，SET的發(fā)生增加。隨著半導(dǎo)體工藝中小型化的進(jìn)行和電路增大，如表達(dá)式2所示，SET的發(fā)生增加。
作為針對SET的對策，在Pitsini Mongkolkachit等所著的“Design Technique for Mitigation of Alpha-Particle-InducedSingle-Event Transients in Combinational Logic”中描述了一種使用多數(shù)電路或符合電路的防止SET的技術(shù)。但是，結(jié)合多數(shù)電路或符合電路會(huì)增大電路面積，因此有可能無法在有限面積中嵌入必需的功能部分。
一般，半導(dǎo)體集成電路的大多數(shù)塊具有工作模式和暫停模式。SET是發(fā)生在工作模式中的誤差。如上述解釋所示，一直高速工作的部分最需要針對SET的措施。這些部分的示例包括用于產(chǎn)生半導(dǎo)體集成電路的內(nèi)部時(shí)鐘的環(huán)形振蕩器電路。圖7示出傳統(tǒng)的典型環(huán)形振蕩器電路的示例。
在圖7的環(huán)形振蕩器電路中，奇數(shù)個(gè)反相器電路串聯(lián)，最末反相器電路的輸出是第一反相器電路的輸入。圖8示出組成環(huán)形振蕩器電路的反相器電路中的兩個(gè)的布局示例。
如圖8所示，在反相器電路中，PMOS晶體管排列在電源電壓VCC線側(cè)，NMOS晶體管排列在接地電壓GND線側(cè)。PMOS晶體管和NMOS晶體管之間共享柵極G。PMOS晶體管和NMOS晶體管的源區(qū)S與柵極G的一側(cè)鄰接，PMOS晶體管和NMOS晶體管的漏區(qū)D與柵極G的另一側(cè)鄰接。此外，PMOS晶體管的源區(qū)S與電源電壓VCC相連，NMOS晶體管的源區(qū)S與接地電壓GND相連。此外，PMOS晶體管和NMOS晶體管的漏區(qū)D彼此連接，它們之間的互連是每個(gè)反相器電路的輸出。對環(huán)形振蕩器電路的部件進(jìn)行布局，從而使反相器電路串行連接。
圖9示出反相器電路的另一布局示例。圖9的反相器電路與圖8的反相器電路的不同之處在于，使用公共源區(qū)S替代了圖8的兩個(gè)反相器電路的兩個(gè)源區(qū)，從而減少了布局面積。
但是，如果向圖8和9的環(huán)形振蕩器電路布局的反相器電路的輸出施加輻射，則反轉(zhuǎn)輸出的邏輯類型，并移動(dòng)所產(chǎn)生時(shí)鐘的相位，從而在一些情況下引起SET。時(shí)鐘相位移動(dòng)導(dǎo)致的問題在于，使用該時(shí)鐘的同步電路出現(xiàn)故障。以下詳細(xì)描述邏輯反轉(zhuǎn)。
圖10是在向NMOS晶體管的漏極施加輻射的情況下，沿圖8的反相器電路的線A-A’的剖面圖。NMOS晶體管具有源極S、柵極G和漏極D，在源極和漏極周圍形成耗盡層E。當(dāng)向NMOS晶體管的漏極施加輻射時(shí)，產(chǎn)生軌道上的一對空穴和電子。此時(shí)，由于這對空穴和電子產(chǎn)生的電場，耗盡層看上去擴(kuò)大了。這一區(qū)域稱作“漏斗區(qū)F”。
如圖11所示，在耗盡層E和漏斗區(qū)F中，空穴和電子由于漂移和擴(kuò)散而移動(dòng)。因此，當(dāng)電子聚焦在漏極D時(shí)，在NMOS晶體管的漏極D累積電子。因此，即使反相器電路的輸出是高電平(例如，電源電壓)，在一些情況下，反相器電路的輸出電壓降低到低電平(例如，接地電壓)。
作為針對上述問題的解決方法，日本待審專利申請公開No.2003-273709公開一種避免觸發(fā)器等的輸出反轉(zhuǎn)的技術(shù)。但是，在日本待審專利申請公開No.2003-273709中公開的電路通過向輸出級添加元件來防止所存儲(chǔ)的數(shù)據(jù)的反轉(zhuǎn)。因此，存在的問題在于，無法將該電路應(yīng)用于諸如環(huán)形振蕩器電路的一直工作的電路。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，半導(dǎo)體器件包括多個(gè)場效應(yīng)晶體管；以及包括場效應(yīng)晶體管的多個(gè)邏輯電路，每個(gè)場效應(yīng)晶體管包括彼此遠(yuǎn)離而形成的第一和第二漏區(qū)；在第一和第二漏區(qū)之間形成的至少一個(gè)源區(qū)；以及在第一漏區(qū)和源區(qū)之間，以及在第二漏區(qū)和源區(qū)之間形成的多個(gè)柵極。
根據(jù)本發(fā)明的一方面，半導(dǎo)體器件包括多個(gè)場效應(yīng)晶體管；以及具有包括場效應(yīng)晶體管的存儲(chǔ)節(jié)點(diǎn)的多個(gè)邏輯電路，每個(gè)場效應(yīng)晶體管包括彼此遠(yuǎn)離而形成的第一和第二漏區(qū)；在第一和第二漏區(qū)之間形成的至少一個(gè)源區(qū)；以及在第一漏區(qū)和源區(qū)之間，以及在第二漏區(qū)和源區(qū)之間形成的多個(gè)柵極。
根據(jù)本發(fā)明的半導(dǎo)體器件，因?yàn)槁﹨^(qū)彼此遠(yuǎn)離而形成，所以，即使向一個(gè)漏區(qū)施加輻射，并產(chǎn)生空穴或電子(總稱為“電荷”)，相對于漏區(qū)總面積的收集電荷量也比只有一個(gè)漏區(qū)的場效應(yīng)晶體管的少。因此，可以防止漏極的邏輯類型的反轉(zhuǎn)。
此外，因?yàn)閿U(kuò)大漏區(qū)來增加節(jié)點(diǎn)電容，所以，即使輻射產(chǎn)生了電荷，也可以抑制漏區(qū)的電壓改變。
此外，因?yàn)樵谠磪^(qū)的相對側(cè)形成漏區(qū)，所以電荷很少同時(shí)聚集到每個(gè)漏區(qū)。這是因?yàn)?，即使在一個(gè)漏區(qū)中產(chǎn)生電荷，在漏區(qū)之間插入的源區(qū)也吸收了大部分電荷，從而可以減少到達(dá)另一漏區(qū)的電荷量。因此，漏區(qū)的邏輯類型很難反轉(zhuǎn)，從而可以增強(qiáng)對SET的抵抗力。
此外，漏區(qū)彼此遠(yuǎn)離地形成，并為漏區(qū)提供公共的源區(qū)，由此可以減小源區(qū)的布局面積，從而可以最小化總布局面積。


從以下參考附圖的描述中，本發(fā)明的上述和其它目標(biāo)、優(yōu)點(diǎn)和特征將更加顯而易見，其中圖1是根據(jù)本發(fā)明第一實(shí)施例的環(huán)形振蕩器電路的電路圖；圖2是第一實(shí)施例的環(huán)形振蕩器電路的反相器電路中的兩個(gè)的布局；圖3是根據(jù)本發(fā)明第二實(shí)施例的環(huán)形振蕩器電路的反相器電路中的兩個(gè)的布局；圖4是根據(jù)本發(fā)明第三實(shí)施例的環(huán)形振蕩器電路的反相器電路中的兩個(gè)的布局；
圖5是根據(jù)本發(fā)明第四實(shí)施例的觸發(fā)器的電路圖；圖6是第四實(shí)施例的觸發(fā)器的布局；圖7是傳統(tǒng)環(huán)形振蕩器電路的電路圖；圖8示出傳統(tǒng)環(huán)形振蕩器電路的反相器電路中的兩個(gè)的布局示例；圖9示出傳統(tǒng)環(huán)形振蕩器電路的反相器電路中的兩個(gè)的另一布局示例；圖10是當(dāng)輻射入射到NMOS晶體管的漏區(qū)時(shí)，聚集的電荷的示意圖；以及圖11是示出當(dāng)輻射入射到NMOS晶體管的漏區(qū)時(shí)，聚集的電荷的移動(dòng)的示意圖。
具體實(shí)施例方式
現(xiàn)在將參考示例實(shí)施例描述本發(fā)明。本領(lǐng)域的技術(shù)人員將理解，可以采用本發(fā)明的說明來實(shí)現(xiàn)多種可選實(shí)施例，并且本發(fā)明不限于為解釋目的而示出的這些實(shí)施例。
第一實(shí)施例圖1示出根據(jù)本發(fā)明第一實(shí)施例的振蕩器電路(例如，環(huán)形振蕩器電路)。如圖1所示，環(huán)形振蕩器電路包括奇數(shù)個(gè)串聯(lián)的邏輯電路(例如，反相器電路)。例如，在硅半導(dǎo)體襯底上形成本實(shí)施例的環(huán)形振蕩器電路。圖2示出組成環(huán)形振蕩器電路的反相器電路中的兩個(gè)的布局。
參考圖2，詳細(xì)描述第一實(shí)施例的布局。如圖2所示，每個(gè)反相器電路具有兩個(gè)場效應(yīng)晶體管(例如，PMOS晶體管和NMOS晶體管)。反相器電路串聯(lián)連接，以作為環(huán)形振蕩器電路來工作。在以下描述中，圖2中從左到右的方向稱作X方向，圖2中向上的方向稱作Y方向。描述集中于一個(gè)反相器電路。
反相器電路包括沿X方向延伸的接地線GND和沿X方向延伸的電源線VCC。沿Y方向，依次排列接地線GND和電源線VCC。在接地線GND和電源線VCC之間形成NMOS晶體管和PMOS晶體管。
接地線GND與NMOS晶體管的源區(qū)S相連。電源線VCC與PMOS晶體管的源區(qū)S相連。此外，PMOS晶體管和NMOS晶體管共用柵極G，柵極與前一反相器電路的輸出相連。PMOS晶體管的漏區(qū)D與NMOS晶體管的漏區(qū)D相連，漏區(qū)D之間的互連是反相器電路的輸出。輸出與后一反相器電路的柵極相連。
柵極G沿Y方向延伸，并具有矩形形狀。針對每個(gè)晶體管對(NMOS晶體管和PMOS晶體管)形成兩個(gè)柵極G，并將其在除晶體管的源區(qū)S和漏區(qū)D之外的區(qū)域中相連。即，形成柵極G，從而使多個(gè)柵極彼此連接在一起，作為一個(gè)MOS晶體管的柵極來工作。在本實(shí)施例中，在PMOS晶體管和NMOS晶體管上，以H形狀形成柵極G。
在每個(gè)晶體管內(nèi)部，NMOS晶體管和PMOS晶體管的源區(qū)S夾在兩個(gè)柵極G之間。此外，在每個(gè)晶體管內(nèi)部，NMOS晶體管和PMOS晶體管的漏區(qū)D與源區(qū)S隔著柵極G相對。即，對每個(gè)晶體管進(jìn)行布局，使得在俯視時(shí)，沿X方向依次排列漏區(qū)D、柵極G、源區(qū)S、柵極S和漏區(qū)D。分離的漏區(qū)(第一和第二漏區(qū))通過連線彼此連接，作為一個(gè)漏區(qū)來工作。
圖2中，沿X方向排列根據(jù)上述布局配置的兩個(gè)反相器電路?？梢酝ㄟ^串聯(lián)上述反相器電路來獲得環(huán)形振蕩器電路。
如上所述，對本發(fā)明的半導(dǎo)體器件的部件進(jìn)行布局，使得在一個(gè)晶體管中的分離的多個(gè)漏區(qū)D通過連線連接在一起，來作為一個(gè)漏區(qū)工作，并為多個(gè)漏區(qū)D設(shè)置公共源區(qū)。因此，即使向一個(gè)漏區(qū)D施加輻射，并產(chǎn)生空穴或電子(總稱為“電荷”)，也只在這一個(gè)漏區(qū)(一個(gè)分離的漏區(qū))中累積電荷。同時(shí)，夾在漏區(qū)D之間的源區(qū)S吸收電荷，從而在另一漏區(qū)D中幾乎不會(huì)累積電荷。因此，即使電荷聚焦在一個(gè)漏區(qū)D中，在該漏區(qū)D中原始累積的電荷量減少，也可以使用在另一漏區(qū)D中累積的電荷來抑制漏區(qū)D的電壓改變。因此，可以防止輸出節(jié)點(diǎn)的邏輯反轉(zhuǎn)。
在只有一個(gè)漏區(qū)D的傳統(tǒng)布局中，當(dāng)由于輻射而產(chǎn)生電荷時(shí)，電荷聚焦在一個(gè)漏區(qū)D中，因此在源區(qū)D中累積的原始電荷的大部分消失，從而顯著地改變了電壓電平。這就導(dǎo)致輸出節(jié)點(diǎn)的邏輯類型反轉(zhuǎn)的問題。
在本實(shí)施例的布局中，針對兩個(gè)漏區(qū)D形成一個(gè)源區(qū)S。即，因?yàn)樵磪^(qū)S的數(shù)量少于漏區(qū)D的數(shù)量，所以雖然增加了漏區(qū)D的數(shù)量，但是可以最小化布局面積的增加。另一方面，傳統(tǒng)晶體管具有一個(gè)源區(qū)、一個(gè)漏區(qū)和一個(gè)柵極。為形成具有分離漏區(qū)的晶體管，必須將兩個(gè)傳統(tǒng)晶體管相連。所以，擴(kuò)大了具有分離漏區(qū)的晶體管的布局面積。此外，與多數(shù)電路或符合電路相比，較小的布局面積可以增強(qiáng)對SET的抵抗力。
在本實(shí)施例中，將一個(gè)MOSFET的漏區(qū)劃分成兩個(gè)區(qū)。在電路特性方面，這是不希望的，因?yàn)榉聪嗥麟娐返妮敵鲭娙菰黾?。因此，至今還沒有嘗試將如上述配置的多個(gè)反相器電路連接，作為振蕩電路來工作。
本發(fā)明在電路特性方面的問題并不嚴(yán)重，這是因?yàn)椴捎卯?dāng)今先進(jìn)的小型化技術(shù)，在漏區(qū)中實(shí)現(xiàn)了O.5μm或更小的擴(kuò)散層寬度A。小的擴(kuò)散層寬度A意味著由施加的輻射產(chǎn)生的以及收集電荷量很少。因此，作為本發(fā)明更優(yōu)選的實(shí)施例，減小漏區(qū)擴(kuò)散層寬度A，而不會(huì)使破壞MOSFET的特性。
當(dāng)電源電壓是1.5V或更低時(shí)，本發(fā)明的有益效果明顯可見。在1.5V或更低的電源電壓上，擴(kuò)散層的電荷量減少，所以，即使收集電荷量較少，器件也容易受到由輻射在襯底產(chǎn)生的電荷。因此，在傳統(tǒng)的反相器電路布局中，當(dāng)降低電源電壓時(shí)，器件更容易受到電荷的影響。如果進(jìn)一步小型化并進(jìn)一步降低電源電壓，本發(fā)明的有益效果將更加明顯。
第二實(shí)施例圖3示出根據(jù)本發(fā)明第二實(shí)施例的反相器電路的布局。第二實(shí)施例的反相器電路的布局與第一實(shí)施例的反相器電路的布局的不同之處在于，在兩個(gè)反相器電路之間添加了阱電勢擴(kuò)散層區(qū)well(N型擴(kuò)散層)和襯底電勢擴(kuò)散層區(qū)sub(P型擴(kuò)散層)。相同參考數(shù)字指定給與第一實(shí)施例相同的布局部分，并在這里省略了其描述。
第二實(shí)施例的反相器電路的布局如下所述。第二實(shí)施例的反相器電路具有設(shè)置在兩個(gè)鄰接反相器電路之間的阱電勢擴(kuò)散層區(qū)well和襯底電勢擴(kuò)散層區(qū)sub。阱電勢擴(kuò)散層區(qū)well與電源電壓VCC相連，并形成在兩個(gè)鄰接的PMOS晶體管之間。此外，阱電勢擴(kuò)散層區(qū)well的四個(gè)側(cè)面中有三個(gè)側(cè)面以PMOS晶體管的每個(gè)漏區(qū)為界；這三個(gè)側(cè)面不與柵極相鄰接。
襯底電勢擴(kuò)散層區(qū)sub與接地電源GND相連，并形成在兩個(gè)鄰接的NMOS反相器電路之間。此外，襯底電勢擴(kuò)散層區(qū)sub的四個(gè)側(cè)面中有三個(gè)側(cè)面以NMOS晶體管的每個(gè)漏區(qū)為界；這三個(gè)側(cè)面不與柵極相鄰接。
采用上述布局，例如，即使輻射通過多個(gè)元件進(jìn)入器件，產(chǎn)生的電荷也被阱電勢擴(kuò)散層區(qū)well或襯底電勢擴(kuò)散層區(qū)sub吸收。因此，沒有被施加輻射的元件可以抑制由于輻射產(chǎn)生的電荷的影響。因此，第二實(shí)施例的反相器電路具有比第一實(shí)施例的反相器電路更強(qiáng)的對SET的抵抗力。
第三實(shí)施例圖4示出根據(jù)本發(fā)明的第三實(shí)施例的反相器電路的布局。第三實(shí)施例的反相器電路的布局與第二實(shí)施例的反相器電路的布局的不同之處在于，增加了每個(gè)晶體管的源區(qū)和漏區(qū)的數(shù)量。相同參考數(shù)字指定給與第一實(shí)施例相同的布局部分，并在這里省略了其描述。
以下詳細(xì)描述第三實(shí)施例的反相器電路的布局。第三實(shí)施例的反相器電路的布局與第一實(shí)施例的反相器電路的布局實(shí)質(zhì)上相同。以下描述集中在第一實(shí)施例與第三實(shí)施例的不同之處。
本實(shí)施例的柵極G沿Y方向延伸，并具有矩形形狀。每個(gè)晶體管對(NMOS晶體管和PMOS晶體管)具有4個(gè)柵極G，并在除晶體管的源區(qū)S和漏區(qū)D之外的部分將這4個(gè)柵極G連接在一起。
設(shè)置NMOS晶體管和PMOS晶體管的源區(qū)S，使得每個(gè)晶體管具有兩個(gè)源區(qū)。此外，在將NMOS晶體管和PMOS晶體管的漏區(qū)D劃分成每個(gè)晶體管中3個(gè)區(qū)。每個(gè)晶體管的元件布局如下當(dāng)俯視時(shí)，沿X方向依次排列漏區(qū)D、柵極G、源區(qū)S、柵極G、漏區(qū)D、柵極G、源區(qū)S、柵極G和漏區(qū)D。
采用上述布局，雖然在第一和第二實(shí)施例中將漏區(qū)劃分成兩個(gè)區(qū)，但是將第三實(shí)施例的反相器電路的漏區(qū)劃分成3個(gè)。因此，與第一和第二實(shí)施例相比，即使向一個(gè)漏區(qū)施加輻射，并且在漏區(qū)原始累積的電荷減少，也會(huì)保持剩余兩個(gè)漏區(qū)中累積的電荷，從而可以抑制輸出電壓的改變。
此外，因?yàn)樵诜聪嗥麟娐分g形成阱電勢擴(kuò)散層區(qū)well和襯底電勢擴(kuò)散層區(qū)sub，如第二實(shí)施例中一樣，可以最小化產(chǎn)生的電荷對鄰接元件的影響。
第四實(shí)施例本發(fā)明第四實(shí)施例解釋將上述晶體管用在觸發(fā)器的存儲(chǔ)節(jié)點(diǎn)中的示例。圖5示出第四實(shí)施例的觸發(fā)器。圖5的觸發(fā)器具有連接來組成反相器電路的兩對PMOS晶體管PM和NMOS晶體管NM，反相器電路對用作存儲(chǔ)單元。兩個(gè)存儲(chǔ)節(jié)點(diǎn)對應(yīng)于存儲(chǔ)單元的反相器電路的輸出端；一個(gè)節(jié)點(diǎn)稱作“節(jié)點(diǎn)1”，另一個(gè)稱作“節(jié)點(diǎn)2”。
圖6示出觸發(fā)器的布局。如圖6所示，在電源線VCC和接地線GND之間形成作為觸發(fā)器的存儲(chǔ)節(jié)點(diǎn)的晶體管。在本實(shí)施例中，用在觸發(fā)器的存儲(chǔ)節(jié)點(diǎn)中的晶體管元件的布局與第一實(shí)施例的反相器電路的一樣。
用作觸發(fā)器的存儲(chǔ)節(jié)點(diǎn)的每個(gè)晶體管具有兩個(gè)漏區(qū)D和一個(gè)源區(qū)S。在每個(gè)漏區(qū)D和源區(qū)S之間形成柵極G。在本實(shí)施例中，橫過PMOS晶體管和NMOS晶體管設(shè)置兩個(gè)柵極G，并將其相連。在本實(shí)施例中，以類似H的形狀形成柵極。
觸發(fā)器存儲(chǔ)節(jié)點(diǎn)的每個(gè)晶體管的兩個(gè)漏區(qū)通過連線相連，從而組成存儲(chǔ)節(jié)點(diǎn)(例如，節(jié)點(diǎn)1或節(jié)點(diǎn)2)。
圖6的晶體管是按照圖5的電路圖來相連。
如上所述，如果將第四實(shí)施例的布局應(yīng)用于作為存儲(chǔ)節(jié)點(diǎn)的晶體管，即使輻射被發(fā)送到作為存儲(chǔ)節(jié)點(diǎn)的漏區(qū)D之一時(shí)，也可以使用在另一漏區(qū)D中累積的電荷來抑制存儲(chǔ)節(jié)點(diǎn)的電壓改變。即，第四實(shí)施例的布局也可以抑制諸如SEU的軟誤差的發(fā)生。
此外，可以將觸發(fā)器用作SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)單元。
作為本發(fā)明的其它實(shí)施例，例如，可以根據(jù)本發(fā)明的元件布局來配置觸發(fā)器。因此，可以增強(qiáng)觸發(fā)器對軟誤差的抵抗力。此外，如果根據(jù)第一實(shí)施例排列的元件彼此遠(yuǎn)離地放置并通過連線并聯(lián)，則也可以增強(qiáng)對軟誤差的抵抗力。
上述實(shí)施例采用示例描述MOSFET，但是晶體管可以是在精細(xì)設(shè)計(jì)規(guī)則工藝中廣泛使用的MISFET(金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)。
顯而易見，本發(fā)明不限于上述實(shí)施例，在不背離本發(fā)明的范圍和精神的前提下，可以修改并改變上述實(shí)施例。
權(quán)利要求
1.一種半導(dǎo)體器件，包括多個(gè)場效應(yīng)晶體管；以及由所述場效應(yīng)晶體管組成多個(gè)邏輯電路，每個(gè)場效應(yīng)晶體管包括第一和第二漏區(qū)，彼此遠(yuǎn)離而形成；至少一個(gè)源區(qū)，形成在第一和第二漏區(qū)之間；以及多個(gè)柵極，形成在第一漏區(qū)和源區(qū)之間，以及在第二漏區(qū)和源區(qū)之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述邏輯電路是其中有串聯(lián)的多個(gè)邏輯電路的振蕩電路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中邏輯電路是觸發(fā)器電路。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中觸發(fā)器電路是SRAM單元。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中第一和第二漏區(qū)是插在源區(qū)之間，或在源區(qū)和阱電勢擴(kuò)散層區(qū)之間，或在源區(qū)和襯底電勢擴(kuò)散層區(qū)之間。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中在場效應(yīng)晶體管中，彼此遠(yuǎn)離而形成的漏區(qū)的數(shù)量多于源區(qū)的數(shù)量。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中第一和第二漏區(qū)連接在一起，作為一個(gè)漏區(qū)來工作。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中多個(gè)柵極連接在一起，作為一個(gè)柵極來工作。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中每個(gè)漏區(qū)的擴(kuò)散層寬度是0.5μm或更小。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中由場效應(yīng)晶體管組成的電路的電源電壓是1.5V或更低。
11.一種半導(dǎo)體器件，包括多個(gè)場效應(yīng)晶體管；以及多個(gè)邏輯電路，具有包括場效應(yīng)晶體管的存儲(chǔ)節(jié)點(diǎn)，每個(gè)場效應(yīng)晶體管包括第一和第二漏區(qū)，彼此遠(yuǎn)離而形成；至少一個(gè)源區(qū)，形成在第一和第二漏區(qū)之間；以及多個(gè)柵極，形成在第一漏區(qū)和源區(qū)之間，以及在第二漏區(qū)和源區(qū)之間。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中邏輯電路是觸發(fā)器電路。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中觸發(fā)器電路是SRAM單元。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中第一和第二漏區(qū)是插在源區(qū)之間，或在源區(qū)和阱電勢擴(kuò)散層區(qū)之間，或在源區(qū)和襯底電勢擴(kuò)散層區(qū)之間。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中在場效應(yīng)晶體管中，彼此遠(yuǎn)離而形成的漏區(qū)的數(shù)量多于源區(qū)的數(shù)量。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中第一和第二漏區(qū)連接在一起，作為一個(gè)漏區(qū)來工作。
17.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中多個(gè)柵極連接在一起，作為一個(gè)柵極來工作。
18.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中每個(gè)漏區(qū)的擴(kuò)散層寬度是0.5μm或更小。
19.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中由場效應(yīng)晶體管組成的電路的電源電壓是1.5V或更低。
20.一種半導(dǎo)體器件，包括邏輯電路，具有兩級；以及所述兩級之一，具有兩個(gè)場效應(yīng)晶體管，兩個(gè)場效應(yīng)晶體管中的每個(gè)具有兩個(gè)柵極；源區(qū)，形成在兩個(gè)柵極之間；以及兩個(gè)漏區(qū)，設(shè)置來使得各個(gè)柵極插入在所述源區(qū)與各個(gè)漏區(qū)之間。
全文摘要
一種根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件包括多個(gè)場效應(yīng)晶體管；以及由場效應(yīng)晶體管組成的多個(gè)邏輯電路，每個(gè)場效應(yīng)晶體管包括彼此遠(yuǎn)離而形成的第一和第二漏區(qū)；在第一和第二漏區(qū)之間形成的至少一個(gè)源區(qū)；以及在第一漏區(qū)和源區(qū)之間，以及在第二漏區(qū)和源區(qū)之間形成的多個(gè)柵極。
文檔編號H01L29/40GK1929140SQ20061012815
公開日2007年3月14日 申請日期2006年9月6日 優(yōu)先權(quán)日2005年9月6日
發(fā)明者古田博伺, 高橋弘行 申請人:恩益禧電子股份有限公司