專利名稱：半導(dǎo)體大規(guī)模集成電路及半導(dǎo)體大規(guī)模集成電路制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體LSI(大規(guī)模集成)電路以及半導(dǎo)體LSI電路的制造方法。更具體地，涉及具有高度集成和微觀結(jié)構(gòu)的基本邏輯門，比如與非(NAND)門和或非(NOR)門的半導(dǎo)體LSI電路。
背景技術(shù)：
具有由基本邏輯門電路比如與非門和或非門組成的LSI邏輯區(qū)的常規(guī)基本器件具有使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的基本結(jié)構(gòu)，如圖1所示。如圖1所示，通過在半導(dǎo)體襯底72上形成阱區(qū)74、器件隔離區(qū)54比如淺溝槽隔離(STI)，來制造常規(guī)CMOS結(jié)構(gòu)。然后，具有分別作為源極和漏極區(qū)的n+擴(kuò)散區(qū)64和66的nMOSFET以及具有分別作為源極和漏極區(qū)的p+擴(kuò)散區(qū)70和68的pMOSFET連接到公共輸入端50以及在半導(dǎo)體襯底72上隔著各自的柵極絕緣層58和62形成的柵極電極56和60。漏極區(qū)66和68連接到公共輸出端52。圖1所示的CMOS結(jié)構(gòu)通過將nMOSFET的n+擴(kuò)散區(qū)64連接到地電位VSS(未在圖中示出)和將pMOSFET的p+擴(kuò)散區(qū)70連接到電源電壓VDD(未在圖中示出)，能夠形成CMOS反相器。另一方面，制造與非門或或非門需要兩個(gè)CMOS結(jié)構(gòu)或四個(gè)MOSFET。
通過形成公共金屬區(qū)作為pMOSFET和nMOSFET的漏極區(qū)可以提供緊湊的CMOS結(jié)構(gòu)(例如，日本專利申請(qǐng)?zhí)卦S公開No.2002-289697)。該結(jié)構(gòu)僅提供了非(NOT)門。
已經(jīng)公開了包括具有在絕緣基板上形成的背柵極電極、第一柵極絕緣層、有源半導(dǎo)體層、第二柵極絕緣層和柵極電極的多層的閾值可控薄膜晶體管(TFT)的半導(dǎo)體器件結(jié)構(gòu)(例如，日本專利申請(qǐng)?zhí)卦S公開No.2001-51292)。上述公開顯示了背柵極電極僅用于修正閾值電壓，但沒有公開利用雙柵極結(jié)構(gòu)的基本邏輯門。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方案為半導(dǎo)體LSI電路。該電路包括第一半導(dǎo)體區(qū)；在第一半導(dǎo)體區(qū)一側(cè)上的第一柵極絕緣層；在第一柵極絕緣層上的第一柵極電極；布置為把第一半導(dǎo)體區(qū)夾在中間的第一源極區(qū)和共用漏極區(qū)；在第一半導(dǎo)體區(qū)的另一側(cè)上的第二柵極絕緣層；在第二柵極絕緣層上的第二柵極電極；靠近共用漏極區(qū)的第二半導(dǎo)體區(qū)；在第二半導(dǎo)體區(qū)一側(cè)上的第三柵極絕緣層；在第三柵極絕緣層上的第三柵極電極；靠近第二半導(dǎo)體區(qū)并且面對(duì)共用漏極區(qū)的第二源極區(qū)；在第二半導(dǎo)體區(qū)的另一側(cè)上的第四柵極絕緣層；以及在第四柵極絕緣層上的第四柵極電極。第一半導(dǎo)體區(qū)、第一柵極絕緣層、第一柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第一晶體管。第一半導(dǎo)體區(qū)、第二柵極絕緣層、第二柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第二晶體管。第二半導(dǎo)體區(qū)、第三柵極絕緣層、第三柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第三晶體管。第二半導(dǎo)體區(qū)、第四柵極絕緣層、第四柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第四晶體管。
本發(fā)明的另一個(gè)方案為半導(dǎo)體LSI電路。該電路包括第一半導(dǎo)體區(qū)；在第一半導(dǎo)體區(qū)一側(cè)上的第一柵極絕緣層；在第一柵極絕緣層上的第一浮動(dòng)?xùn)艠O電極；在第一浮動(dòng)?xùn)艠O電極上并由第一柵極間絕緣層提供的第一控制柵極電極；把第一半導(dǎo)體區(qū)夾在中間的第一源極區(qū)和共用漏極區(qū)；在第一半導(dǎo)體區(qū)的另一側(cè)上的第二柵極絕緣層；在第二柵極絕緣層上的第二浮動(dòng)?xùn)艠O電極；在第二浮動(dòng)?xùn)艠O電極上并由第一柵極間絕緣層提供的第二控制柵極電極；靠近共用漏極區(qū)的第二半導(dǎo)體區(qū)；在第二半導(dǎo)體區(qū)一側(cè)上的第三柵極絕緣層；在第三柵極絕緣層上的第三浮動(dòng)?xùn)艠O電極；在第三浮動(dòng)?xùn)艠O電極上并由第二柵極間絕緣層提供的第三控制柵極電極；靠近第二半導(dǎo)體區(qū)并且面對(duì)共用漏極區(qū)的第二源極區(qū)；在第二半導(dǎo)體區(qū)的另一側(cè)上的第四柵極絕緣層；在第四柵極絕緣層上的第四浮動(dòng)?xùn)艠O電極；以及在第四浮動(dòng)?xùn)艠O電極上并由第二柵極間絕緣層提供的第四控制柵極。第一半導(dǎo)體區(qū)、第一柵極絕緣層、第一柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第一晶體管。第一半導(dǎo)體區(qū)、第二柵極絕緣層、第二柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第二晶體管。第二半導(dǎo)體區(qū)、第三柵極絕緣層、第三柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第三晶體管。第二半導(dǎo)體區(qū)、第四柵極絕緣層、第四柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第四晶體管。
本發(fā)明的另一個(gè)方案為半導(dǎo)體LSI電路的制造方法。該方法包括在絕緣襯底上淀積半導(dǎo)體層，并通過活性離子蝕刻形成平坦的半導(dǎo)體層；通過熱氧化或者淀積在半導(dǎo)體層的表面上形成柵極絕緣層；淀積柵極電極材料以形成nMOSFET柵極電極和pMOSFET柵極電極；對(duì)光致抗蝕劑構(gòu)圖，并通過離子注入、固相擴(kuò)散或汽相擴(kuò)散摻雜施主雜質(zhì)而形成n+源極區(qū)；對(duì)光致抗蝕劑構(gòu)圖，并通過離子注入、固相擴(kuò)散或汽相擴(kuò)散摻雜受主雜質(zhì)形成p+源極區(qū)；以及除去露出的柵極絕緣層，淀積和加熱金屬材料，例如，鈦(Ti)或鈷(Co)，以便激活n+源極區(qū)和p+源極區(qū)，同時(shí)，在半導(dǎo)體層的裸露表面上形成金屬硅化物，并除去沒有與硅化物起反應(yīng)的金屬材料。
本發(fā)明提供半導(dǎo)體LSI電路，其中在小區(qū)域中形成基本與非/或非門。結(jié)果，提供高度集成的和微觀的結(jié)構(gòu)。


圖1示出了常規(guī)的基本CMOS的示意剖面結(jié)構(gòu)；圖2A示出了根據(jù)本發(fā)明的實(shí)施例，由半導(dǎo)體LSI電路構(gòu)成的與非門的基本電路結(jié)構(gòu)；
圖2B示出了根據(jù)本發(fā)明的實(shí)施例，由半導(dǎo)體LSI電路構(gòu)成的或非門的基本電路結(jié)構(gòu)；圖3A是圖2A的與非門的真值表；圖3B是圖2B的或非門的真值表；圖4示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖5是顯示圖4中的nMOSFET和pMOSFET的電流-電壓特性的曲線圖；圖6示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖7是顯示圖6中的nMOSFET和pMOSFET的電流-電壓特性的曲線圖；圖8示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖9是顯示圖8中的nMOSFET和pMOSFET的電流-電壓特性的曲線圖；圖10示出了根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖11是顯示圖10中的nMOSFET和pMOSFET的電流-電壓特性的曲線圖；圖12示出了根據(jù)本發(fā)明的第一到第四實(shí)施例，半導(dǎo)體LSI電路器件結(jié)構(gòu)的鳥瞰圖；圖13A是描述提供根據(jù)本發(fā)明的第一到第四實(shí)施例的半導(dǎo)體LSI電路的器件結(jié)構(gòu)或平坦的半導(dǎo)體層8的示例性制造工藝的示意圖；圖13B是描繪柵極絕緣層9的形成的示意圖；圖13C的示意圖描繪了淀積柵極電極材料，然后形成nMOSFET柵極電極20和22以及pMOSFET柵極電極24和26；圖13D的示意圖描繪了對(duì)光致抗蝕劑11構(gòu)圖，然后形成n+源極區(qū)16的圖；
圖13E的示意圖描繪了對(duì)光致抗蝕劑13構(gòu)圖，然后形成p+源極區(qū)18的圖；圖13F所示的工藝是除去露出的柵極絕緣層9，淀積金屬材料，然后形成金屬硅化物15和17；圖14示出了根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖15示出了根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖16示出了根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖17示出了根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖18示出了根據(jù)本發(fā)明第九實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖19示出了根據(jù)本發(fā)明第十實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖20示出了根據(jù)本發(fā)明第十一實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖21示出了根據(jù)本發(fā)明第十二實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)；圖22是顯示由于負(fù)偏壓溫度不穩(wěn)定性(NBTI)而導(dǎo)致的MOSFET閾值變化的曲線圖；以及圖23示出了根據(jù)本發(fā)明第十三實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。
具體實(shí)施例方式
下面參考附圖介紹本發(fā)明的多種實(shí)施例。應(yīng)當(dāng)注意，所有附圖中，相同或類似的附圖標(biāo)記用來表示相同或類似的部件和元件，并且將省略或簡化對(duì)相同或類似部件和元件的說明。
通常，與表達(dá)器件結(jié)構(gòu)的傳統(tǒng)方式一樣，應(yīng)當(dāng)理解，各個(gè)附圖之間以及在某個(gè)圖的內(nèi)部，都不是按比例繪制的，特別是，器件剖面圖為了有利于讀圖是任意繪制的。
在以下的說明中將闡述大量細(xì)節(jié)以便徹底了解本發(fā)明。然而，對(duì)本領(lǐng)域的技術(shù)人員顯而易見的是，不用這樣的細(xì)節(jié)也可以實(shí)施本發(fā)明。在其它情況下，以剖面圖的形式示出了眾所周知的器件結(jié)構(gòu)，以免由于不必要的細(xì)節(jié)而遮蔽真正的發(fā)明。
下面將參考附圖描述本發(fā)明的實(shí)施例。在以下附圖之中，相同或類似的附圖標(biāo)記表示相同的或類似的部分。以下顯示的實(shí)施例作為用以實(shí)現(xiàn)根據(jù)本發(fā)明的技術(shù)思想的器件結(jié)構(gòu)和制造方法的例子，并且不將根據(jù)本發(fā)明的技術(shù)思想限于下文的內(nèi)容。根據(jù)本發(fā)明，可以對(duì)這些技術(shù)思想進(jìn)行在權(quán)利要求書范圍之內(nèi)的各種改進(jìn)。
下面參考附圖描述本發(fā)明的實(shí)施例。在附圖中，相同或類似的符號(hào)表示相同或類似的部分。然而，應(yīng)當(dāng)注意，附圖僅僅是示意性的，從而各剖面結(jié)構(gòu)的平面尺寸、各電路結(jié)構(gòu)的平面尺寸和各電流電壓特性曲線的比例等不同于實(shí)際發(fā)明的。此外，在附圖之中可能包括具有不同尺寸和/或不同比例的部分。另外，下面馬上就要給出的實(shí)施例作為體現(xiàn)本發(fā)明的技術(shù)思想的器件和方法的例子，并且那些技術(shù)思想不局限于以下方案等。本發(fā)明的技術(shù)思想可以在所附權(quán)利要求的范圍內(nèi)改進(jìn)為多種改型。
應(yīng)當(dāng)注意，“一側(cè)表面”和“另一側(cè)表面”這樣的表述在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體LSI電路的說明中是為了方便起見使用的。或者，可以使用“側(cè)面”。此外，上表面10u和12u以及下表面10d和12d的附圖標(biāo)記也是為了方便起見使用的。特別是，對(duì)于FIN結(jié)構(gòu)，應(yīng)該限定側(cè)面而不是下表面。因此，在這里使用“一側(cè)表面”或“另一側(cè)表面”這樣的表述。
(基本邏輯門)使用如圖2所示的MOSFET構(gòu)造構(gòu)成LSI邏輯區(qū)的基本邏輯門，例如，與非門和或非門。如圖2A所示，與非門的兩個(gè)pMOSFET P1和P2的源極端并聯(lián)連接到高電位VDD，其漏極端并聯(lián)連接到輸出端3。另外，兩個(gè)nMOSFET串聯(lián)連接，nMOSFET N2的源極端連接到低電位VSS，并且另一個(gè)nMOSFET N1的漏極端連接到輸出端3。如圖2A所示，與非門由在VDD端與輸出端3之間并聯(lián)連接的p溝道晶體管P1和P2、在VSS端與輸出端3之間串聯(lián)連接的n溝道晶體管N1和N2、連接到p溝道晶體管P1和n溝道晶體管N1的兩個(gè)柵極電極的輸入端1以及連接到p溝道晶體管P2和n溝道晶體管N2的兩個(gè)柵極電極的輸入端2組成。圖2A的與非門的真值表如圖3A所示。
如圖2B所示，或非門具有兩個(gè)串聯(lián)連接的pMOSFET P3和P4，并且pMOSFET P3的源極端連接到高電位VDD，pMOSFET P4的漏極端連接到輸出端3。另外，兩個(gè)nMOSFET N3和N4的源極端并聯(lián)連接到低電位VSS，并且其漏極端并聯(lián)連接到輸出端3。如圖2B所示，或非門由在VDD端與輸出端3之間串聯(lián)連接的p溝道晶體管P3和P4、在VSS端與輸出端3之間并聯(lián)連接的n溝道晶體管N3和N4、連接到p溝道晶體管P3和n溝道晶體管N3的兩個(gè)柵極電極的輸入端1以及連接到p溝道晶體管P4和n溝道晶體管N4的兩個(gè)柵極電極的輸入端2組成。圖2B的或非門的真值表如圖3B所示。
圖4示出了半導(dǎo)體LSI電路第一實(shí)施例的示意剖面結(jié)構(gòu)。該結(jié)構(gòu)包括第一半導(dǎo)體區(qū)28、在第一半導(dǎo)體區(qū)28一側(cè)上的第一柵極絕緣層12u、在第一柵極絕緣層12u上的第一柵極電極20、布置為把第一半導(dǎo)體區(qū)28夾在中間的第一源極區(qū)16和共用漏極區(qū)14、在第一半導(dǎo)體區(qū)28另一側(cè)下面的第二柵極絕緣層12d、在第二柵極絕緣層12d下面的第二柵極電極22、靠近共用漏極區(qū)14的第二半導(dǎo)體區(qū)30、在第二半導(dǎo)體區(qū)30一側(cè)上的第三柵極絕緣層10u、在第三柵極絕緣層10u上的第三柵極電極24、靠近第二半導(dǎo)體區(qū)30并且形成為面對(duì)共用漏極區(qū)14的第二源極區(qū)18、在第二半導(dǎo)體區(qū)30另一側(cè)下面的第四柵極絕緣層10d以及在第四柵極絕緣層10d下面的第四柵極電極26。第一半導(dǎo)體區(qū)28、第一柵極絕緣層12u、第一柵極電極20、第一源極區(qū)16和共用漏極區(qū)14構(gòu)成第一晶體管N1。第一半導(dǎo)體區(qū)28、第二柵極絕緣層12d、第二柵極電極22、第一源極區(qū)16和共用漏極區(qū)14構(gòu)成第二晶體管N2。第二半導(dǎo)體區(qū)30、第三柵極絕緣層10u、第三柵極電極24、第二源極區(qū)18和共用漏極區(qū)14構(gòu)成第三晶體管P1。第二半導(dǎo)體區(qū)30、第四柵極絕緣層10d、第四柵極電極26、第二源極區(qū)18和共用漏極區(qū)14構(gòu)成第四晶體管P2。
當(dāng)一定的電壓加到第一柵極電極20上時(shí)，在第一半導(dǎo)體區(qū)28中產(chǎn)生第一晶體管N1的第一導(dǎo)電溝道。當(dāng)一定的電壓加到第二柵極電極22上時(shí)，在第一半導(dǎo)體區(qū)28中產(chǎn)生第二晶體管N2的第一導(dǎo)電溝道。當(dāng)一定的電壓加到第三柵極電極24時(shí)，在第二半導(dǎo)體區(qū)30中產(chǎn)生第三晶體管P1的第二導(dǎo)電溝道。當(dāng)一定的電壓加到第四柵極電極26時(shí)，在第二半導(dǎo)體區(qū)30中產(chǎn)生第四晶體管P2的第二導(dǎo)電溝道。
提供三個(gè)不同的電位高電位VDD，低于高電位VDD的中間電位(例如0V)，以及低于中間電位的低電位VSS。高電位VDD加到第二源極區(qū)18，中間電位加到第一源極區(qū)16。第一到第四晶體管N1、N2、P1和P2構(gòu)成與非門。
在圖4中示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。在nMOSFET N1和N2以及pMOSFET P1和P2中，將柵極電極20和22形成為彼此相對(duì)，并且隔著柵極絕緣層12把半導(dǎo)體區(qū)28夾在中間。類似地，柵極電極24和26被形成為彼此面對(duì)，并且隔著柵極絕緣層10把半導(dǎo)體區(qū)30夾在中間。共用漏極區(qū)14由金屬材料或金屬化合物構(gòu)成，并且由nMOSFET和pMOSFET共用。高電位VDD加到pMOSFET的源極區(qū)18，同時(shí)，低于高電位VDD的中間電位(例如0V)加到nMOSFET的源極區(qū)16，構(gòu)成與非門。
圖5是示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體LSI電路中nMOSFET和pMOSFET的電流-電壓特性的圖。示出了同時(shí)改變?cè)贏輸入端1的電壓VA和在B輸入端2的電壓VB(VB＝VA)的情況，以及僅改變VA，VB的邏輯幅值固定于低電平VSS(VB＝VSS)的情況。因?yàn)樵趦煞N情況中pMOSFET都導(dǎo)通，得到與pMOSFET并聯(lián)連接相同的結(jié)果。另一方面，因?yàn)閚MOSFET只有當(dāng)VB＝VA時(shí)導(dǎo)通，所以得到與nMOSFET串聯(lián)連接的情況下相同的結(jié)果。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等構(gòu)成。
根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門，并且能夠提供高度地集成的微觀結(jié)構(gòu)。
圖6示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。電路包括第一半導(dǎo)體區(qū)28、在第一半導(dǎo)體區(qū)28一側(cè)上的第一柵極絕緣層12u、在第一柵極絕緣層12u上的第一柵極電極20、布置為把第一半導(dǎo)體區(qū)28夾在中間的第一源極區(qū)16和共用漏極區(qū)14、在第一半導(dǎo)體區(qū)28另一側(cè)下面的第二柵極絕緣層12d、在第二柵極絕緣層12d下面的第二柵極電極22、靠近共用漏極區(qū)14的第二半導(dǎo)體區(qū)30、在第二半導(dǎo)體區(qū)30一側(cè)上的第三柵極絕緣層10u、在第三柵極絕緣層10u上的第三柵極電極24、靠近第二半導(dǎo)體區(qū)30并且面對(duì)共用漏極區(qū)14形成的第二源極區(qū)18、在第二半導(dǎo)體區(qū)30另一側(cè)下面的第四柵極絕緣層10d以及在第四柵極絕緣層10d下面的第四柵極電極26。第一半導(dǎo)體區(qū)28、第一柵極絕緣層12u、第一柵極電極20、第一源極區(qū)16和共用漏極區(qū)14組成第一晶體管N3。第一半導(dǎo)體區(qū)28、第二柵極絕緣層12d、第二柵極電極22、第一源極區(qū)16和共用漏極區(qū)14組成第二晶體管N4。第二半導(dǎo)體區(qū)30、第三柵極絕緣層10u、第三柵極電極24、第二源極區(qū)18和共用漏極區(qū)14組成第三晶體管P3。第二半導(dǎo)體區(qū)30、第四柵極絕緣層10d、第四柵極電極26、第二源極區(qū)18和共用漏極區(qū)14組成第四晶體管P4。
當(dāng)一定的電壓加到第一柵極電極20時(shí)，在第一半導(dǎo)體區(qū)28中產(chǎn)生第一晶體管N3的第一導(dǎo)電溝道。當(dāng)一定的電壓加到第二柵極電極22時(shí)，在第一半導(dǎo)體區(qū)28中產(chǎn)生第二晶體管N4的第一導(dǎo)電溝道。當(dāng)一定的電壓加到第三柵極電極24時(shí)，在第二半導(dǎo)體區(qū)30中產(chǎn)生第三晶體管P3的第二導(dǎo)電溝道。當(dāng)一定的電壓加到第四柵極電極26時(shí)，在第二半導(dǎo)體區(qū)30中產(chǎn)生第四晶體管P4的第二導(dǎo)電溝道。
提供三個(gè)不同的電位高電位VDD，低于高電位VDD的中間電位(例如0V)和低于中間電位的低電位VSS。中間電位加到第二源極區(qū)18，低電位VSS加到第一源極區(qū)16。第一到第四晶體管N3、N4、P3和P4構(gòu)成或非門。
在圖6中示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。在nMOSFET和pMOSFET中，彼此相對(duì)形成柵極電極20和22，并且隔著柵極絕緣層12把半導(dǎo)體區(qū)28夾在中間，同時(shí)，彼此相對(duì)形成柵極電極24和26，并且隔著柵極絕緣層10把半導(dǎo)體區(qū)30夾在中間。共用漏極區(qū)14由金屬材料或金屬化合物組成，并且由nMOSFET和pMOSFET共用。低于高電位VDD的中間電位(例如0V)加到pMOSFET的源極區(qū)，同時(shí)，低電位VSS加到nMOSFET的源極區(qū)16，構(gòu)成或非門。
圖7是顯示根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體LSI電路中的nMOSFET和pMOSFET的電流-電壓特性的圖。因?yàn)橹挥挟?dāng)VB＝VA時(shí)pMOSFET導(dǎo)通，所以得到與串聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)樵趦煞N情況下nMOSFET都導(dǎo)通，所以得到與并聯(lián)連接nMOSFET相同的結(jié)果。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成或非門，并且能夠提供高度地集成的微觀結(jié)構(gòu)。

圖8示出了根據(jù)本發(fā)明第三實(shí)施例，半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。電路包括第一半導(dǎo)體區(qū)28、在第一半導(dǎo)體區(qū)28一側(cè)上的第一柵極絕緣層12u、在第一柵極絕緣層12u上的第一柵極電極20、布置為把第一半導(dǎo)體區(qū)28夾在中間的第一源極區(qū)16和共用漏極區(qū)14、在第一半導(dǎo)體區(qū)28另一側(cè)下面的第二柵極絕緣層12d、在第二柵極絕緣層12d下面的第二柵極電極34、靠近共用漏極區(qū)14的第二半導(dǎo)體區(qū)30、在第二半導(dǎo)體區(qū)30一側(cè)上的第三柵極絕緣層10u、在第三柵極絕緣層10u上的第三柵極電極24、靠近第二半導(dǎo)體區(qū)30并且面對(duì)共用漏極區(qū)14形成的第二源極區(qū)18、在第二半導(dǎo)體區(qū)30另一側(cè)下面的第四柵極絕緣層10d以及在第四柵極絕緣層10d下面的第四柵極電極26。第一半導(dǎo)體區(qū)28、第一柵極絕緣層12u、第一柵極電極20、第一源極區(qū)16和共用漏極區(qū)14組成第一晶體管N1。第一半導(dǎo)體區(qū)28、第二柵極絕緣層12d、第二柵極電極34、第一源極區(qū)16和共用漏極區(qū)14組成第二晶體管N2。第二半導(dǎo)體區(qū)30、第三柵極絕緣層10u、第三柵極電極24、第二源極區(qū)18和共用漏極區(qū)14組成第三晶體管P1。第二半導(dǎo)體區(qū)30、第四柵極絕緣層10d、第四柵極電極26、第二源極區(qū)18和共用漏極區(qū)14組成第四晶體管P2。
當(dāng)一定的電壓加到第一柵極電極20時(shí)，在第一半導(dǎo)體區(qū)28中產(chǎn)生第一晶體管N1的第一導(dǎo)電溝道。當(dāng)一定的電壓加到第二柵極電極34時(shí)，在第一半導(dǎo)體區(qū)28中產(chǎn)生第二晶體管N2的第一導(dǎo)電溝道。當(dāng)一定的電壓加到第三柵極電極24時(shí)，在第二半導(dǎo)體區(qū)30中產(chǎn)生第三晶體管P1的第二導(dǎo)電溝道。當(dāng)一定的電壓加到第四柵極電極26時(shí)，在第二半導(dǎo)體區(qū)30中產(chǎn)生第四晶體管P2的第二導(dǎo)電溝道。
提供兩個(gè)不同的電位高電位VDD和低于高電位VDD的低電位VSS。高電位VDD加到第二源極區(qū)18，低電位VSS加到第一源極區(qū)16，以降低第二柵極電極34的電子親合性。第一到第四晶體管N1、N2、P1和P2構(gòu)成與非門。
在圖8中示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。在nMOSFET和pMOSFET中，彼此相對(duì)形成柵極電極20和34，并且隔著柵極絕緣層12把半導(dǎo)體區(qū)28夾在中間，同時(shí)，彼此相對(duì)形成柵極電極24和26，并且隔著柵極絕緣層10把半導(dǎo)體區(qū)30夾在中間。共用漏極區(qū)14由金屬材料或金屬化合物組成，并且由nMOSFET和pMOSFET共用，高電位VDD加到pMOSFET的源極區(qū)，同時(shí)，低于高電位VDD的低電位VSS加到nMOSFET的源極區(qū)。
將與非門構(gòu)成為使得nMOSFET柵極電極34的電子親合性小于柵極電極20的電子親合性。換句話說，在圖8中示出的根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體LSI電路具有一個(gè)由p+多晶硅制成的nMOSFET柵極電極34和由n+多晶硅制成的另一個(gè)nMOSFET柵極電極20。這種結(jié)構(gòu)使得nMOSFET柵極電極34的電子親合性小于另一個(gè)nMOSFET柵極電極20的電子親合性。如上所述，一個(gè)nMOSFET柵極的這種較小的電子親合性實(shí)現(xiàn)了與串聯(lián)連接多個(gè)nMOSFET的情況相同的結(jié)果。
圖9是顯示根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體LSI電路中的nMOSFET和pMOSFET的電流-電壓特性的曲線圖。因?yàn)樵趦煞N情況下pMOSFET都導(dǎo)通，所以得到與并聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)橹挥挟?dāng)VB＝VA時(shí)nMOSFET導(dǎo)通，所以得到與串聯(lián)連接nMOSFET相同的結(jié)果。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第三實(shí)施例實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門，并且能夠提供高度地集成的微觀結(jié)構(gòu)。
圖10示出了根據(jù)本發(fā)明第四實(shí)施例，半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。電路包括第一半導(dǎo)體區(qū)28、在第一半導(dǎo)體區(qū)28一側(cè)上的第一柵極絕緣層12u、在第一柵極絕緣層12u上的第一柵極電極20、布置為把第一半導(dǎo)體區(qū)28夾在中間的第一源極區(qū)16和共用漏極區(qū)14、在第一半導(dǎo)體區(qū)28另一側(cè)下面的第二柵極絕緣層12d、在第二柵極絕緣層12d下面的第二柵極電極22、靠近共用漏極區(qū)14的第二半導(dǎo)體區(qū)30、在第二半導(dǎo)體區(qū)30一側(cè)上的第三柵極絕緣層10u、在第三柵極絕緣層10u上的第三柵極電極24、靠近第二半導(dǎo)體區(qū)30并且面對(duì)共用漏極區(qū)14形成的第二源極區(qū)18、在第二半導(dǎo)體區(qū)30另一側(cè)下面的第四柵極絕緣層10d以及在第四柵極絕緣層10d下面的第四柵極電極36。第一半導(dǎo)體區(qū)28、第一柵極絕緣層12u、第一柵極電極20、第一源極區(qū)16和共用漏極區(qū)14組成第一晶體管N3。第一半導(dǎo)體區(qū)28、第二柵極絕緣層12d、第二柵極電極22、第一源極區(qū)16和共用漏極區(qū)14組成第二晶體管N4。第二半導(dǎo)體區(qū)30、第三柵極絕緣層10u、第三柵極電極24、第二源極區(qū)18和共用漏極區(qū)14組成第三晶體管P3。第二半導(dǎo)體區(qū)30、第四柵極絕緣層10d、第四柵極電極36、第二源極區(qū)18和共用漏極區(qū)14組成第四晶體管P4。
提供兩個(gè)不同的電位高電位VDD和低于高電位VDD的低電位VSS。高電位VDD加到第二源極區(qū)18，低電位VSS加到第一源極區(qū)16，以增加第四柵極電極36的電子親合性。第一到第四晶體管N3、N4、P3和P4構(gòu)成或非門。
在圖10中示出了根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。在nMOSFET和pMOSFET中，彼此相對(duì)形成柵極電極20和22，并且隔著柵極絕緣層12把半導(dǎo)體區(qū)28夾在中間，同時(shí)，彼此相對(duì)形成柵極電極24和36，并且隔著柵極絕緣層10把半導(dǎo)體區(qū)30夾在中間。共用漏極區(qū)14由金屬材料或金屬化合物組成，并且由nMOSFET和pMOSFET共用。高電位VDD加到pMOSFET的源極區(qū)，同時(shí)，低于高電位VDD的低電位VSS加到nMOSFET的源極區(qū)。
將或非門構(gòu)成為使得pMOSFET柵極電極36的電子親合性大于柵極電極24的電子親合性。換句話說，在圖10中示出的根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體LSI電路具有一個(gè)由p+多晶硅制成的pMOSFET柵極電極36和由p+多晶硅制成的另一個(gè)pMOSFET柵極電極24。這種結(jié)構(gòu)允許pMOSFET柵極電極36的電子親合性大于另一個(gè)pMOSFET柵極電極24的電子親合性。如上所述，一個(gè)pMOSFET柵極的這種較大的電子親合性實(shí)現(xiàn)了與串聯(lián)連接多個(gè)pMOSFET的情況相同的結(jié)果。
圖11是顯示根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體LSI電路中的nMOSFET和pMOSFET的電流-電壓特性的曲線圖。因?yàn)橹挥挟?dāng)VB＝VA時(shí)pMOSFET導(dǎo)通，所以得到與串聯(lián)連接多個(gè)pMOSFET相同的結(jié)果。另一方面，因?yàn)樵趦煞N情況下nMOSFET都導(dǎo)通，所以得到與并聯(lián)連接多個(gè)nMOSFET相同的結(jié)果。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成或非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
(制造方法)在圖12中示出了根據(jù)本發(fā)明第一到第四實(shí)施例的半導(dǎo)體LSI電路器件結(jié)構(gòu)的鳥瞰圖。下面參考圖13A到13F介紹用于提供根據(jù)本發(fā)明第一到第四實(shí)施例的半導(dǎo)體LSI電路的器件結(jié)構(gòu)的示例性制造工藝。
如圖13A所示，首先在絕緣襯底(未在附圖中示出)上淀積半導(dǎo)體層8，然后通過活性離子刻蝕(RIE)形成平坦的半導(dǎo)體層8。
然后，如圖13B所示，在半導(dǎo)體層8的各個(gè)表面上通過熱氧化或淀積形成柵極絕緣層9。
如圖13B和13C所示，淀積柵極電極材料，例如，多晶硅或金屬材料。然后，通過RIE形成nMOSFET柵極電極20和22以及pMOSFET柵極電極24和26。圖13C是當(dāng)從上方看時(shí)，圖13B的剖視圖。
然后，如圖13D所示，形成光致抗蝕劑11圖案。然后，通過離子注入、固相擴(kuò)散或汽相擴(kuò)散摻入施主雜質(zhì)，例如，砷(As)，形成n+源極區(qū)16。
然后，如圖13E所示，形成光致抗蝕劑13圖案。然后，通過離子注入、固相擴(kuò)散或汽相擴(kuò)散摻入受主雜質(zhì)，例如，硼(B)，形成p+源極區(qū)18。
如圖13F所示，除去露出的柵極絕緣層9。然后，通過淀積和加熱金屬材料，例如，鈦(Ti)或鈷(Co)，激活n+源極區(qū)16和p+源極區(qū)18。同時(shí)，在半導(dǎo)體層的暴露表面上形成金屬硅化物15和17，然后除去沒有反應(yīng)形成硅化物的金屬材料。
金屬硅化物區(qū)15和17可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
在圖14中示出了根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。通過在第一到第四實(shí)施例的共用漏極區(qū)29的表面上形成金屬硅化物區(qū)15來制造根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體LSI電路。如圖14所示，因?yàn)楦鶕?jù)本發(fā)明第五實(shí)施例的半導(dǎo)體LSI電路僅在共用漏極區(qū)29的表面上具有金屬硅化物區(qū)15，所以可以通過短時(shí)間熱處理形成金屬硅化物區(qū)15。該工藝可以有效地抑制多余的雜質(zhì)擴(kuò)散。
金屬硅化物區(qū)15可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
未在圖14中示出的要加到n+源極區(qū)16和p+源極區(qū)18的電位可以指定為與本發(fā)明第一到第四實(shí)施例的一樣。另外，不用說，一個(gè)nMOSFET柵極的較小電子親合性得到與多個(gè)nMOSFET串聯(lián)連接的情況相同的結(jié)果，同時(shí)一個(gè)pMOSFET柵極的較大電子親合性得到與多個(gè)pMOSFET串聯(lián)連接的情況相同的結(jié)果。結(jié)果，根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體LSI電路結(jié)構(gòu)的使用提供了如圖4或圖8所示的與非門，或如圖6或圖10所示的或非門。
根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門或或非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
在圖15中示出了根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。通過形成硅化鉺(ErSi2)區(qū)38作為第一到第四實(shí)施例的nMOSFET源極區(qū)，從而提供電子親合性小于半導(dǎo)體區(qū)的nMOSFET源極區(qū)，來制造根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路。因?yàn)橛晒杌s(ErSi2)制成nMOSFET源極區(qū)提供了較低的對(duì)電子的勢(shì)壘，所以可以增強(qiáng)nMOSFET驅(qū)動(dòng)能力。此外，硅化鉑(PtSi)pMOSFET源極區(qū)40的形成使得pMOSFET源極區(qū)具有比比半導(dǎo)體區(qū)更大的電子親合性。
通過在第一到第四實(shí)施例的共用漏極區(qū)29的表面上形成金屬硅化物區(qū)15，制造根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路。如圖15所示，因?yàn)楦鶕?jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路僅在共用漏極區(qū)29的表面上具有金屬硅化物區(qū)15，所以可以通過短時(shí)間熱處理形成金屬硅化物區(qū)15。該工藝可以有效地抑制多余的雜質(zhì)擴(kuò)散。
金屬硅化物區(qū)15可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路的結(jié)構(gòu)與通過在源極區(qū)中摻雜形成半導(dǎo)體區(qū)16或18的情況相比進(jìn)一步抑制了短溝道效應(yīng)。
未在圖15中示出的要加到ErSi2區(qū)38和PtSi區(qū)40的電位可以指定為與本發(fā)明第一到第四實(shí)施例的一樣。另外，不用說，一個(gè)nMOSFET柵極的較小電子親合性得到與多個(gè)nMOSFET串聯(lián)連接的情況相同的結(jié)果，一個(gè)pMOSFET柵極的較大電子親合性得到與多個(gè)pMOSFET串聯(lián)連接的情況相同的結(jié)果。結(jié)果，根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路結(jié)構(gòu)的使用提供了如圖4或圖8所示的與非門，或如圖6或圖10所示的或非門。
根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門或或非門，并且能夠提供具有較小短溝道效應(yīng)的高度集成的微觀結(jié)構(gòu)。
在圖16中示出了根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體LSI電路具有在形成于半導(dǎo)體襯底48上的絕緣體42上形成的第一和第二半導(dǎo)體區(qū)28和30。
根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體LSI電路具有通過下述方式制造的絕緣體上硅(SOI)結(jié)構(gòu)在半導(dǎo)體襯底48上隔著絕緣體42形成半導(dǎo)體區(qū)28和30，并隔著第一到第四實(shí)施例的絕緣層10和12在半導(dǎo)體區(qū)28和30的上面和下面形成柵極電極20、22(34)、24和26(36)。
更具體地，在絕緣體42上形成第一和第二半導(dǎo)體區(qū)，絕緣體42形成在半導(dǎo)體襯底48上。第一柵極絕緣層12u、第一柵極電極20、第二柵極絕緣層12d和第二柵極電極22(34)疊置在絕緣體42上。第三柵極絕緣層10u、第三柵極電極24、第四柵極絕緣層10d和第四柵極電極26(36)疊置在絕緣體42上。
根據(jù)本實(shí)施例的半導(dǎo)體LSI電路與本發(fā)明的第一到第六實(shí)施例相比時(shí)具有較低的集成度。然而，本實(shí)施例降低了在諸如光刻、拋光和形成層間膜等制造步驟中的工藝負(fù)擔(dān)。
未在圖16中示出的要加到n+源極區(qū)16和p+源極區(qū)18的電位可以指定為與本發(fā)明第一到第四實(shí)施例的一樣。另外，不用說，一個(gè)nMOSFET柵極的較小電子親合性得到與多個(gè)nMOSFET串聯(lián)連接的情況相同的結(jié)果，同時(shí)一個(gè)pMOSFET柵極的較大電子親合性得到與多個(gè)pMOSFET串聯(lián)連接的情況相同的結(jié)果。結(jié)果，根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體LSI電路結(jié)構(gòu)的使用提供了如圖4或圖8所示的與非門，或如圖6或圖10所示的或非門。
金屬硅化物區(qū)15可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體LSI電路，能夠在小面積中形成與非門或或非門，并且使用SOI結(jié)構(gòu)能夠提供高度集成的微觀結(jié)構(gòu)。
圖17示出了根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。結(jié)構(gòu)包括埋在半導(dǎo)體襯底48中的舟形絕緣體42。第一源極區(qū)16、第一柵極電極20、共用漏極區(qū)14、第三柵極電極24、第二源極區(qū)18、第四柵極電極26(34)和第二柵極電極22(34)由絕緣體42圍繞。
通過埋置將由舟形絕緣體42圍繞的半導(dǎo)體區(qū)28和30，并且隔著第一到第四實(shí)施例的各個(gè)柵極絕緣層10和12在半導(dǎo)體區(qū)28和30的兩個(gè)表面上形成柵極電極20、22(34)、24和26(36)，制造根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體LSI電路。
因?yàn)楦鶕?jù)本實(shí)施例的半導(dǎo)體LSI電路的半導(dǎo)體襯底48的表面比本發(fā)明第一到第六實(shí)施例的表面更平坦，所以降低了制造步驟，例如，拋光和形成層間膜的工藝負(fù)擔(dān)。
未在圖17中示出的要加到n+源極區(qū)16和p+源極區(qū)18的電位可以指定為與本發(fā)明第一到第四實(shí)施例的一樣。另外，不用說，一個(gè)nMOSFET柵極的較小電子親合性得到與多個(gè)nMOSFET串聯(lián)連接的情況相同的結(jié)果，同時(shí)一個(gè)pMOSFET柵極的較大電子親合性得到與多個(gè)pMOSFET串聯(lián)連接的情況相同的結(jié)果。結(jié)果，根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體LSI電路結(jié)構(gòu)的使用提供了如圖4或圖8所示的與非門，或如圖6或圖10所示的或非門。
金屬硅化物區(qū)15可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體LSI電路，能夠在小面積中形成與非門或或非門，并且能夠提供高度集成的微觀結(jié)構(gòu)，同時(shí)使結(jié)構(gòu)保持出色的平整度。
在圖18中示出了根據(jù)本發(fā)明第九實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。根據(jù)本發(fā)明第九實(shí)施例的半導(dǎo)體LSI電路，第一到第四晶體管具有由p+多晶硅制成的柵極電極21、34、24和26，并且在一個(gè)nMOSFET上的柵極絕緣層12u中提供固定的正電荷50。更具體地，本發(fā)明不同于在圖8中示出的根據(jù)第三實(shí)施例的半導(dǎo)體LSI電路，不同之處在于第一柵極電極21由p+多晶硅組成，并且在第一柵極絕緣層12u中提供固定的正電荷50。因?yàn)橐粋€(gè)nMOSFET的閾值由于固定的正電荷50而減小，所以可以得到與圖9中示出的nMOSFET和pMOSFET的電流-電壓特性相同的特性。因?yàn)樵趦煞N情況下pMOSFET都導(dǎo)通，所以得到與并聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)橹挥挟?dāng)VB＝VA時(shí)nMOSFET導(dǎo)通，所以得到與串聯(lián)連接nMOSFET相同的結(jié)果。換句話說，可以提供與非門。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第九實(shí)施例實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
在圖19中示出了根據(jù)本發(fā)明第十實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。根據(jù)本發(fā)明第十實(shí)施例的半導(dǎo)體LSI電路，第一到第四晶體管具有由n+多晶硅制成的柵極電極20、22、25和26，并且在一個(gè)nMOSFET上的柵極絕緣層10u中提供固定的負(fù)電荷52。更具體地，第十實(shí)施例不同于在圖10中示出的根據(jù)第四實(shí)施例的半導(dǎo)體LSI電路，不同之處在于第三柵極電極25由n+多晶硅組成，并且在第三柵極絕緣層10u中提供固定的負(fù)電荷52。因?yàn)橐粋€(gè)pMOSFET的閾值由于固定的負(fù)電荷52而減小，所以可以得到與圖11中示出的nMOSFET和pMOSFET的電流-電壓特性相同的特性。因?yàn)橹挥挟?dāng)VB＝VA時(shí)pMOSFET導(dǎo)通，所以得到與串聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)樵趦煞N情況下nMOSFET都導(dǎo)通，所以得到與并聯(lián)連接nMOSFET相同的結(jié)果。換句話說，可以提供或非門。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第十實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成或非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
在圖20中示出了根據(jù)本發(fā)明第十一實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。根據(jù)本發(fā)明第十一實(shí)施例的半導(dǎo)體LSI電路，第一和第二晶體管包括由n+多晶硅制成的nMOSFET柵極電極20和22，第三和第四晶體管包括由p+多晶硅制成的pMOSFET柵極電極24和26。在一個(gè)nMOSFET上的柵極絕緣層12u中提供固定的負(fù)電荷52。更具體地，本發(fā)明不同于在圖8中示出的根據(jù)第三實(shí)施例的半導(dǎo)體LSI電路，不同之處在于第二柵極電極22由n+多晶硅組成，并且在第一柵極絕緣層12u中提供固定的負(fù)電荷52。因?yàn)橐粋€(gè)nMOSFET的閾值由于固定的負(fù)電荷52而增大，所以可以得到與圖9中示出的nMOSFET和pMOSFET的電流-電壓特性相同的特性。因?yàn)樵趦煞N情況下pMOSFET都導(dǎo)通，所以得到與并聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)橹挥挟?dāng)VB＝VA時(shí)nMOSFET導(dǎo)通，所以得到與串聯(lián)連接nMOSFET相同的結(jié)果。換句話說，可以提供與非門。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第十一實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
在圖21中示出了根據(jù)本發(fā)明第十二實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。根據(jù)本發(fā)明第十二實(shí)施例的半導(dǎo)體LSI電路，第一和第二晶體管包括由n+多晶硅制成的nMOSFET柵極電極20和22，第三和第四晶體管包括由p+多晶硅制成的pMOSFET柵極電極24和26。在一個(gè)pMOSFET上的柵極絕緣層10u中提供固定的正電荷50。更具體地，本實(shí)施例不同于在圖10中示出的根據(jù)第四實(shí)施例的半導(dǎo)體LSI電路，不同之處在于第四柵極電極26由p+多晶硅組成，并且在第三柵極絕緣層10u中提供固定的正電荷50。因?yàn)橐粋€(gè)pMOSFET的閾值由于固定的正電荷50而增大，所以可以得到與圖11中示出的nMOSFET和pMOSFET的電流-電壓特性相同的特性。因?yàn)橹挥挟?dāng)VB＝VA時(shí)pMOSFET導(dǎo)通，所以得到與串聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)樵趦煞N情況下nMOSFET都導(dǎo)通，所以得到與并聯(lián)連接nMOSFET相同的結(jié)果。換句話說，可以提供或非門。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
利用俘獲電平缺陷等在柵極絕緣層中提供固定的電荷。例如，通過利用負(fù)偏壓溫度不穩(wěn)定性(NBTI)現(xiàn)象提供固定的正電荷。如圖22所示，一定的負(fù)電壓加到pMOSFET柵極電極上一定的持續(xù)時(shí)間。該過程在柵極絕緣層中施加固定的正電荷。負(fù)偏壓在pMOSFET柵極電極上的施加將固定的正電荷注入到柵極絕緣層里，并且以俘獲電平捕獲固定的正電荷。固定的正電荷形成整體上較高的pMOSFET閾值。可以這樣提供固定的負(fù)電荷通過在柵極絕緣層中形成氮化硅薄膜(SiN)以便產(chǎn)生基于絕緣層的成分的能級(jí)，從而主動(dòng)地形成捕獲電子的電子陷阱能級(jí)。
根據(jù)本發(fā)明第十二實(shí)施例的半導(dǎo)體LSI電路，在小面積中形成與非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
在圖23中示出了根據(jù)本發(fā)明第十三實(shí)施例的半導(dǎo)體LSI電路的示意剖面結(jié)構(gòu)。如圖23所示，對(duì)于所有各柵極，隔著柵極間絕緣層10i和12i形成由浮動(dòng)?xùn)艠O電極20f、22f、24f和26f以及控制柵極電極20c、22c、24c和26c組成的層疊結(jié)構(gòu)。具有這種層疊結(jié)構(gòu)的基本與非門或或非門根據(jù)在每個(gè)浮動(dòng)?xùn)艠O電極20f、22f、24f和26f中積累的電荷符號(hào)和數(shù)量而工作。例如，電子被注入到一個(gè)nMOSFET的浮動(dòng)?xùn)艠O電極20f或22f中。如此，各pMOSFET的浮動(dòng)?xùn)艠O電極24f和26達(dá)到過度擦除狀態(tài)。結(jié)果，一個(gè)nMOSFET的閾值高，并且各pMOSFET的閾值低，從而得到與圖9中示出的nMOSFET和pMOSFET的電流-電壓特性相同的特性。因?yàn)樵趦煞N情況下pMOSFET都導(dǎo)通，所以得到與并聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)橹挥挟?dāng)VB＝VA時(shí)nMOSFET導(dǎo)通，所以得到與串聯(lián)連接nMOSFET相同的結(jié)果。換句話說，可以提供與非門。
另外，通過使一個(gè)pMOSFET的浮動(dòng)?xùn)艠O電極24f或26f處于過度擦除狀態(tài)，為一個(gè)pMOSFET提供了低閾值，從而得到與圖11所示nMOSFET和pMOSFET的電流-電壓特性相同的特性。因?yàn)橹挥挟?dāng)VB＝VA時(shí)pMOSFET導(dǎo)通，所以得到與串聯(lián)連接pMOSFET相同的結(jié)果。另一方面，因?yàn)樵趦煞N情況下nMOSFET都導(dǎo)通，所以得到與并聯(lián)連接nMOSFET相同的結(jié)果。換句話說，可以提供或非門。
共用漏極區(qū)14或共用的金屬區(qū)可以由硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)、硅化鉺(ErSi2)等組成。
根據(jù)本發(fā)明第十三實(shí)施例的半導(dǎo)體LSI電路，在小面積內(nèi)形成與非門或者或非門，并且能夠提供高度集成的微觀結(jié)構(gòu)。
已經(jīng)根據(jù)上述實(shí)施例介紹了本發(fā)明。然而，不應(yīng)該認(rèn)為構(gòu)成本公開的一部分的介紹和附圖是用來限制本發(fā)明的精神和范圍的。由本公開，各種替代實(shí)施例、工作實(shí)例和操作方法對(duì)于本領(lǐng)域的技術(shù)人員將變得顯而易見。因此，本發(fā)明的技術(shù)范圍僅由根據(jù)所附權(quán)利要求書指定的由上述介紹適當(dāng)?shù)玫降奶卣鳑Q定。此外，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件可以在操作上組合。如此，在不脫離本發(fā)明的范圍內(nèi)各種改型是可能的。
雖然根據(jù)上述實(shí)施例介紹了本發(fā)明，但是不應(yīng)該認(rèn)為構(gòu)成本公開一部分的介紹和附圖是用來限制本發(fā)明。本公開為本領(lǐng)域的技術(shù)人員闡明了各種替代實(shí)施例、工作實(shí)例和操作技術(shù)。因此，本發(fā)明的技術(shù)范圍僅由根據(jù)上述說明恰當(dāng)撰寫的權(quán)利要求書限定。
在接受本公開的教導(dǎo)之后不脫離其范圍的各種改型對(duì)于本領(lǐng)域的技術(shù)人員是可能的。
權(quán)利要求
1.一種半導(dǎo)體大規(guī)模集成電路，包括第一半導(dǎo)體區(qū)；在第一半導(dǎo)體區(qū)一側(cè)上的第一柵極絕緣層；在第一柵極絕緣層上的第一柵極電極；把第一半導(dǎo)體區(qū)夾在中間的第一源極區(qū)和共用漏極區(qū)；在第一半導(dǎo)體區(qū)另一側(cè)上的第二柵極絕緣層；在第二柵極絕緣層上的第二柵極電極；靠近共用漏極區(qū)的第二半導(dǎo)體區(qū)；在第二半導(dǎo)體區(qū)一側(cè)上的第三柵極絕緣層；在第三柵極絕緣層上的第三柵極電極；靠近第二半導(dǎo)體區(qū)和共用漏極區(qū)的第二源極區(qū)；在第二半導(dǎo)體區(qū)另一側(cè)上的第四柵極絕緣層；以及在第四柵極絕緣層上的第四柵極電極；其中第一半導(dǎo)體區(qū)、第一柵極絕緣層、第一柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第一晶體管；第一半導(dǎo)體區(qū)、第二柵極絕緣層、第二柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第二晶體管；第二半導(dǎo)體區(qū)、第三柵極絕緣層、第三柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第三晶體管；第二半導(dǎo)體區(qū)、第四柵極絕緣層、第四柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第四晶體管。
2.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中提供包括高電位、低于高電位的中間電位和低于中間電位的低電位的三個(gè)不同的電位；其中高電位被加到第二源極區(qū)，中間電位被加到第一源極區(qū)，第一到第四晶體管構(gòu)成與非門。
3.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中提供包括高電位、低于高電位的中間電位和低于中間電位的低電位的三個(gè)不同的電位；其中中間電位被加到第二源極區(qū)，低電位被加到第一源極區(qū)，第一到第四晶體管構(gòu)成或非門。
4.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中提供包括高電位和低于高電位的低電位的兩個(gè)不同的電位；其中高電位被加到第二源極區(qū)，低電位被加到第一源極區(qū)，以降低第二柵極電極的電子親合性，第一到第四晶體管構(gòu)成與非門。
5.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中提供包括高電位和低于高電位的低電位的兩個(gè)不同的電位；其中高電位被加到第二源極區(qū)，同時(shí)低電位被加到第一源極區(qū)，以增加第四柵極電極的電子親合性，第一到第四晶體管構(gòu)成或非門。
6.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中共用漏極區(qū)是公共的金屬區(qū)。
7.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中第二源極區(qū)的電子親合性小于第二半導(dǎo)體區(qū)的電子親合性，第一源極區(qū)的電子親合性大于第一半導(dǎo)體區(qū)的電子親合性。
8.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中在形成于半導(dǎo)體襯底上的絕緣體上形成第一和第二半導(dǎo)體區(qū)；第一柵極絕緣層、第一柵極電極、第二柵極絕緣層和第二柵極電極疊置在所述絕緣體上；并且第三柵極絕緣層、第三柵極電極、第四柵極絕緣層和第四柵極電極疊置在所述絕緣體上。
9.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，還包括埋在半導(dǎo)體襯底中的船形絕緣體，其中，形成第一源極區(qū)、第一柵極電極、共用漏極區(qū)、第三柵極電極、第二源極區(qū)、第四柵極電極和第二柵極電極并由該絕緣體包圍。
10.根據(jù)權(quán)利要求6的半導(dǎo)體大規(guī)模集成電路，其中形成共用漏極區(qū)的共用金屬區(qū)是硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)和硅化鉺(ErSi2)中的任何一個(gè)。
11.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中共用漏極區(qū)是共用半導(dǎo)體區(qū)，并且僅在共用漏極區(qū)表面上形成金屬硅化物區(qū)。
12.根據(jù)權(quán)利要求11的半導(dǎo)體大規(guī)模集成電路，其中僅在共用漏極區(qū)表面上形成的金屬硅化物區(qū)是硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)和硅化鉺(ErSi2)中的任何一個(gè)。
13.根據(jù)權(quán)利要求7的半導(dǎo)體大規(guī)模集成電路，其中第一源極區(qū)是硅化鉺(ErSi2)區(qū)，以使第一晶體管的第一源極區(qū)具有比第一半導(dǎo)體區(qū)更大的電子親合性；并且第二源極區(qū)是硅化鉑(PtSi)區(qū)，以使第三晶體管的第二源極區(qū)具有比第二半導(dǎo)體區(qū)更小的電子親合性。
14.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中第一到第四柵極電極是p+多晶硅柵極電極，并且在第一柵極絕緣層中提供固定的正電荷。
15.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中第一到第四柵極電極是n+多晶硅柵極電極，并且在第三柵極絕緣層中提供固定的負(fù)電荷。
16.根據(jù)權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中第一和第二柵極電極是n+多晶硅柵極電極，第三和第四柵極電極是p+多晶硅柵極電極，并且在第一柵極絕緣層中提供固定的負(fù)電荷。
17.的權(quán)利要求1的半導(dǎo)體大規(guī)模集成電路，其中第一和第二柵極電極是n+多晶硅柵極電極，第三和第四柵極電極是p+多晶硅柵極電極，并且在第三柵極絕緣層中提供固定的正電荷。
18.一種半導(dǎo)體大規(guī)模集成電路，包括第一半導(dǎo)體區(qū)；在第一半導(dǎo)體區(qū)一側(cè)上的第一柵極絕緣層；在第一柵極絕緣層上的第一浮動(dòng)?xùn)艠O電極；在第一浮動(dòng)?xùn)艠O電極上并由第一柵極間絕緣層提供的的第一控制柵極電極；把第一半導(dǎo)體區(qū)夾在中間的第一源極區(qū)和共用漏極區(qū)；在第一半導(dǎo)體區(qū)另一側(cè)上的第二柵極絕緣層；在第二柵極絕緣層上的第二浮動(dòng)?xùn)艠O電極；在第二浮動(dòng)?xùn)艠O電極上并由第一柵極間絕緣層提供的第二控制柵極電極；靠近共用漏極區(qū)的第二半導(dǎo)體區(qū)；在第二半導(dǎo)體區(qū)一側(cè)上的第三柵極絕緣層；在第三柵極絕緣層上的第三浮動(dòng)?xùn)艠O電極；在第三浮動(dòng)?xùn)艠O電極上并由第二柵極間絕緣層提供的第三控制柵極電極；靠近第二半導(dǎo)體區(qū)并面對(duì)共用漏極區(qū)的第二源極區(qū)；在第二半導(dǎo)體區(qū)另一側(cè)上的第四柵極絕緣層；在第四柵極絕緣層上的第四浮動(dòng)?xùn)艠O電極；以及在第四浮動(dòng)?xùn)艠O電極上并由第二柵極間絕緣層提供的第四控制柵極；其中第一半導(dǎo)體區(qū)、第一柵極絕緣層、第一柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第一晶體管；第一半導(dǎo)體區(qū)、第二柵極絕緣層、第二柵極電極、第一源極區(qū)和共用漏極區(qū)構(gòu)成第二晶體管；第二半導(dǎo)體區(qū)、第三柵極絕緣層、第三柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第三晶體管；第二半導(dǎo)體區(qū)、第四柵極絕緣層、第四柵極電極、第二源極區(qū)和共用漏極區(qū)構(gòu)成第四晶體管。
19.一種半導(dǎo)體大規(guī)模集成電路制造方法，包括在絕緣襯底上淀積半導(dǎo)體層，并通過活性離子蝕刻形成平坦的半導(dǎo)體層；在半導(dǎo)體層表面上通過熱氧化或者淀積形成柵極絕緣層；淀積柵極電極材料，從而形成nMOSFET柵極電極和pMOSFET柵極電極；對(duì)光致抗蝕劑構(gòu)圖，并通過離子注入、固相擴(kuò)散或汽相擴(kuò)散來摻雜施主雜質(zhì)，從而形成n+源極區(qū)；對(duì)光致抗蝕劑構(gòu)圖，并通過離子注入、固相擴(kuò)散或汽相擴(kuò)散來摻雜受主雜質(zhì)，從而形成p+源極區(qū)；以及除去露出的柵極絕緣層，淀積并加熱金屬材料，從而激活n+源極區(qū)和p+源極區(qū)，同時(shí)，在半導(dǎo)體層的暴露表面上形成金屬硅化物區(qū)，并除去沒有反應(yīng)形成硅化物的金屬材料。
20.根據(jù)權(quán)利要求19的方法，其中金屬硅化物區(qū)是硅化鈦(TiSi2)、硅化鈷(CoSi2)、硅化鎳(NiSi)、硅化鉑(PtSi)或硅化鉺(ErSi2)中的任何一個(gè)。
全文摘要
本申請(qǐng)公開了一種半導(dǎo)體大規(guī)模集成電路及半導(dǎo)體大規(guī)模集成電路制造方法。根據(jù)不分明，可以在小面積中形成基本邏輯門，并提供高度集成的微觀結(jié)構(gòu)。在nMOSFET和pMOSFET中，彼此相對(duì)地形成柵極電極，并隔著柵極絕緣層把半導(dǎo)體區(qū)夾在中間。nMOSFET和pMOSFET的各漏極區(qū)彼此連接。高電位加到pMOSFET的源極區(qū)，同時(shí)在高和低電位之間的中間電位加到nMOSFET的源極區(qū)。從而形成了與非門。在高和低電位之間的中間電位加到pMOSFET的源極區(qū)。低電位加到nMOSFET的源極區(qū)。從而形成了或非門。
文檔編號(hào)H01L21/8232GK1828901SQ20061005943
公開日2006年9月6日 申請(qǐng)日期2006年3月2日 優(yōu)先權(quán)日2005年3月2日
發(fā)明者松澤一也 申請(qǐng)人:株式會(huì)社東芝