專利名稱：集成電路及封裝、半導(dǎo)體裝置以及測試電路的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于電子集成電路測試，特別是集成電路在晶圓級 測試和封裝級測試的電^各和方法。
背景技術(shù)：
現(xiàn)有的集成電路(IC)封裝在制造上的相關(guān)測試包含芯片探針 (Chip-Probe， CP)觀'H式禾口最鄉(xiāng)冬觀'H式(Final Testing, FT)。圖12表示由 空白晶圓制造集成電路封裝成品的流程的示意圖。 一 個空白晶圓經(jīng) 由集成電^各制程處理，例如顯影(lithography),擴散(diffusion)，蝕 刻(etching),沉積(deposition)及其它方式。在經(jīng)過集成電^^制程處 理后，在晶圓上形成具有圖案、電子裝置以及電子連接線的晶粒(die) 陣列。接著進行CP測試，也就是晶圓級測試，使用探針卡經(jīng)由晶 粒的輸入焊盤(p a d ，即焊盤)或輸入/輸出焊盤提供晶粒測試信號， 并且經(jīng)由晶粒的輸出或輸入/輸出焊盤監(jiān)視測試結(jié)果。通過CP測試 的晶粒一般則是利用連接線(bonding wire)、焊絲(solder wire)或其 它接點結(jié)構(gòu)，將晶粒上的焊盤電性連接到封裝體上進行封裝。封裝 完成后，每一個IC封裝則與測試配接器(socket)接觸以便進行FT 測試，或稱為封裝級測試，以便驗證無故障IC封裝，作為銷售之用。
每個測試階段以成本和可靠度來看，均有其獨特和必要的角 色。在確保晶?？梢哉９ぷ鞯耐瑫r，CP測試更進一步節(jié)省了不 良晶粒的封裝成本，從不良晶粒的分析也可以了解在半導(dǎo)體制程中 所發(fā)生的各種問題。通過FT測試可以確保IC封裝成品適合銷售。 參考CP測試后，在FT測試中對不良封裝成品的故障分析則可以 發(fā)現(xiàn)由封裝制程所單獨引起的問題。
隨著集成電路設(shè)計在復(fù)雜度和組件密度上逐漸增加，使用測試 用設(shè)計技術(shù)(Design For Test， DFT)的電路可以改善最終產(chǎn)品(即集成電路封裝成品)的可測試性和質(zhì)量。系統(tǒng)化測試方法也可以提供 高質(zhì)量低成本的測試解決方案。
現(xiàn)有的設(shè)計方法包括如下步驟，使用軟件設(shè)計工具進行集成電 路的初始設(shè)計，對于整個設(shè)計或設(shè)計中的個別電路進行完整功能上 的仿真，再產(chǎn)生測試向量，用來測試整個設(shè)計的完整功能。此測試 向量一般是由自動軟件工具產(chǎn)生，例如一個自動測試圖形產(chǎn)生器
(Automatic Test Pattern Generator, ATPG)， 其對于IC產(chǎn)品的電3各 部分提供某種程度的錯誤檢測(fault coverage)或錯誤模擬。這些測 試向量 一 般則是以計算機可讀文件形式提供至自動化測試儀器 (Automatic Testing Equipment, ATE)或測試器。此ATE在制造環(huán) 境下對晶粒進行CP或FT測試。
在CP和最終測試中，使用掃描鏈是一種傳統(tǒng)上可以減少焊盤 /接腳(pin)數(shù)量、以容納測試向量的方式。 一個掃描鏈定義為數(shù)個 邏輯單元(logic cell)的連接串列，其測試方式則是依序地將測試 向量的數(shù)據(jù)元素移位到輸入側(cè)邏輯單元，在觸發(fā)邏輯單元的測試并 且測試結(jié)果被鎖存(latch)在邏輯單元之后，經(jīng)由此連接串列將測試 結(jié)果移位到輸出側(cè)邏輯單元，以便進行觀察。掃描鏈已屬公知技術(shù)， 其范例可以在許多美國專利上發(fā)現(xiàn)，例如美國專利第5,675,589號 和第6,738,939號，此處將其整體揭露并入本案參考。 一條掃描鏈 傳統(tǒng)上需要 一 個輸入接腳/焊盤作為連接到輸入側(cè)邏輯單元的入口 端口，即輸入端口，以及一個輸出接腳/焊盤作為連接到輸出側(cè)邏 輯單元的出口端口 ，即輸出端口 。在CP和FT測試中，通常分享 具有相同測試向量的相同測試圖案(test pattern)。在此結(jié)構(gòu)中，IC 測試成本TestCost可以由以下式計算
=弁尸a terw * C/^z'm—丄ewg A * (f/Cc/> * rCP + t/CFr * 7>7) (1) 弁6c朋一尸m/2
其中，#Pattern表示圖案數(shù)，即測試中使用測試向量組的數(shù)量。Chain—Length表示掃描鏈的長度，其等于在掃描鏈中D觸發(fā)器的 數(shù)量。#DFF表示在測試晶粒中所有掃描鏈的D觸發(fā)器數(shù)量。 #Scan—Pin表示所有掃描鏈所使用輸入/輸出接腳的接腳凄t 。 UCCP 和UCFT則分別表示對于CP和FT測試，每 一 時間單位的測試成本。 TCP和Tft則分別表示CP和FT測試的時鐘周期?；旧希诠?(l)的右側(cè)，UCcp承Tcp表示在CP測試中每一時鐘脈沖(per clock)的 測試成本，并且UCFT*TFT表示在FT測試中每 一 時鐘脈沖的測試成 本。于是，7>式中的#pattem*Channel—Length表示CP禾口 FT觀'H式 所需要的總時鐘脈沖數(shù)。Chain—Length也表示 一 測試向量的長度， Chain—Length的每個元素(element)則需要對應(yīng)的D觸發(fā)器作為登 記(registration)之用。公式(1)將弁Scan—Pin除以2是因為，每一掃 描鏈通常需要兩個個別的焊盤/接腳作為入口端口和出口端口 。在 一個已知電路功能中，通常需要特定數(shù)量的D觸發(fā)器和特定數(shù)量 的測試圖案，使得弁DFF和弁Pattern的乘積為常數(shù)。因此，隨著同 一次測試中的掃描鏈增加，#Scan—Pin的數(shù)值會增加，并且測試成 本減少。
然而，因為集成電路尺寸與焊盤尺寸和接腳尺寸相比，會相對 地較小，故所有D觸發(fā)器數(shù)量與掃描鏈焊盤數(shù)量的比值會增加。IC 尺寸的縮小使得可以在單一晶粒中容納更多的邏輯單元或電路，但 是適合于一個晶粒/封裝成品的焊盤/接腳的最大數(shù)量則無法相應(yīng)的 增加。因此，只有少數(shù)焊盤或接腳可以對于既定電路部分進行測試， 而且只有較少的入口端口和出口端口用于測試，這會增加#DFF與 #Scan—Pin的比值，于是根據(jù)上述公式(l)，測試成本TestCost的值 也會增力口 。

發(fā)明內(nèi)容
為解決集成電路在晶圓級測試和封裝級測試中測試成本過大 的問題，本發(fā)明的目的之一是提供集成電路及封裝、半導(dǎo)體裝置以 及測試電3各的方法。
本發(fā)明的實施例提供 一 種集成電路封裝，包含 一 半導(dǎo)體裝置以及接腳(pin)。半導(dǎo)體裝置則包含一第一掃描鏈和第二掃描鏈，上述 第 一和第二掃描鏈分別具有一輸入端口和一輸出端口。半導(dǎo)體裝置
更包含至少兩個第一焊盤、至少兩個第二焊盤以及一連接裝置。上 述至少兩個第 一 焊盤分別耦接至第 一 掃描鏈的輸入端口和第二掃 描鏈的輸出端口 。上述至少兩個第二焊盤分別耦接至第一掃描鏈的 輸出端口和第二掃描鏈的輸入端口 。連接裝置耦接于第一和第二掃 描鏈之間，用以控制第二掃描鏈的輸入端口和第 一掃描鏈的輸出端 口間之電性連接。當(dāng)上述連接裝置為失能(disable)狀態(tài)時，第二掃 描鏈的輸入端口與第 一掃描鏈的輸出端口之間為電性不連接。上述 第 一焊盤是電性連結(jié)至上述接腳，并且上述第二焊盤與上述任一接 腳間為電性不連接。
本發(fā)明的實施例還提供一種測試電路的方法。提供一半導(dǎo)體裝 置，上述半導(dǎo)體裝置包含第一掃描鏈和第二掃描鏈、至少兩個第一 焊盤以及至少兩個第二焊盤。第一掃描鏈和第二掃描鏈用以測試上 述半導(dǎo)體裝置內(nèi)之集成電路，上述第一和第二掃描鏈分別具有一輸 入端口和一輸出端口 。上述至少兩個第一焊盤分別耦接至第一掃描 鏈的輸入端口和第二掃描鏈的輸出端口上述至少兩個第二焊盤分 別耦接至第 一掃描鏈的輸出端口和第二掃描鏈的輸入端口 。在一 晶 圓級測試中，分別并行輸入第一和第二測試向量到上述第一和第二 掃描鏈，并且使得上述第二掃描鏈的輸入端口與上述第一掃描鏈的 輸出端口之間為電性不連接。封裝上述半導(dǎo)體裝置，將上述第一焊
盤電性連接到配接器的接腳，并且上述第二焊盤電性不連接到上述 配接器的任一接腳。電性連接上述第一掃描鏈的輸出端口和第二掃 描鏈的輸入端口 ，用以將上述第 一 和第二掃描鏈接合為單 一 掃描 鏈。經(jīng)由上述配接器的接腳，輸入第三測試向量到上述單一掃描鏈。 本發(fā)明的實施例更提供一種具有測試結(jié)構(gòu)的半導(dǎo)體裝置。上述 半導(dǎo)體裝置包含掃描鏈、輸入輸出(I / O)電路以及測試結(jié)果壓縮器。 每一掃描鏈具有輸入端口和輸出端口 。 I/O電路分別具有第 一焊盤， 用以在一條件下傳送測試向量到上述掃描鏈的輸出端口 ，并且在另一條件下從上述掃描鏈的輸出端口接收測試結(jié)果。測試結(jié)果壓縮器 耦接到上述掃描鏈的輸出端口 ，對用以壓縮上述測試結(jié)果，經(jīng)由結(jié) 果測試焊盤輸出對應(yīng)壓縮結(jié)果。
本發(fā)明的實施例另提供一種集成電路封裝，包含半導(dǎo)體裝置； 以及配接器，上述配接器包含多個第一接腳，連接到上述多個1/0 電路的第一焊盤；以及一壓縮結(jié)果接腳，連接到結(jié)果測試焊盤；其 中，上述多個第二焊盤電性不連接到上述配接器的任一接腳。
本發(fā)明的實施例再另提供 一 種在半導(dǎo)體裝置上測試電路的方 法，上述方法包含提供如權(quán)利要求11所述的半導(dǎo)體裝置；在一 條件下設(shè)定上述I/O電路，并且經(jīng)由上述第一焊盤輸入上述測試向 量到上述掃描鏈；使能(enable)上述測試結(jié)果壓縮器，用以壓縮上 述測試結(jié)果，并且/人上述結(jié)果測試焊盤-瞼i正上述對應(yīng)壓縮結(jié)果；以 及在另一條件下，設(shè)定上述i/o電路，并且從上述第一焊盤驗證上 述測試結(jié)果。
本發(fā)明的實施例又更提供 一 種具有掃描測試結(jié)構(gòu)的集成電路。 集成電路包含一輸入焊盤和一輸出焊盤、掃描鏈、 一并行電路以及 一串行電路。掃描鏈基于一移位時鐘，用以接收測試向量并且輸出 測試結(jié)果。并行電路用以并行化來自輸入焊盤的輸入數(shù)據(jù)，以此提 供測試向量到上述掃描鏈。串行電路用以串行化上述測試結(jié)果，以 輸出測試數(shù)據(jù)到上述輸出焊盤。上述并行電路和串行電路操作是基 于 一 測試向量時鐘，其具有高于上述移位時鐘的頻率。
本發(fā)明降低了集成電路測試結(jié)構(gòu)的測試成本。


圖1表示根據(jù)本發(fā)明實施例的晶粒(半導(dǎo)體裝置)的示意圖。 圖2表示在CP測試下圖1所示之晶粒的示意圖。 圖3表示在FT測試下具有圖1所示晶粒的集成電路封裝的示 意圖。
圖4表示采用限制核心區(qū)域所設(shè)計的晶粒的示意圖。 圖5表示采用限制外圍區(qū)域所設(shè)計的晶粒的示意圖。圖6表示根據(jù)本發(fā)明實施例之電路測試方法的流程圖。
圖7表示根據(jù)本發(fā)明實施例，具有測試結(jié)構(gòu)之晶粒的示意圖。 圖8表示圖7所示之晶粒進行CP測試下的示意圖。 圖9表示圖7所示之晶粒進行FT測試下的示意圖。 圖10A表示I/O電路IO廣IOn用于入口端口 、且MSB焊盤704 用于出口端口的示意圖。
圖10B表示I/O電路IO廣IOn用于入口端口及出口端口的示意圖。
圖11表示具有掃描測試結(jié)構(gòu)的集成電路的示意圖。
圖12表示從空白晶圓制造集成電路封裝成品的流程的示意圖。
具體實施例方式
參考附圖，詳細說明以下的實施例。以下所描述的是實現(xiàn)此發(fā) 明的具體實施例，此描述用于說明本發(fā)明的通用原則，并非用以限 定本發(fā)明。本發(fā)明的范圍仍需視所附權(quán)利要求而決定。
圖1表示根據(jù)本發(fā)明一實施例的晶粒(即半導(dǎo)體裝置)的示意 圖。晶粒100包含掃描鏈S!廣S,n和S21~S2n,多任務(wù)器102，和焊
盤OPU OPln、 IPU~IPln,OP2廣OP2n和IP21 IP2n。如圖l所示，焊
盤OPn~OPln分別耦接到掃描鏈Sn S^的左側(cè)端口 (圖1中'、n" 表示不相交的n條線，下同)，焊盤IPn~IPln分別耦接到掃描鏈 Sn Sln的右側(cè)端口 ，并且焊盤IP2廣IP^分別耦接到掃描鏈S21 S2n
的左側(cè)端口，焊盤OP21~OP2n分別耦接到掃描鏈S2廣Sh的右側(cè)端 口。詳細地說，焊盤OPu OP!n、 IPH IPln、 OP21~OP2n和IP21 IP2n 可以具有相同的尺寸，或者是焊盤OPn OP^和OP2! OP2n可以比 焊盤IPn IP^和IP2廣IP2n更大。多任務(wù)器102則作為一連接裝置，
根據(jù)信號CP—SCAN的判定狀態(tài)，將掃描鏈S21~S2n的左側(cè)端口連 接到焊盤IP21~IP2n或是掃描鏈Sn Sm的右側(cè)端口 。
圖2表示當(dāng)信號CP一SCAN判定允許多任務(wù)器102將掃描鏈
sn sln的右側(cè)端口與掃描鏈s21 s2n的左側(cè)端口電性不連接的情況
11下，進行CP測試的圖1的晶粒100的示意圖。因此，由掃描鏈sn~sln 進行傳遞或移位的信號，不會經(jīng)過掃描鏈s21~s2n，反之亦然。探
針卡的4笨針(probe)接觸焊盤OPu OPm、 IP)廣IPm、 OP21~OP2n和 IP21 IP2n，提供測試向量到掃描鏈Sn Sm和S21 S2n，并且從掃描 鏈接受測試結(jié)果。雖然圖2中表示測試信號是從掃描鏈Su Sln、 S2i~S2n的左側(cè)端口輸入，測試結(jié)果從右側(cè)端口接收，但是本發(fā)明 并非限定于此。對于此技術(shù)領(lǐng)域具有一4殳知識者而言，也可以將掃 描鏈Sn Sln和S21~S2n的右側(cè)端口作為輸入端口 ，其左邊端口則是 輸出端口。換言之，測試向量或結(jié)果可以/人左到右或從右到左進行 移位。
圖3表示當(dāng)信號CP—SCAN判定允許多任務(wù)器102將掃描鏈 S2i~S2n左側(cè)端口與掃描鏈Sn~Sln右側(cè)端口之間電性連接的情況 下，進行FT測試時之具有圖1所示晶粒100的集成電路封裝200
的示意圖。因此，每兩條掃描^&，例如Sn和S^， Su和S22等等，
會連結(jié)成為單一掃描鏈。圖3中也顯示，在晶粒100經(jīng)過封裝后，
焊盤OPn OP,n和OP2廣OP2n是由集成電路封裝200而電性連接到
接腳202。另 一方面，連接線以及焊盤IPn IPm和IP2廣IP^并不會 連接到任一接腳。在此， 一個焊盤如果電性連接到最終集成電路封 裝的接腳上，則定義為外接焊盤(out-bond pad)，反之則為內(nèi)部焊盤 (inner pad)。以圖3來說，焊盤OPu OPm和OP21~OP2n是外接焊 盤，焊盤IPn IPm和IP2廣IP2n是內(nèi)部焊盤。在FT測試中，測試向 量是從左側(cè)的部分接腳和外接焊盤輸入，先移位到掃描鏈Sn~Sln, 然后再到掃描鏈S21 S2n。當(dāng)相關(guān)結(jié)果被鎖存在掃描鏈Sn~Sln和 S21~S2n之后，這些測試結(jié)果則會從右側(cè)的外接焊盤和接腳移出， 用以在測試器進行驗證。如前所述，在圖3的實施例中移位方向是 從左到右，^f旦在其它實施例中也可以/人右到左。 以下為公式(2),其等效于7>式(1)。
其中Chain—LengthCp禾口 Chain—LengthFT分另寸表示在CP禾口 FT測試下的掃描鏈長度。假設(shè)掃描鏈Sn-S^和S2!-S2n具有相同長度
L,貝寸Chain—lengthFT是2L且Chain—LengthCP只有L。與在CP和 FT測試下都具有固定長度2L的情況相比，圖3中在FT測試下晶 粒100的掃描鏈長度是2L,而在圖2中CP測試下僅僅只有L。此 意味著在CP測試中對圖1晶粒100的每一測試圖案僅需要FT測 試的 一 半時鐘脈沖數(shù)(clock number), 降低了 CP測試成本。在CP 測試中測試晶粒100的時鐘脈沖數(shù)減少是由于內(nèi)部焊盤的整并 (incorporation),增加焊盤it量可以縮短掃描《連長度。
內(nèi)部焊盤可以是在最終封裝中其上沒有任何連接線的焊盤。另 一方面， 一個具有連接線并特別連接到嵌入式存儲器的焊盤，則可 以是圖1所示的內(nèi)部焊盤，用以在CP測試中接收測試向量或輸出 測試結(jié)果。例如，此嵌入式存儲器可以是動態(tài)隨機存取存儲器 (DRAM)或是閃存只讀存儲器(flash-ROM)。在圖l的內(nèi)部焊盤可以 是封裝選擇焊盤(package-option pads)之一 ，封裝選擇焊盤就是分別 為不同封裝準備的焊盤組合。舉例來說，集成電路封裝200可以是 球狀陣列封裝(Ball Grid Array, BGA)，焊盤OPn OP^和OP21~OP2n 則是特別設(shè)計用于BGA封裝的焊盤，同時，焊盤IP ~IPln和 IP2廣IP2n則是特別設(shè)計用于薄型四方扁平封裝(low profile quad flat package, LQFP)。
隨著并入測試用輸入或輸出的接腳或焊盤增加，掃描鏈會變短 且測試成本降低，因此，最好盡可能對掃描鏈并入更多焊盤。即使 掃描鏈移入或移出的僅有數(shù)字信號，但是耦接至掃描鏈的焊盤并不 需要受限于只傳遞數(shù)字信號的數(shù)字焊盤(digital pad)。焊盤 OPn~OPln和OP21 OP2n之一可以在集成電路產(chǎn)品規(guī)格中定義為模 擬焊盤，僅傳送模擬信號，但是也可以被設(shè)定成在測試中從掃描鏈
傳送數(shù)字信號。換句話說，焊盤OPn OP!n和OP^ OP2n之一可以
屬于一種才莫擬輸入或輸出電路，這種電路能夠在進行晶粒100的 CP或FT測試時設(shè)定成傳送數(shù)字信號。此模擬輸入或輸出電路可以 在測試時切換成全幅(full-swing)模式來傳送數(shù)字數(shù)據(jù)，作為掃描鏈的入口端口或出口端口。
增加作為內(nèi)部焊盤的焊盤IPn IPm和IP21~IP2n可以不增加在 圖1中晶粒100的晶粒成本。如前所述，內(nèi)部焊盤上沒有連接線， 僅是作為探針卡上探針的接觸點。沒有連接線的內(nèi)部焊盤可以比外 接焊盤小，外接焊盤通常需要最低限度的接觸區(qū)域和結(jié)構(gòu)強度，以 容納及維持其上的連接線。
此外，在探針檢測中的靜電放電(electrostatic discharge, ESD) 防護等級，是比維持來自外部接腳的ESD壓力更為寬松且較不嚴 重。因此，內(nèi)部焊盤不需要高等級的ESD防護電路，而ESD防護 電路通常會占據(jù)相當(dāng)大的硅組件區(qū)域，成本也較高。此外，為了將 外接坪盤連接到封裝接腳，所以外接焊盤的位置通常限制在圍繞在 晶粒核心(core)區(qū)域的外圍區(qū)域，內(nèi)部焊盤則與外接焊盤不同，內(nèi) 部焊盤可以自由地設(shè)置在外圍區(qū)域或核心區(qū)域。換句話說，較小、 較簡單的內(nèi)部焊盤可以設(shè)置在晶粒中原本未被占據(jù)的任何地方。如 果晶粒是采用限制核心區(qū)域的設(shè)計，也就是指晶粒的外圍區(qū)域不會 完全被外接焊盤所占滿，則內(nèi)部焊盤可以被插入或放置到此外圍區(qū) 域上，不會增加整個晶粒的尺寸。
圖4表示采用限制核心區(qū)域所設(shè)計的晶粒的示意圖。如圖4所 示的例子，晶粒400是采用限制核心區(qū)域的設(shè)計，這使得外接焊盤 404和內(nèi)部焊盤402都配置在圍繞核心區(qū)域的外圍區(qū)域406,核心 電路408完全占據(jù)核心區(qū)域，其優(yōu)點是可以在沒有額外增加晶粒成 本下，進行成本較低的CP測試。假設(shè)晶粒是采用限制焊盤的設(shè)計， 也就是由外接焊盤所圍繞的核心區(qū)域不會被核心電路所占滿，內(nèi)部 焊盤則可以設(shè)置于核心區(qū)域，晶粒尺寸仍會維持不變。
圖5表示采用限制外圍區(qū)域所設(shè)計的晶粒的示意圖。如圖5所 示的例子，晶粒500是采用限制焊盤的設(shè)計，使得位于外圍區(qū)域 506的所需外接焊盤504決定了晶粒尺寸，內(nèi)部焊盤502和核心電 路508則一并設(shè)置于空閑核心區(qū)域510,其優(yōu)點是不需增加額外晶 粒成本而可以進行4交j氐成本的CP測試。圖6表示本發(fā)明實施例中測試電路方法的流程圖。步驟Sl提 供一晶粒，具有內(nèi)部焊盤、外接焊盤和掃描鏈。首先提供具有圖1
晶粒100的晶圓(步驟Sl)，晶粒100具有掃描鏈Sn Sln和S21 S2n、 多任務(wù)器102、焊盤IPn~IPln、 IP21~IP2n、 OPn~OPln、 OP21 OP2n 以及內(nèi)連接線，如圖1所示。然后，此晶圓進行CP測試(步驟S2)。 步驟S2使用內(nèi)部焊盤、外接焊盤作為入口端口及出口端口 。使用
焊盤IPl廣IPln、IP21 IP2n、OPn OPm、OP2廣OP2n作為入口端口和
出口端口，用以輸入并行測試向量到掃描鏈Sn Sm和S21~S2n,并 且輸出并行測試結(jié)果，如圖2所示。在CP測試中，多任務(wù)器102
通過適當(dāng)?shù)目刂菩盘枺沟脪呙桄淪2, S2n與掃描鏈Su Sln電性不
連接。步驟S3封裝良好的晶粒，外接焊盤連接到配接器的接腳， 內(nèi)部焊盤則不連接。封裝良好的晶粒是指對成功通過CP測試的晶
粒進行封裝，以形成連接線，連接焊盤OPu OPm和OP2廣OP2n到
配接器的接腳，但是焊盤IPn IPm和IP21~IP2n不與任一配接器的 接腳連接(步驟S3)。接著，所得到的封裝成品進行FT測試。在FT 測試中，多任務(wù)器102通過適當(dāng)?shù)目刂菩盘?，讓每條掃描鏈Sn~Sln 分別電性接合到掃描鏈S21~S2n中對應(yīng)的掃描鏈，每一對掃描鏈會 形成單一掃描鏈(步驟S4)。舉例來說，掃描鏈Sn和S^形成一單 一掃描鏈，具有連接到焊盤OPn和OP21的兩個端口 ，而掃描鏈S12 和S22則形成另 一個單一掃描鏈。在FT測試中(步驟S5),向量經(jīng) 由配接器的接腳輸入到單一掃描鏈，如圖3所示，此向量可以是也 可以不是將使用于CP測試的向量組合后所產(chǎn)生的向量。
只要掃描鏈Sn S^在CP測試中與掃描鏈S2廣S2n分離、但是
在FT測試中與掃描鏈S21~S2n接合，內(nèi)部焊盤(例如圖3所示的焊 盤IPn IPh和IP21~IP2n)可在封裝后電性連接到掃描鏈。在一替 代實施例中，傳遞門(pass gate)可以取代圖1中的多任務(wù)器102，
選擇性地連接在圖1掃描鏈Sn S^的右側(cè)端口到掃描鏈S2廣S^的
左側(cè)端口，同時焊盤IPn IP^是固定連接到掃描鏈Sn~Sln，焊盤 IP21~IP2n則固定連接到掃描鏈S21 S2n，。圖7表示本發(fā)明實施例中具有測試結(jié)構(gòu)的晶粒700的示意圖。 晶粒700包含掃描鏈S71~S7n、 I/O電路IO廠IOn、多輸入移位寄存 器(multiple input shift register, MISR)702、最高有效位(MSB)焊盤 704、焊盤706廣706n和控制焊盤708。如圖7所示，I/O電路IO廣IOn
分別具有焊盤IOP廣IOPn,掃描鏈S7廣S7n最好具有相同的長度。在
圖7中每一掃描鏈的輸入端口耦接至對應(yīng)的I/O電路。每一掃描鏈 的輸出端口耦接回對應(yīng)的I/O電^各，并且也耦接到焊盤706廣706n 中的對應(yīng)焊盤以及MISR702,可以用來壓縮由掃描鏈S 廣S7n所移 位出的測試結(jié)果，并且經(jīng)由MSB焊盤704輸出對應(yīng)的壓縮結(jié)果。 I/O電路IO廣IOn是否作為入口端口或出口端口則由控制焊盤708 的信號輸入所決定。掃描鏈S71~S7n可以是相同長度，舉例來說，
掃描鏈S7廣S7n可以擁有相同數(shù)量的D觸發(fā)器。
在此4支術(shù)領(lǐng)域中已知例如MISR的測試結(jié)果壓縮器，可以對測 試結(jié)果進行邏輯比較并且減少掃描鏈的輸出端口/接腳數(shù)。如圖7 所示，MISR702可以降低掃描鏈S7廣S7n的輸出焊盤數(shù)，從原來的 數(shù)量n減少到 1。然而，測試結(jié)果壓縮器會面對所謂"X"風(fēng)險 ("X"risk)或"未知"風(fēng)險，要完整解決此問題會嚴重復(fù)雜化測試結(jié) 果壓縮器的設(shè)計，且給電路設(shè)計者增加不必要的負擔(dān)。在某些情況 下，電路設(shè)計者可以允許邏輯電路產(chǎn)生不確定或無關(guān)的邏輯值，所 謂"X"風(fēng)險即表示在測試中發(fā)生的這種情況。當(dāng)發(fā)生"X"風(fēng)險時， 測試結(jié)果壓縮器因而出現(xiàn)產(chǎn)生不確定輸出的風(fēng)險，根據(jù)此不確定輸 出，測試器并不能決定從其它邏輯電路所產(chǎn)生的結(jié)果是否正確，這 是因為不確定輸出是來自所有結(jié)果的壓縮輸出，其中包含輸出邏輯 值不確定的部分。圖7的晶粒700則提供一種對"X"風(fēng)險的解決方 案。焊盤706廣706n最好是作為內(nèi)部焊盤并且提供在CP測試的出 口端口 。
圖8表示當(dāng)I/O電路IO廣IOn選擇作為接收測試向量到掃描鏈 S71 S7n的入口端口時，圖7的晶粒700在CP測試中的的示意圖。 當(dāng)來自掃描鏈S71 S7n的測試結(jié)果分別在沒有經(jīng)過任何壓縮的情況下由測試器的探針802接收，任何可容許的不確定結(jié)果可以被識別 并且忽略，同時，其它結(jié)果則可以正確地被斥企查?？刂坪副P708和 MSB焊盤704如圖8所示，并沒有利用探針;險測，但在其它實施 例中可能利用探針進行檢測。
圖9表示圖7的晶粒700在FT測試中的示意圖。在圖9中， 晶粒700是以具有多個接腳902的配接器900所封裝。焊盤 IOP廣IOPn、控制焊盤708和MSB焊盤704連接以電性連接到接腳 902，但是焊盤706「706n則不是這樣。 一般說來，1/0電路I0廣I0n 主要作為入口端口，但是當(dāng)X風(fēng)險發(fā)生時會暫時地切換成為出口 端口 。
圖IOA表示I/O電路IO廣IOn用于入口端口 、且MSB焊盤704 用于出口端口的示意圖。圖10A說明當(dāng)沒有X風(fēng)險產(chǎn)生時，在FT 測試中晶粒700的測試向量和結(jié)果流向。I/O電路IO廣IOn是入口 端口且MSB焊盤704是出口端口 。在FT測試中的大部分時間， MISR 702壓縮來自掃描鏈S7廣S7n的測試結(jié)果，并且經(jīng)由MSB焊 盤704和對應(yīng)接腳902提供壓縮后輸出到一測試器。
圖10B表示I/O電路IO廣IOn用于入口端口及出口端口的示意 圖。圖10B說明當(dāng)X風(fēng)險產(chǎn)生時，在FT測試中對晶粒700的測試 向量和結(jié)果流向。當(dāng)預(yù)期會有X風(fēng)險時，控制信號送到控制焊盤 708，以便暫時性將I/O電路IO廣IOn從入口端口切換成出口端口， 以便輸出目前的測試結(jié)果，其中預(yù)期至少有一個是可容許的不確定 值。當(dāng)I/O電路IO廣IOn作為出口端口時，因為MISR 702輸出(在 圖10A所示)的變化不能保證任何測試錯誤，可以監(jiān)視該輸出但是 會忽略監(jiān)視結(jié)果。在目前測試結(jié)果完全由測試器所接收后，I/O電 ;咯IO廣IOn會切換回入口端口 ，用以輸入測試向量。
在圖8中CP測試的測試時間是與掃描鏈S71 S7n中最長掃描鏈 的長度成比例。如果最長掃描鏈的長度是L,在圖8中CP測試的 總時鐘脈沖數(shù)大約是弁Pattern承L,其中#Pattern表示如公式(l)所定 義的圖案數(shù)。如果 一 個測試圖案或 一 組測試向量使用I/O電路IO廣IOn為入口端口以及MSB焊盤704為出口端口 ，如圖10A所 示，完成此測試圖案之測試的總時鐘脈沖數(shù)應(yīng)該大約是L。如果一 個測試圖案在某一時間使用I/O電3各IO廣IOn為入口端口 ，但是在 另 一 時間是出口端口 ，如圖10B所示，完成此測試圖案的測試的總 時鐘脈沖數(shù)則大約是2L。因此，假設(shè)測試圖案中預(yù)期會出現(xiàn)X風(fēng) 險的個數(shù)是Nx ，則圖 9之FT測試的總時鐘脈沖數(shù)大約是 (#Pattern-Nx)*L+Nx*2L,可以化筒為(#Pattern+Nx)*L。由于X風(fēng) 險極少發(fā)生，就相當(dāng)大的圖案量來看，Nx應(yīng)該非常小。因此，Nx 可以被忽略、而FT測試的總時鐘脈沖數(shù)大約是#Pattern *L ，這與 圖8之CP測試的總時鐘脈沖數(shù)相同。
圖8之CP測試的測試頻率數(shù)可以由并入焊盤706廣706n的方 式而降低，其可以是或不是內(nèi)部焊盤。如果焊盤706廣706n是內(nèi)部 焊盤，其尺寸與I/O電路IO廣IOn的外接焊盤IOP廣IOPn相比可以 相同或是更小。焊盤706廣706n可以在外圍區(qū)域或核心區(qū)域，需朝L 此晶粒采用限制核心或限制外圍的設(shè)計而定。焊盤706廣706n可以 內(nèi)部連接至嵌入式存儲器，例如內(nèi)建DRAM或是內(nèi)建flash-ROM。 焊盤706廣706n也可以特別設(shè)計給與圖9中I/O電路IO廣IOn所支 持者不同的接口，或是與圖9不同的集成電路封裝。
在圖9所示的接腳數(shù)由于采用MISR 702而減少，這也使得在 FT測試的頻率數(shù)和測試成本降低。CP測試可以采用與圖9之FT 測試的相同測試結(jié)構(gòu)，即基于對X風(fēng)險的預(yù)期來切換I/O電路
IO廣IOn，也不需要將焊盤706廣706n直接連接到掃描鏈S 廣S7n的
輸出端口 。圖9的描述也意味著使用圖9的測試結(jié)構(gòu)進行CP測試， 其測試成本大致上與圖8的CP測試相同，同時可以解決4壬4可X風(fēng)險。
圖11表示具有掃描測試結(jié)構(gòu)的集成電路的示意圖(圖11中 '、2n"表示不相交的2n條線)。晶粒1100包含輸入焊盤IPn.廣IP, ^、 并行化器(parallelizer)1102 、 掃描鏈 Su-廣Sn-^ 、 串行化器 (serializer)1104和輸出焊盤OP! w OP, Ln。移位時鐘是供給到掃描鏈Sn —廣Sn-2n，以此對測試向量和測試結(jié)果進行移位。并行化器
1102 (并行電路)將來自輸入焊盤IPn-廣IPn-n的輸入數(shù)據(jù)并行化，
并且據(jù)此提供測試向量至掃描鏈Sn-廣Su-2n。串行化器1104(串行
電路)在功能性上與并行化器1102相反，將來自掃描鏈Sn.廣Su—2n
的測試結(jié)果進行串行化，并且據(jù)此輸出測試數(shù)據(jù)到輸出焊盤
OPn" OPn-n。
一向量時鐘送到并行化器1102和串行化器1104。
在圖11中，輸入焊盤IPn.i IPn^的數(shù)量n是與輸出焊盤
OPn-廣OPn-n的數(shù)量相同，但是只有掃描鏈Su-廣Sn-2n數(shù)量2n的
一半。圖11的向量時鐘具有較高的頻率，為移位時鐘頻率的兩倍。
換句話說，掃描鏈Su-廣Sn-2是操作在比并行化器1102、串行化器
1104、輸入焊盤IPn —廣IPn-n和輸出焊盤OPn" OPn-n更低的頻率。
根據(jù)公式(l)，不管是在CP測試或FT測試，測試成本都是正
比于時鐘周期，如公式(l)的Tcp或TFT，反比于移位時鐘頻率。換
句話說，移位時鐘頻率的增加可以降^氐測試成本。然而，移位時鐘
頻率不能無限制的增加。考慮現(xiàn)有的具有專用輸入焊盤和專用輸出
焊盤的掃描鏈，移位時鐘頻率的 一 般可接受的限制條件是 max[/(s/n^ 一 c/A;)]
< min[/(/i — i/rop)， / / — s/ eeflf )， / (化W — wac/n'"e)] ( )
其中f(shift—clk)是移位時鐘的頻率；f(IR—drop)表示在電壓降 效應(yīng)(IR drop effect)未^C壞測試中的集成電^各功能時的最大時鐘頻 率；f(power)是待測集成電路沒有燒毀或退化(degenerate)下的最大 時鐘頻率。f(pad—speed)是輸入/輸出焊盤所允許的最大操作頻率。 f(test—machine)則是測試設(shè)備的最大操作頻率。f(test—machine)與測 試器的質(zhì)量與能力有關(guān)，可以通過購買更先進的測試器而增加。 f(pad一speed)則涉及半導(dǎo)體制程技術(shù)，組件尺寸的縮減有助于增加 焊盤的最大操作頻率。決定f(power)和f(IR—drop)的因素則比較復(fù) 雜，包括集成電路上所采用的半導(dǎo)體制程技術(shù)以及其內(nèi)部電路設(shè)計 的復(fù)雜度。
有可能發(fā)生的情況是，集成電路設(shè)計成正常操作下操作在非常 高的工作頻率，而集成電路的掃描鏈則僅可以操作在非常低頻率之下。其中一個原因可能是CP或FT測試會觸發(fā)掃描鏈的所有單元
(cell)同時進行測試，但是集成電路的正常操作最多僅需要這些單 元的一部分同時操作。同時操作越多電路，集成電路的電壓降、發(fā) 熱以及退化現(xiàn)象都會增加。此外，集成電路自身可以配置一電扇或 散熱結(jié)構(gòu)以便冷卻集成電路，然而集成電路的測試器則沒有。因此， 例如一集成電路具有一規(guī)格搡作時鐘頻率100MHz，但是在考慮電 力消耗以及電壓降效應(yīng)下，集成電路中的掃描鏈可能只能接受較低 的移位時鐘頻率50MHz。這種情況越來越多的發(fā)生在目前的IC產(chǎn) 品上，這是因為測試器和焊盤允許越來越高的操作頻率，但是掃描 鏈的最高頻率則不會相應(yīng)的增加。根據(jù)公式(3)，專用的輸入和輸 出焊盤即使可能可以操作在較高頻率，但是會受限于掃描鏈而被迫 操作在比較低的頻率。
在圖11的并行化器1102和串行化器1104則可以石皮除實際應(yīng) 用中焊盤的頻率與受限于掃描鏈的頻率間的關(guān)聯(lián)性。分別應(yīng)用于并 行化器1102和串行化器1104之群組以及掃描鏈Sn-廣Sn-2n之群組 的向量和移位時鐘頻率，其限制條件可以歸納如下
max[/OAz//1—c汰)]< min[/(/i —(4) max[/(vector — c汰)]< min[/" _ 5/7eecQ, / (Zest—mac力/we)] ( 5 ) 公式(4)和(5)顯示移位時鐘頻率仍然會受掃描鏈的較低搡作頻 率所限制，但是向量時鐘頻率則不會受限，而且?guī)缀踅咏副P之最 大操作頻率或測試設(shè)備之最大操作頻率中較高的一個頻率。并行化 器1102和串行化器1104專用 一輸入焊盤和一輸出焊盤，以服務(wù)一 條以上的掃描鏈。在圖11中， 一輸入焊盤和一輸出焊盤用于一對 掃描鏈，使得向量時鐘頻率是移位時鐘頻率的兩倍。
圖11所介紹的測試結(jié)構(gòu)更適合于集成電路在測試中的焊盤數(shù) 或接腳數(shù)非常受限的情況。由于操作在較高頻率，并行化器1102 和串行化器1104提供了更有效的入口端口和出口端口 ，以采用更 多條只可以在較低頻率操作的掃描鏈，同時維持了相同的實際接腳 數(shù)或焊盤數(shù)。由于更多掃描鏈可以進行CP或FT測試，圖ll所示測試結(jié)構(gòu)的測試成本更#^ 。
本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的 范圍，任何熟習(xí)此項技藝者，在不脫離本發(fā)明之精神和范圍內(nèi)，當(dāng) 可做些許的更動與潤飾，因此本發(fā)明之保護范圍當(dāng)視后附之權(quán)利要 求所界定者為準。
權(quán)利要求
1.一種集成電路封裝，其特征在于，上述集成電路封裝包含半導(dǎo)體裝置以及多個接腳，上述半導(dǎo)體裝置包含第一掃描鏈和第二掃描鏈，上述第一和第二掃描鏈分別具有一輸入端口和一輸出端口；至少兩個第一焊盤，分別耦接至上述第一掃描鏈的上述輸入端口和上述第二掃描鏈的上述輸出端口；至少兩個第二焊盤，分別耦接至上述第一掃描鏈的上述輸出端口和上述第二掃描鏈的上述輸入端口；以及連接裝置，耦接于上述第一和第二掃描鏈之間，用以控制上述第二掃描鏈的輸入端口和第一掃描鏈的輸出端口間之電性連接；其中，當(dāng)上述連接裝置為失能狀態(tài)時，上述第二掃描鏈的輸入端口與上述第一掃描鏈的輸出端口之間為電性不連接；以及其中，上述多個第一焊盤是電性連結(jié)至上述接腳，并且上述多個第二焊盤與上述任一接腳間為電性不連接。
2. 如權(quán)利要求l所述的集成電路封裝，其特征在于上述連接裝 置為多任務(wù)器或是傳輸門。
3. 如權(quán)利要求1所述的集成電路封裝，其特征在于上述多個第一焊盤是位于圍繞在上述半導(dǎo)體裝置核心區(qū)域的外圍區(qū)域，并且上 述多個第二焊盤是位于上述外圍區(qū)域。
4. 如權(quán)利要求1所述的集成電路封裝，其特征在于上述多個第 一焊盤是位于圍繞在半導(dǎo)體裝置一核心區(qū)域的外圍區(qū)域，并且上述 多個第二焊盤是位于上述核心區(qū)域。
5. 如權(quán)利要求1所述的集成電路封裝，其特征在于多個上述第 一焊盤中至少一個屬于模擬輸入或輸出電路，當(dāng)上述半導(dǎo)體裝置在 進行晶圓級測試時，上述模擬輸入或輸出電路用以傳遞數(shù)字信號。
6. 如權(quán)利要求1所述的集成電路封裝，更包含嵌入式存儲器， 其中上述第二焊盤連接到上述嵌入式存儲器。
7. 如權(quán)利要求6所述的集成電路封裝，其特征在于上述嵌入式存儲器包含動態(tài)隨機存取存儲器或閃存只讀存儲器。
8. 如權(quán)利要求1所述的集成電路封裝，其特征在于上述多個第 一焊盤用于一第一接口，上述多個第二焊盤用于一第二接口 ，其中 上述第一接口不同于上述第二接口。
9. 如權(quán)利要求1所述的集成電路封裝置，其特征在于上述第一 焊盤用于上述集成電路封裝，上述第二焊盤用于另一集成電路封 裝。
10. —種測試電路的方法，其特征在于，上述方法包含下列步驟提供一半導(dǎo)體裝置，上述半導(dǎo)體裝置包含第一掃描鏈和第二掃 描鏈，用以測試上述半導(dǎo)體裝置內(nèi)的集成電路，上述第一和第二掃 描鏈分別具有一輸入端口和一輸出端口；至少兩個第一焊盤，分別 耦接至第 一 掃描鏈的輸入端口和第二掃描鏈的輸出端口 ；以及至少 兩個第二焊盤，分別耦接至第 一 掃描鏈的輸出端口和第二掃描鏈的輸入端口 ；在晶圓級測試中，分別并行輸入第 一 和第二測試向量到上述第 一和第二掃描鏈，并且使得上述第二掃描鏈的輸入端口與上述第一 掃描鏈的輸出端口之間為電性不連接；封裝上述半導(dǎo)體裝置，將上述多個第一焊盤電性連接到一配接 器的接腳，并且上迷多個第二焊盤電性不連接到上述配接器的任一 接腳。電性連接上述第 一掃描鏈的輸出端口和第二掃描鏈的輸入端 口，用以將上述第一和第二掃描鏈接合為單一掃描鏈；以及經(jīng)由上述配接器的接腳，輸入第三測試向量到上述單 一 掃描鏈。
11. 一種具有測試結(jié)構(gòu)的半導(dǎo)體裝置，其特征在于，上述半導(dǎo) 體裝置包含多個掃描鏈，每一掃描鏈具有多個輸入端口和輸出端口 ；多個I/0電路，上述每一個I/O電路具有第 一焊盤，用以在一條件下傳送測試向量到上述掃描鏈的輸入端口 ，并且在另 一條件下從上述掃描鏈的輸出端口接收測試結(jié)果；以及測試結(jié)果壓縮器，耦接到上述掃描鏈的輸出端口 ，用以壓縮上 述測試結(jié)果，經(jīng)由結(jié)果測試焊盤輸出對應(yīng)壓縮結(jié)果。
12. 如權(quán)利要求11所述的具有測試結(jié)構(gòu)的半導(dǎo)體裝置，其特征 在于，上述半導(dǎo)體裝置更包含多個第二焊盤，上述多個第二焊盤中 的每一個分別連接到上述掃描鏈的對應(yīng)輸出端口 。
13. 如權(quán)利要求12所述的具有測試結(jié)構(gòu)的半導(dǎo)體裝置，其特征 在于上述多個第一焊盤位于圍繞一半導(dǎo)體裝置核心區(qū)域的半導(dǎo)體 裝置外圍區(qū)域，并且上述多個第二焊盤是位于上述外圍區(qū)域。
14. 如權(quán)利要求12所述的具有測試結(jié)構(gòu)的半導(dǎo)體裝置，其特征 在于上述第一焊盤是位于圍繞一半導(dǎo)體裝置核心區(qū)域的半導(dǎo)體裝 置外圍區(qū)域，并且上述第二焊盤是位于上述核心區(qū)域。
15. —種集成電路封裝，其特征在于，上述集成電路封裝包含 如權(quán)利要求12所述的半導(dǎo)體裝置；以及一配接器，上述配接器包含多個第一接腳，連接到上述多個I/O電路的第 一焊盤；以及 壓縮結(jié)果接腳，連接到結(jié)果測試焊盤；其中，上述多個第二焊盤電性不連接到上述配接器的任一接腳。
16. 如權(quán)利要求15所述的集成電路封裝，其特征在于，上述集 成電路封裝更包含一嵌入式存儲器，其中上述多個第二焊盤是內(nèi)部 連接到上述嵌入式存儲器。
17. 如權(quán)利要求15所述的集成電路封裝，其特征在于上述嵌入 式存儲器包含動態(tài)隨機存取存儲器或閃存只讀存儲器。
18. 如權(quán)利要求15所述的集成電路封裝，其特征在于上述多個 第一焊盤用于第一接口，上述多個第二焊盤用于第二接口，并且上 述第一接口不同于上述第二接口 D
19. 如權(quán)利要求15所述的集成電路封裝，其特征在于上述多個 第一焊盤用于上述集成電路封裝，上述多個第二焊盤用于另一集成 電路封裝。
20. —種在半導(dǎo)體裝置上測試電路的方法，其特征在于，上述 方法包含提供如權(quán)利要求11所述的半導(dǎo)體裝置；在一條件下設(shè)定上述I/O電路，并且經(jīng)由上述多個第一焊盤輸 入上述測試向量到上述掃描鏈；使能上述測試結(jié)果壓縮器，用以壓縮上述測試結(jié)果，并且從上 述結(jié)果測試焊盤驗證上述對應(yīng)壓縮結(jié)果；以及在另 一條件下設(shè)定上述I/O電路，并且從上述多個第一焊盤驗 證上述測試結(jié)果。
21. —種具有掃描測試結(jié)構(gòu)的集成電路，包含 輸入焊盤和輸出焊盤；掃描鏈，用以基于移位時鐘，接收測試向量并且輸出測試結(jié)果； 并行電路，用以并行化來自輸入焊盤的輸入數(shù)據(jù)，以此提供上述測試向量到上述掃描鏈；以及串行電路，用以串行化上述測試結(jié)果，以輸出測試數(shù)據(jù)到上述輸出焊盤；其中，上述并行電路和串行電路操作是基于測試向量時鐘，上 述測試向量時鐘具有高于上述移位時鐘的頻率。
全文摘要
本發(fā)明提供集成電路及封裝、半導(dǎo)體裝置以及測試電路的方法。集成電路封裝包含半導(dǎo)體裝置及接腳。半導(dǎo)體裝置包含第一掃描鏈和第二掃描鏈，分別具有輸入端口和輸出端口。半導(dǎo)體裝置更包含至少兩個第一焊盤、至少兩個第二焊盤以及連接裝置。至少兩個第一焊盤分別耦接第一掃描鏈的輸入端口和第二掃描鏈的輸出端口。至少兩個第二焊盤分別耦接第一掃描鏈的輸出端口和第二掃描鏈的輸入端口。連接裝置耦接于第一和第二掃描鏈之間。本發(fā)明降低了集成電路測試結(jié)構(gòu)的測試成本。
文檔編號H01L27/02GK101567362SQ20091000092
公開日2009年10月28日 申請日期2009年1月22日 優(yōu)先權(quán)日2008年4月22日
發(fā)明者劉元卿, 陳宏慶 申請人:聯(lián)發(fā)科技股份有限公司