專利名稱：集成抗esd二極管的soi ligbt器件單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成抗ESD(靜電損傷)二極管的SOI(絕緣層上半導(dǎo)體)LIGBT(橫向絕緣柵雙極晶體管)器件單元。
背景技術(shù)：
SOI LIGBT器件由于其較小的體積、重量，較高的工作溫度和較強(qiáng)的抗輻照能力，較低的成本和較高的可靠性，作為無觸點(diǎn)功率電子開關(guān)或功率驅(qū)動(dòng)器在智能電力電子、高溫環(huán)境電力電子、空間電力電子和交通工具電力電子等技術(shù)中具有廣泛應(yīng)用。常規(guī)SOI LIGBT(如圖1所示，以SOInLIGBT為例)在SOI襯底的n-漂移區(qū)上形成場(chǎng)氧化層；在近陰極區(qū)端采用雙離子注入多晶硅自對(duì)準(zhǔn)摻雜技術(shù)形成短溝道nMOSFET及多晶硅柵場(chǎng)板，附加p+離子注入摻雜實(shí)現(xiàn)p-well接觸；由多晶硅柵引出柵極金屬引線，n+p+區(qū)引出陰極金屬引線；在近陽極端通過磷離子注入摻雜形成n型緩沖區(qū)，在該摻雜區(qū)進(jìn)行淺p型雜質(zhì)注入形成陽極區(qū)，并引出陽極金屬引線與陽極金屬場(chǎng)板。該SOI LIGBT器件沒有集成抗ESD機(jī)構(gòu)與功能，由于其固有的MOS結(jié)構(gòu)，在封裝、運(yùn)輸、裝配及使用過程中容易引起千伏以上的高壓靜電。如果沒有穩(wěn)壓二極管鉗位保護(hù)，由于柵氧化層很薄而易被這種高壓靜電擊穿造成器件永久失效。這種由于高壓靜電引起柵擊穿所造成的器件永久失效稱為靜電損傷(ESD)。此外，與SOI LDMOS器件相比，如果沒有柵極抗ESD二極管保護(hù)，由于通態(tài)時(shí)SOI LIGBT陽極向漂移區(qū)注入的大量少數(shù)載流子在器件關(guān)斷過程中改變了器件內(nèi)部的電勢(shì)分布，引起控制柵區(qū)域電場(chǎng)集中，容易導(dǎo)致SOI LIGBT器件過早失效。目前，商業(yè)化的SOILIGBT器件在使用中需要外接分立穩(wěn)壓二極管加以保護(hù)，增加了體積、重量和成本，并且降低了可靠性。

發(fā)明內(nèi)容
本發(fā)明目的在于針對(duì)現(xiàn)有技術(shù)的不足，提供一種具有自我抗ESD保護(hù)功能的SOI LIGBT器件單元的結(jié)構(gòu)，從而顯著改善SOI LIGBT器件自我抗ESD保護(hù)性能。
本發(fā)明包括半導(dǎo)體襯底、隱埋氧化層、漂移區(qū)、阱區(qū)、阱接觸區(qū)、陰極區(qū)、抗ESD二極管陰極區(qū)、柵氧化層、緩沖區(qū)、陽極區(qū)、陽極接觸區(qū)、陽極短路點(diǎn)區(qū)、場(chǎng)氧區(qū)、多晶硅柵極區(qū)、柵極隔離氧化層、接觸孔和金屬電極引線與互連線。
隱埋氧化層將襯底和漂移區(qū)完全隔離。在漂移區(qū)的一側(cè)的阱區(qū)中以阱接觸區(qū)居中，緊鄰陰極區(qū)的對(duì)側(cè)間隔設(shè)置抗ESD二極管陰極區(qū)。在漂移區(qū)的另一側(cè)的緩沖區(qū)中陽極接觸區(qū)下方緊鄰設(shè)置陽極區(qū)。在陽極區(qū)中央設(shè)置上下貫穿該陽極區(qū)的陽極短路點(diǎn)區(qū)。在陰極區(qū)和漂移區(qū)之間的阱區(qū)上部設(shè)置柵氧化層并覆蓋陰極區(qū)和漂移區(qū)的邊緣。在阱接觸區(qū)、陰極區(qū)、抗ESD二極管陰極區(qū)、柵氧化層、陽極接觸區(qū)和陽極短路點(diǎn)區(qū)以外區(qū)域設(shè)置場(chǎng)氧化層并覆蓋各區(qū)邊緣。在柵氧化層極與其相連的場(chǎng)氧化層的近鄰部分設(shè)置多晶硅柵極，采用氧化層覆蓋實(shí)現(xiàn)各區(qū)表面隔離并分別在陰極區(qū)、抗ESD二極管陰極區(qū)、多晶硅區(qū)和陽極接觸區(qū)與陽極短路點(diǎn)區(qū)上表面設(shè)置接觸孔。在接觸孔和部分場(chǎng)氧化層上設(shè)置金屬電極和互連線。
本發(fā)明由于將抗ESD二極管集成在SOI LIGBT器件單元結(jié)構(gòu)之中，使其在無需外接任何器件就具有較強(qiáng)的抗ESD能力，能夠顯著改善SOI LIGBT器件自我抗ESD保護(hù)性能，減小采用該種器件的各種電力電子系統(tǒng)的體積、重量和成本，并提高系統(tǒng)可靠性。


圖1為常規(guī)SOI nLIGBT單元結(jié)構(gòu)截面示意圖；；圖2為本發(fā)明的單元結(jié)構(gòu)截面示意圖；圖3為本發(fā)明的單元結(jié)構(gòu)版圖示意圖；圖4為硅單邊突變pn結(jié)擊穿電壓與低摻雜側(cè)摻雜濃度的關(guān)系示意圖。
具體實(shí)施例方式
如圖2和圖3所示，本發(fā)明包括半導(dǎo)體基片，隱埋氧化層2將半導(dǎo)體基片分為上下兩部分，下部為襯底1，上部為頂層半導(dǎo)體3。
在頂層半導(dǎo)體3的一側(cè)設(shè)置成一個(gè)異型摻雜半導(dǎo)體區(qū)4，作為MOSFET的體區(qū)和抗ESD二極管陽極區(qū)，另一側(cè)設(shè)置成一個(gè)同型較重?fù)诫s的半導(dǎo)體緩沖區(qū)9。
在異型摻雜半導(dǎo)體區(qū)4的中央設(shè)置成同型阱接觸區(qū)5，一側(cè)設(shè)置成一個(gè)異型重?fù)诫s區(qū)6作為陰極，另一側(cè)離開一定距離設(shè)置成一個(gè)異型摻雜區(qū)7作為抗ESD二極管陰極區(qū)。其中在異型重?fù)诫s區(qū)6和頂層半導(dǎo)體3之間的異型摻雜半導(dǎo)體區(qū)4部分上部設(shè)置成氧化層8并覆蓋異型重?fù)诫s區(qū)6和頂層半導(dǎo)體3的邊緣作為柵氧化層。
在半導(dǎo)體緩沖區(qū)9之中設(shè)置成一個(gè)異型摻雜的半導(dǎo)體區(qū)10作為陽極區(qū)，在異型摻雜的半導(dǎo)體區(qū)10之中進(jìn)行重?fù)诫s形成該區(qū)的接觸區(qū)11，在該接觸區(qū)11的中央設(shè)置成一個(gè)穿透該接觸區(qū)11和陽極區(qū)10的異型重?fù)诫s半導(dǎo)體區(qū)12作為陽極短路點(diǎn)。
在接觸區(qū)5、異型重?fù)诫s區(qū)6、異型摻雜區(qū)7、氧化層8、接觸區(qū)11和異型重?fù)诫s半導(dǎo)體區(qū)12以外的區(qū)域設(shè)置成厚氧化層13并覆蓋各區(qū)邊緣作為場(chǎng)氧化層。
在氧化層8上設(shè)置成多晶硅區(qū)14并覆蓋與其連接的厚氧化層13的一部分作為多晶硅柵極和柵場(chǎng)板。覆蓋多晶硅區(qū)14的氧化層15作為邊墻隔離氧化層。
在異型摻雜的半導(dǎo)體區(qū)10、異型摻雜區(qū)7、異型重?fù)诫s區(qū)6和阱接觸區(qū)5上部中央設(shè)置成接觸孔區(qū)16，在接觸孔區(qū)16和厚氧化層13的一部分上設(shè)置成金屬電極引線與互連線17，將異型摻雜區(qū)7與多晶硅區(qū)14互連并引出異型摻雜區(qū)7、異型摻雜的半導(dǎo)體區(qū)10和多晶硅區(qū)14的電極。
將圖2和圖3中的n和p對(duì)換則可以得到集成柵極抗ESD二極管的SOIpLIGBT器件單元結(jié)構(gòu)。
這種集成柵極抗ESD二極管的SOI LIGBT器件在阻性負(fù)載情況下的大信號(hào)簡(jiǎn)化等效電路如圖4所示。其中，M是由n+陰極區(qū)、p-well體區(qū)、poly柵區(qū)和n-drift漏區(qū)構(gòu)成的NMOSFET，T是由p-well集電區(qū)、n-drift+n-buffer基區(qū)和p+發(fā)射區(qū)構(gòu)成的PNP型雙極結(jié)型晶體管(BJT)，DESD是集成柵極抗ESD二極管，DWS是p-well和n+陰極區(qū)pn結(jié)二極管，CBOX是隱埋氧化層寄生電容，RS是陰極端p+區(qū)及其歐姆接觸電阻，RWS是p-well區(qū)橫向電阻，Rdb是T的基區(qū)等效電阻，Rbf是T的基區(qū)到n+陽極短路點(diǎn)之間的橫向等效電阻，RL是負(fù)載電阻，Ddb是LIGBT的p-well和n--drift之間的寄生二極管，Rd是LIGBT的漏極寄生電阻，Rdm是漂移區(qū)電導(dǎo)調(diào)制電阻，Rdv是漂移區(qū)縱向電阻。
根據(jù)pn結(jié)二極管反向擊穿原理，對(duì)于單邊突變n+p結(jié)，其擊穿電壓近似由下式?jīng)Q定，BVD=ϵrϵ0ECr22qNA---(1)]]>式中，εr＝11.9是硅的介電常數(shù)，εo＝8.854e-12F/m是真空介電常數(shù)，q＝1.602e-19C是電子電荷量，當(dāng)?shù)蛽诫s一側(cè)的摻雜濃度NA∈[1e16cm-3，5e17cm-3]范圍時(shí)，硅的臨界雪崩擊穿電場(chǎng)強(qiáng)度約為ECr＝(4-8)e5V/cm。通過調(diào)整NA可以改變BVD，如圖5所示。根據(jù)該圖可知，欲令抗ESD二極管的擊穿電壓不低于10V，通常令p-well區(qū)在該部分的摻雜濃度不高于1.3e17cm-3。
對(duì)于線性緩變pn結(jié)，其擊穿電壓近似由下式?jīng)Q定，BVD=4ECr3/232ϵrϵ0qαj---(2)]]>由式可見，通過降低線性緩變pn結(jié)摻雜濃度梯度降低最大電場(chǎng)強(qiáng)度Em，從而可以提高其擊穿電壓。由于線性緩變pn結(jié)摻雜濃度梯度遠(yuǎn)小于單邊突變結(jié)的摻雜濃度梯度，采用線性緩變pn結(jié)可以顯著提高抗ESD二極管的擊穿電壓，但是會(huì)引起工藝復(fù)雜性增加，工藝不兼容性惡化。
而在條件相似情況下，硅雙邊突變pn結(jié)的擊穿電壓也明顯高于硅單邊突變pn結(jié)的擊穿電壓，這是因?yàn)閜n結(jié)耗盡區(qū)的電場(chǎng)分布變稀疏引起最大電場(chǎng)強(qiáng)度Em降低所致。即可以考慮在進(jìn)行抗ESD二極管的n+區(qū)摻雜之前先在該區(qū)進(jìn)行較低濃度的n型摻雜將明顯提高抗ESD二極管的擊穿電壓，不過也會(huì)使工藝復(fù)雜性稍有增加。
抗ESD二極管的n+區(qū)與p-well歐姆接觸區(qū)的版圖間距主要由這樣幾部分距離決定(1)抗ESD二極管的橫向最大耗盡層寬度；(2)抗ESD二極管n+區(qū)的橫向注入結(jié)深；(3)p-well歐姆接觸區(qū)的橫向注入結(jié)深；(4)工藝控制裕量。
抗ESD二極管的n+區(qū)面積主要根據(jù)擊穿瞬間放電電流、擊穿瞬間散熱和工藝控制裕量要求進(jìn)行計(jì)算。根據(jù)SOI LIGBT器件版圖結(jié)構(gòu)的不同，一個(gè)抗ESD二極管單元可能為相鄰兩個(gè)或多個(gè)SOI LIGBT器件單元所共用，所以進(jìn)行抗ESD二極管的n+區(qū)面積設(shè)計(jì)時(shí)需要考慮共用SOI LIGBT器件單元的總體要求。而且，當(dāng)一個(gè)抗ESD二極管單元可能為相鄰兩個(gè)或多個(gè)SOILIGBT器件單元所共用時(shí)，版圖設(shè)計(jì)的結(jié)果將與圖3所示的結(jié)構(gòu)有明顯不同，處于邊界的器件單元?jiǎng)t差別不大。
在MOS型半導(dǎo)體器件和集成電路制作中，柵氧化層絕大多數(shù)采用高質(zhì)量熱氧化SiO2，其臨界擊穿電場(chǎng)強(qiáng)度接近1e7V/cm，即1V/nm。因此，對(duì)于常用的25～40nm厚柵氧化層，其耐壓約在25～40V之間。為了便于智能化功率集成，當(dāng)器件處于工作狀態(tài)時(shí)，柵極驅(qū)動(dòng)電壓一般取5V。那么，為了確保SOI LIGBT器件不受ESD且能在有一定干擾情況下正常工作，要求抗ESD二極管的耐壓至少是柵極驅(qū)動(dòng)電壓的2倍以上，即大于10V。
如果采用單邊突變結(jié)，考慮到工藝控制裕量，根據(jù)式(1)可以推算出p-well的摻雜濃度不宜高于1.3e17cm-3。為了改善SOI LIGBT器件抗可控硅閂鎖效應(yīng)能力，必須盡可能減小p-well的橫向電阻，這要求p-well的摻雜濃度盡可能高。為解決這一矛盾，我們提出首先利用離子注入的通道效應(yīng)，對(duì)p-well進(jìn)行離子注入摻雜時(shí)在摻雜窗口的中心區(qū)域一定范圍內(nèi)加大深注入雜質(zhì)離子劑量；然后在退火推進(jìn)過程中令雜質(zhì)離子在一定范圍內(nèi)再分布，這樣可以在幾乎不影響p-well表面摻雜濃度的情況下適當(dāng)提高p-well內(nèi)部的摻雜濃度，從而既可以保證抗ESD二極管的耐壓、MOS管的閾值電壓和SOI LIGBT器件的阻斷耐壓要求，又可以改善SOI LIGBT器件抗閂鎖能力。
此外，在抗ESD二極管的n+區(qū)摻雜時(shí)，可以考慮采用氧化層掩膜注入形成雜質(zhì)的緩變分布，這樣就可以獲得非突變pn結(jié)，從而可以降低對(duì)p-well表面摻雜濃度的要求，即p-well表面摻雜濃度可以比突變結(jié)時(shí)高一些，因此也可以緩解這一矛盾。不過這樣會(huì)令工藝復(fù)雜性稍有增加。
權(quán)利要求
1.集成抗ESD二極管的SOI LIGBT器件單元，其特征在于該器件單元包括半導(dǎo)體基片，隱埋氧化層(2)將半導(dǎo)體基片分為上下兩部分，下部為襯底(1)，上部為頂層半導(dǎo)體(3)；在頂層半導(dǎo)體(3)的一側(cè)設(shè)置成一個(gè)異型摻雜半導(dǎo)體區(qū)(4)，作為MOSFET的體區(qū)和抗ESD二極管陽極區(qū)，另一側(cè)設(shè)置成一個(gè)同型較重?fù)诫s的半導(dǎo)體緩沖區(qū)(9)；在異型摻雜半導(dǎo)體區(qū)(4)的中央設(shè)置成同型阱接觸區(qū)(5)，一側(cè)設(shè)置成一個(gè)異型重?fù)诫s區(qū)(6)作為陰極，另一側(cè)間隔設(shè)置成一個(gè)異型摻雜區(qū)(7)作為抗ESD二極管陰極區(qū)；其中在異型重?fù)诫s區(qū)(6)和頂層半導(dǎo)體(3)之間的異型摻雜半導(dǎo)體區(qū)(4)部分上部設(shè)置成氧化層(8)并覆蓋異型重?fù)诫s區(qū)(6)和頂層半導(dǎo)體(3)的邊緣作為柵氧化層；在半導(dǎo)體緩沖區(qū)(9)之中設(shè)置成一個(gè)異型摻雜的半導(dǎo)體區(qū)(10)作為陽極區(qū)，在異型摻雜的半導(dǎo)體區(qū)(10)之中進(jìn)行重?fù)诫s形成該區(qū)的接觸區(qū)(11)，在該接觸區(qū)(11)的中央設(shè)置成一個(gè)穿透該接觸區(qū)(11)和陽極區(qū)(10)的異型重?fù)诫s半導(dǎo)體區(qū)(12)作為陽極短路點(diǎn)；在接觸區(qū)(5)、異型重?fù)诫s區(qū)(6)、異型摻雜區(qū)(7)、氧化層(8)、接觸區(qū)(11)和異型重?fù)诫s半導(dǎo)體區(qū)(12)以外的區(qū)域設(shè)置成厚氧化層(13)作為場(chǎng)氧化層；在氧化層(8)上設(shè)置成多晶硅區(qū)(14)并覆蓋與其連接的厚氧化層(13)的一部分作為多晶硅柵極和柵場(chǎng)板，覆蓋多晶硅區(qū)(14)的氧化層(15)作為邊墻隔離氧化層；在異型摻雜的半導(dǎo)體區(qū)(10)、異型摻雜區(qū)(7)、異型重?fù)诫s區(qū)(6)和阱接觸區(qū)(5)上部中央設(shè)置成接觸孔區(qū)(16)，在接觸孔區(qū)(16)和厚氧化層(13)的一部分上設(shè)置成金屬電極引線與互連線(17)，將異型摻雜區(qū)(7)與多晶硅區(qū)(14)互連并引出異型摻雜區(qū)(7)、異型摻雜的半導(dǎo)體區(qū)(10)和多晶硅區(qū)(14)的電極。
全文摘要
本發(fā)明涉及一種集成抗靜電損傷二極管的SOILIGBT器件單元。常規(guī)的SOI LIGBT由于高壓靜電引起柵擊穿造成靜電損傷。本發(fā)明包括半導(dǎo)體襯底、隱埋氧化層、漂移區(qū)、阱區(qū)、阱接觸區(qū)、陰極區(qū)、抗ESD二極管陰極區(qū)、柵氧化層、緩沖區(qū)、陽極區(qū)、陽極接觸區(qū)、陽極短路點(diǎn)區(qū)、場(chǎng)氧區(qū)、多晶硅柵極區(qū)、柵極隔離氧化層、接觸孔和金屬電極引線與互連線。本發(fā)明由于將抗ESD二極管集成在SOI LIGBT器件單元結(jié)構(gòu)之中，使其在無需外接任何器件就具有較強(qiáng)的抗ESD能力，能夠顯著改善SOI LIGBT器件自我抗ESD保護(hù)性能，減小采用該種器件的各種電力電子系統(tǒng)的體積、重量和成本，并提高系統(tǒng)可靠性。
文檔編號(hào)H01L29/66GK1851923SQ200610050899
公開日2006年10月25日 申請(qǐng)日期2006年5月24日 優(yōu)先權(quán)日2006年5月24日
發(fā)明者張海鵬, 徐文杰, 許杰萍, 高明煜, 呂幼華, 汪潔 申請(qǐng)人:杭州電子科技大學(xué)