專(zhuān)利名稱(chēng)：具有電感線(xiàn)圈的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有電感線(xiàn)圈的半導(dǎo)體器件。
背景技術(shù)：
近年來(lái)，對(duì)使用于手機(jī)的芯片的面積縮小的要求日益提高。這是因?yàn)橐粩嘀\求手機(jī)的小型化，要求性能的提高和功能的增加。在此，為了滿(mǎn)足這樣的要求，研究出了使芯片的膜厚變薄，芯片彼此重疊的SIP(封裝內(nèi)系統(tǒng))技術(shù)。
但是，在SIP技術(shù)中，由于使芯片薄膜化而使得電路間的距離變近，故產(chǎn)生了干擾的問(wèn)題。特別是，具有電感線(xiàn)圈的芯片和其它芯片層疊的情況下，若電感線(xiàn)圈的附近存在其它芯片的布線(xiàn)，則由于電感線(xiàn)圈產(chǎn)生的磁場(chǎng)的影響，所述布線(xiàn)中會(huì)流動(dòng)感應(yīng)電流。其結(jié)果是，產(chǎn)生了電感線(xiàn)圈的Q值劣化的問(wèn)題。
另外，與本申請(qǐng)的發(fā)明有關(guān)聯(lián)的現(xiàn)有技術(shù)信息，如下所示。
專(zhuān)利文獻(xiàn)1 特開(kāi)2002-16209號(hào)公報(bào)發(fā)明內(nèi)容基于本發(fā)明的一個(gè)視點(diǎn)的半導(dǎo)體器件，裝配有具有電感線(xiàn)圈的第1芯片，和所述第1芯片重疊、具有導(dǎo)電層的第2芯片，設(shè)置于所述第1和第2芯片之間的第1磁屏蔽層。


圖1是與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視圖。
圖2是與本發(fā)明的第1實(shí)施例有關(guān)的電感線(xiàn)圈的外徑和屏蔽層的大小的關(guān)系的平面圖。
圖3至圖8是與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的制造工序的剖視圖。
圖9(a)是在與本發(fā)明的第1實(shí)施例有關(guān)的在薄膜基板上淀積屏蔽層之后的TEM照片。
圖9(b)是把圖9(a)的框內(nèi)區(qū)域擴(kuò)大的TEM照片。
圖10是用EPMA分析圖9(a)，(b)的屏蔽層的分量比得到的結(jié)果的圖。
圖11是與本發(fā)明的第1實(shí)施例有關(guān)的屏蔽層由NiFe膜形成的情況下的Fe的含量與電阻率關(guān)系的圖。
圖12是與本發(fā)明的第1實(shí)施例有關(guān)的伴隨屏蔽層的膜厚的變化的電感線(xiàn)圈的Q值的頻率依存性的圖。
圖13(a)是沒(méi)有屏蔽層的情況下，與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視圖。
圖13(b)是有屏蔽層的情況下，與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視圖。
圖14(a)是沒(méi)有屏蔽層的情況下，與本發(fā)明的第1實(shí)施例有關(guān)的電感線(xiàn)圈的Q值的頻率特性的圖。
圖14(b)是有屏蔽層的情況下，與本發(fā)明的第1實(shí)施例有關(guān)的電感線(xiàn)圈的Q值的頻率特性的圖。
圖15是用于說(shuō)明與本發(fā)明的第1實(shí)施例有關(guān)的半導(dǎo)體器件的效果的圖，顯示的是在沒(méi)有設(shè)置屏蔽層的情況下電感線(xiàn)圈的Q值劣化的芯片的膜厚與電感線(xiàn)圈的外徑關(guān)系的圖。
圖16是用于說(shuō)明與本發(fā)明的第1實(shí)施例有關(guān)的半導(dǎo)體器件的效果的圖，顯示的是高度為500μm的空間里層疊的芯片的數(shù)量與硅基板的膜厚的關(guān)系的圖。
圖17是與本發(fā)明的第2實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視18至圖23是與本發(fā)明的第2實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的制造工序的剖視圖。
圖24是與本發(fā)明的各實(shí)施例有關(guān)的封裝后的半導(dǎo)體器件的剖視圖。
圖25是與本發(fā)明的各實(shí)施例有關(guān)的半導(dǎo)體器件，是第1及第2芯片被用含有磁性材料的粘合劑粘合的狀態(tài)下的剖視圖。
圖26是與本發(fā)明的各實(shí)施例有關(guān)的半導(dǎo)體器件，是第2芯片也設(shè)置屏蔽層的情況下的剖視圖。
圖27是與本發(fā)明的各實(shí)施例有關(guān)的半導(dǎo)體器件，是第1芯片的背面部分性的形成屏蔽層的情況下的剖視圖。
圖28是與本發(fā)明的各實(shí)施例有關(guān)的半導(dǎo)體器件，是電感線(xiàn)圈的周?chē)纬善帘螌拥那闆r下的剖視圖。
圖29，圖30是與本發(fā)明的各實(shí)施例有關(guān)的半導(dǎo)體器件，是4個(gè)芯片層疊的情況下的剖視圖。
具體實(shí)施例方式
以下參照

本發(fā)明的實(shí)施例。在說(shuō)明之際，全圖共同的部分付與共同的參照符號(hào)。另外，圖中，為了便于說(shuō)明，電感線(xiàn)圈、芯片等用模式示，形狀、膜厚及大小與實(shí)際不同的情況也有。
第1實(shí)施例第1實(shí)施例指如下情況，即，由于利用了SIP(System inpackage封裝內(nèi)系統(tǒng))技術(shù)而使得具有用于高頻率電路的電感線(xiàn)圈的芯片和其它的芯片重疊的情況下，將用于切斷由電感線(xiàn)圈產(chǎn)生的磁力線(xiàn)的屏蔽層設(shè)在兩片芯片之間。
圖1顯示的是與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視圖。圖2顯示的是與本發(fā)明的第1實(shí)施例有關(guān)的電感線(xiàn)圈的外徑和屏蔽層的大小的關(guān)系的平面圖。以下，說(shuō)明與第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件。
如圖1所示，根據(jù)SIP技術(shù)，第1和第2芯片10，20重疊。第1芯片10包含半導(dǎo)體基板11，設(shè)置于這個(gè)半導(dǎo)體基板11的表面上的元件12，設(shè)置于半導(dǎo)體基板11的上方的電感線(xiàn)圈14。第2芯片20是包含導(dǎo)電層22。另外，第1芯片的背面(半導(dǎo)體基板11的背面)形成了絕緣膜18，絕緣膜18和第1芯片相對(duì)的面和相反側(cè)的面以及第1芯片10的側(cè)面上形成了例如由磁性材料構(gòu)成的屏蔽層19。像這樣，為了抑制由電感線(xiàn)圈14發(fā)出的磁力線(xiàn)對(duì)導(dǎo)電層22產(chǎn)生不良影響，第1和第2芯片10，20之間，具體地說(shuō)電感線(xiàn)圈14和導(dǎo)電層22之間，設(shè)置屏蔽層19。
在此，作為由磁性材料構(gòu)成的屏蔽層19的材料，例如，優(yōu)選Ni單質(zhì)、Fe單質(zhì)、Co單質(zhì)或含Ni、Fe、Co之中至少一種金屬的材料。這個(gè)包含Ni、Fe、Co之中至少一種金屬的材料，包含Ni、Fe、Co之中任何一種金屬的合金，以及由Ni、Fe、Co的組合構(gòu)成的合金(例如NiFe，CoFe等)。
此外，作為屏蔽層19的材料，可以是自旋極化率大的四氧化三鐵、CrO2，RXMnO3-y(R；稀土類(lèi)、X；Ca、Ba、Sr)等的氧化物系的材料，也可以是NiMnSb，PtMnSb的錳鋁銅磁性合金材料。另外，屏蔽層19的磁性材料中，只要不失去磁性，可以含一些Ag，Cu，Au，Al，Mg，Si，Bi，Ta，B，C，O，N，Pd，Pt，Zr，Ir，W，Mo，Nb等的非磁性元素。
電感線(xiàn)圈14，例如是平面型的螺旋形線(xiàn)圈(參照?qǐng)D2)，由低電阻的材料如Al，Cu，Au等形成。
導(dǎo)電層22，例如是金屬布線(xiàn)，晶體管的柵電極，接觸等，例如由Al，Cu，W，多晶硅等形成。
元件12，例如是MOS晶體管。這個(gè)MOS晶體管的柵電極的最小柵長(zhǎng)，例如在110nm以下。另外，作為元件12的一個(gè)例子圖示了晶體管，但并不僅限于此，例如也可以將布線(xiàn)、接觸、電容器等設(shè)在第1芯片10中。
絕緣膜18，例如由氧化硅膜形成。這個(gè)絕緣膜18并不一定是必要的，屏蔽層19，比起直接形成于半導(dǎo)體基板11的背面，優(yōu)選隔著絕緣膜18形成。這是因?yàn)椋舨辉O(shè)置絕緣膜18，則在導(dǎo)電性的屏蔽層19的情況下相鄰的元件之間有導(dǎo)通的可能性，與此相對(duì)，通過(guò)設(shè)置絕緣膜18，使相鄰元件之間不導(dǎo)通，能夠抑制噪音進(jìn)入相鄰元件內(nèi)。像這樣，為了使絕緣膜18有不導(dǎo)通的功能，絕緣膜18優(yōu)選例如具有大于等于3nm的膜厚。
如圖2所示，為了切斷由電感線(xiàn)圈14發(fā)出的磁力線(xiàn)，屏蔽層19的面積優(yōu)選比電感線(xiàn)圈14存在的面積大。即，屏蔽層19的面積，優(yōu)選從電感線(xiàn)圈14的最外側(cè)的布線(xiàn)起朝外至少擴(kuò)展到電感線(xiàn)圈14的外徑X的大小。換言之，屏蔽層19的寬Y，優(yōu)選大于等于電感線(xiàn)圈14的外徑X的3倍。這是因?yàn)椋梢哉J(rèn)為由電感線(xiàn)圈14的最外側(cè)的布線(xiàn)發(fā)出的磁力線(xiàn)向電感線(xiàn)圈14的外側(cè)擴(kuò)展到電感線(xiàn)圈14的外徑X左右，為了可靠地把擴(kuò)展到最外側(cè)的磁力線(xiàn)切斷，需要上述寬度。例如，電感線(xiàn)圈14的外徑X在100μm至400μm的情況，屏蔽層19的寬Y在300μm至1200μm以上即可。
圖3至圖8，顯示的是與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的制造工序的剖視圖。以下，說(shuō)明與本發(fā)明的第1實(shí)施例有關(guān)的半導(dǎo)體器件的制造方法。在此，芯片的切割使用了半切斷切割法。
首先，如圖3所示，第1芯片例如如下形成。在半導(dǎo)體基板(例如硅基板)11上例如形成MOS晶體管等的元件12，在半導(dǎo)體基板11及元件12上形成絕緣膜(例如氧化硅膜)13。接著，在這個(gè)絕緣膜13上形成電感線(xiàn)圈14，在絕緣膜13及電感線(xiàn)圈14上形成絕緣膜(例如氧化硅膜)15。像這樣形成的第1芯片10的膜厚C1例如為750μm左右，半導(dǎo)體基板11的膜厚S1例如為747μm左右。
接著，如圖4所示，第1芯片10通過(guò)例如像RIE(Reactive IonEtching反應(yīng)離子刻蝕)這樣的各向異性刻蝕加工，形成槽16。這個(gè)槽16從芯片10的表面(絕緣膜15的表面)到半導(dǎo)體基板11內(nèi)都是貫通的，具有例如50μm左右的深度D。
接著，如圖5所示，在第1芯片10的表面(絕緣膜15的表面)上粘貼保護(hù)帶17。
接著，如圖6所示，例如用研磨機(jī)研磨沒(méi)有保護(hù)帶17的芯片10的背面(半導(dǎo)體基板11的背面)。通過(guò)研磨，第1芯片11的膜厚C2薄至例如23μm左右，半導(dǎo)體基板11的膜厚S2例如薄至20μm左右。因此，芯片10的背面被研磨到槽16的深度D以上，槽16的底面開(kāi)口，第1芯片10被切割。
接著，如圖7所示，為了減緩刻蝕速度，由研磨改為干法刻蝕或濕法刻蝕，進(jìn)一步刻蝕半導(dǎo)體基板11的背面。其結(jié)果是，第1芯片11的膜厚C3進(jìn)一步薄至例如4.6μm左右，半導(dǎo)體基板11的膜厚S3進(jìn)一步薄至例如1.6μm左右。
這個(gè)刻蝕，可以是各向同性刻蝕、也可以是各向異性刻蝕，但優(yōu)選各向異性刻蝕。這是因?yàn)椋绕鸶飨蛲钥涛g，各向異性刻蝕能夠保證半導(dǎo)體基板11的薄膜化的均一性。
另外，像這樣刻蝕之后，半導(dǎo)體基板11的背面自然形成了氧化膜(氧化硅膜)18，這個(gè)氧化膜18的絕緣性不充分時(shí)，濺射氧的等離子體等使其氧化即可。
接著，如圖8所示，例如使用濺射法，在絕緣膜18上、保護(hù)帶17上及槽16的側(cè)面上淀積由磁性材料構(gòu)成的屏蔽層19。在此，屏蔽層19、除了濺射法以外也可以使用CVD(Chemical VaporDeposition化學(xué)氣相淀積法)等形成，但優(yōu)選濺射法。這是因?yàn)?，比起高溫處理的CVD法，低溫處理的濺射法不用擔(dān)心保護(hù)帶17溶化。而且，比起CVD法，濺射法更容易使由磁性材料構(gòu)成的屏蔽層19附著。
接著，如圖1所示，例如利用切割等將第1芯片10切成個(gè)個(gè)芯片。接著，準(zhǔn)備好絕緣膜21內(nèi)設(shè)置了導(dǎo)電層22的第2芯片20之后，粘貼第1芯片和第2芯片。此時(shí)，為了使屏蔽層19存在于電感線(xiàn)圈14和導(dǎo)電層22之間，將形成于半導(dǎo)體基板11的背面的屏蔽層19和第2芯片粘貼。其后，剝?nèi)ケＷo(hù)帶17。這樣，兩片芯片10，20重疊的SIP(System in package封裝內(nèi)系統(tǒng))構(gòu)造完成。
圖9(a)，(b)顯示的是在與本發(fā)明的第1實(shí)施例有關(guān)的薄膜基板上淀積屏蔽層之后的TEM(Transmission Electron Microscope透射型電子顯微鏡)照片。圖10顯示的是圖9(a)，(b)的屏蔽層的分量比用EPMA(Electron Probe Micro Analysis電子探針微分析法)分析的結(jié)果。在此說(shuō)明，在所述制造方法中，在半導(dǎo)體基板和屏蔽層之間形成絕緣膜。
圖9(a)是用TEM拍攝的在被薄膜化的半導(dǎo)體基板11的背面淀積屏蔽層19之后的狀態(tài)(圖8的工序)。把圖9(a)的框內(nèi)區(qū)域擴(kuò)大，如圖9(b)所示，半導(dǎo)體基板11的背面和屏蔽層19之間，形成了絕緣膜18。在這個(gè)實(shí)驗(yàn)中，將半導(dǎo)體基板11研磨至1.7μm，將50μm的由NiFe膜構(gòu)成的屏蔽層19淀積在半導(dǎo)體基板11的背面上，在這種情況下，形成了11nm的絕緣膜18。因此，雖然由NiFe膜構(gòu)成的屏蔽層19是金屬層，但是在這個(gè)屏蔽層19和半導(dǎo)體基板11之間因?yàn)樾纬闪私^緣膜18，所以能夠防止屏蔽層19和半導(dǎo)體基板11之間的導(dǎo)通。
另外，本實(shí)驗(yàn)，由NiFe膜構(gòu)成的屏蔽層19的分量比用EPMA分析的結(jié)果，如圖10所示，F(xiàn)e是16.1％，Ni是83.9％。
圖11顯示的是與本發(fā)明的第1實(shí)施例有關(guān)的屏蔽層由NiFe膜形成的情況下的Fe的含量和電阻率的關(guān)系。在此說(shuō)明，屏蔽層例如由NiFe膜形成的情況下，F(xiàn)e的含量?jī)?yōu)選多少。
如圖11所示，屏蔽層19中Fe的含量即使從100％減少至20％左右，屏蔽層19的電阻率也幾乎不變，F(xiàn)e的含量若降至20％以下，則屏蔽層19的電阻率逐漸上升。
在此，由于由電感線(xiàn)圈14產(chǎn)生的磁場(chǎng)，電感線(xiàn)圈14的下面產(chǎn)生了感應(yīng)電動(dòng)勢(shì)，因?yàn)楦袘?yīng)電流＝感應(yīng)電動(dòng)勢(shì)/電阻值，所以屏蔽層19的電阻值低，產(chǎn)生于導(dǎo)電層22的感應(yīng)電流就容易流動(dòng)。因此，屏蔽層19的電阻，優(yōu)選盡可能高的。由此，屏蔽層19由NiFe膜形成時(shí)，NiFe膜的Fe的含量?jī)?yōu)選小于等于20％。
因此，屏蔽層19，比起由導(dǎo)電性的磁性材料形成，優(yōu)選由絕緣性的磁性材料形成。在此，作為導(dǎo)電性的磁性材料的一個(gè)例子，可以舉出坡莫合金系的磁性材料，作為絕緣性的磁性材料的一個(gè)例子，可以舉出鐵氧體系的磁性材料。另外，由導(dǎo)電性的磁性材料形成屏蔽層19時(shí)，金屬含量在例如在50％以下即可。
圖12顯示的是伴隨與本發(fā)明的第1實(shí)施例有關(guān)的屏蔽層的膜厚的變化電感線(xiàn)圈的Q值的頻率依存性。在此，說(shuō)明優(yōu)選的屏蔽層的膜厚在多少左右。另外，圖12是半導(dǎo)體基板膜厚為1.7μm，屏蔽層由NiFe膜形成的情況下的結(jié)果。
如圖12所示，使屏蔽層19的膜厚由10變至50、100至300nm。10，50nm的情況下若頻率增大則電感線(xiàn)圈14的Q值也變高，100nm的情況下在800MHz左右電感線(xiàn)圈14的Q值稍微劣化，進(jìn)而在300nm時(shí)，可以知道800MHz至1200MHz左右電感線(xiàn)圈14的Q值大幅度劣化?？梢哉J(rèn)為這是因?yàn)橛蒒iFe膜形成的屏蔽層19的膜厚加厚，屏蔽層19的電阻值下降，使得導(dǎo)電層22內(nèi)感應(yīng)電流容易流動(dòng)。因此，屏蔽層19的膜厚優(yōu)選較薄的，由NiFe膜形成屏蔽層19時(shí)，NiFe膜的膜厚例如優(yōu)選小于50nm。但是，為了得到切斷磁力線(xiàn)的效果，屏蔽層19的膜厚優(yōu)選大于等于1nm。
圖13(a)(b)顯示的是與本發(fā)明的第1實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視圖。圖13(a)顯示的是沒(méi)有屏蔽層的情況，圖13(b)顯示的是有屏蔽層的情況。圖14(a)，(b)顯示的是與本發(fā)明的第1實(shí)施例有關(guān)的電感線(xiàn)圈的Q值的頻率依存性的圖，圖14(a)顯示的是沒(méi)有屏蔽層的情況，圖14(b)顯示的是有屏蔽層的情況。在此，根據(jù)基板的背面有屏蔽層的情況和沒(méi)有屏蔽層的情況，說(shuō)明由電感線(xiàn)圈產(chǎn)生的磁場(chǎng)(磁力線(xiàn))對(duì)導(dǎo)電層施加的影響的不同以及伴隨基板的薄膜化的電感線(xiàn)圈的Q值的不同。
首先，利用圖13(a)及圖14(a)，說(shuō)明沒(méi)有屏蔽層的情況。
如圖13(a)所示，電流I1流過(guò)電感線(xiàn)圈14，這個(gè)電流I1產(chǎn)生了磁場(chǎng)Ha，這個(gè)磁場(chǎng)Ha到達(dá)第2芯片20的導(dǎo)電層22的附近。其結(jié)果是，由于這個(gè)磁場(chǎng)Ha導(dǎo)電層22內(nèi)產(chǎn)生了感應(yīng)電流I2。
并且，半導(dǎo)體基板11越薄，電感線(xiàn)圈14和導(dǎo)電層22的距離越短，故導(dǎo)電層22容易受磁場(chǎng)Ha的影響，感應(yīng)電流I2也增大。
因此，如圖14(a)所示，隨著半導(dǎo)體基板11變薄，由感應(yīng)電流I2產(chǎn)生的能量損耗增大，電感線(xiàn)圈14的Q值逐漸下降。
接著，利用圖13(b)及圖14(b)，說(shuō)明有屏蔽層的情況。
如圖13(b)所示，電流I1流過(guò)電感線(xiàn)圈14，這個(gè)電流I1產(chǎn)生了磁場(chǎng)Hb。但是，這個(gè)磁場(chǎng)Hb通過(guò)屏蔽層19之際，由于屏蔽層19的磁化，屏蔽層19的面上水平方向(紙面的橫方向)的磁場(chǎng)分量Hbx變大，屏蔽層19的面上垂直方向(紙面的縱方向)的磁場(chǎng)分量Hby變小。由此，磁場(chǎng)Hb被屏蔽層19屏蔽，抑制了磁場(chǎng)Hb擴(kuò)展到第2芯片20一側(cè)。換言之，即使第1芯片10內(nèi)的電感線(xiàn)圈14發(fā)出了磁力線(xiàn)，通過(guò)屏蔽層19的屏蔽效應(yīng)，可以減少進(jìn)入第2芯片內(nèi)20內(nèi)的導(dǎo)電層22的磁力線(xiàn)的數(shù)量，因此可以減小導(dǎo)電層22內(nèi)產(chǎn)生的感應(yīng)電流。
因此，即使是在半導(dǎo)體基板11較薄、電感線(xiàn)圈14和導(dǎo)電層22之間的距離較短的情況下，通過(guò)屏蔽層19的屏蔽效應(yīng)，可以抑制導(dǎo)電層22內(nèi)產(chǎn)生的感應(yīng)電流的增大。
因此，如圖14(b)所示，即使在半導(dǎo)體基板11的膜厚由50～750μm變薄到20μm或1.7μm的情況下，通過(guò)屏蔽層19可以抑制由感應(yīng)電流產(chǎn)生的能量損耗的增加，因此可以抑制電感線(xiàn)圈14的Q值的劣化。
另外，即使不能100％防止磁力線(xiàn)進(jìn)入導(dǎo)電層22，只要能抑制磁力線(xiàn)的進(jìn)入，就可以如圖14(b)所示充分抑制Q值的劣化。
通過(guò)所述第1實(shí)施例，可以得到如下效果。
在(a)第1及第2的芯片10，20之間(電感線(xiàn)圈14和導(dǎo)電層22之間)設(shè)置有由磁性材料構(gòu)成的屏蔽層19。因此，可以通過(guò)屏蔽層19切斷由電感線(xiàn)圈14產(chǎn)生的磁場(chǎng)擴(kuò)及到導(dǎo)電層22。因此，可以抑制導(dǎo)電層22內(nèi)感應(yīng)電流的產(chǎn)生，從而可以抑制電感線(xiàn)圈14的Q值的劣化。而且，可以抑制電感線(xiàn)圈14下面的半導(dǎo)體基板11內(nèi)感應(yīng)電動(dòng)勢(shì)的產(chǎn)生，因此可以抑制基板噪音的產(chǎn)生。
(b)圖15顯示的是在沒(méi)有設(shè)置屏蔽層的情況下，電感線(xiàn)圈14的Q值劣化的芯片的膜厚與電感線(xiàn)圈14的外徑的關(guān)系。由結(jié)果可見(jiàn)，電感線(xiàn)圈14的外徑為400μm的情況下，芯片的膜厚為500μm左右Q值開(kāi)始劣化，電感線(xiàn)圈14的外徑為200μm的情況下，芯片的膜厚為200μm左右Q值開(kāi)始劣化，電感線(xiàn)圈14的外徑為100μm的情況下，芯片的膜厚為100μm左右Q值開(kāi)始劣化。即，可以知道電感線(xiàn)圈14的外徑和Q值劣化芯片的膜厚幾乎是一致的。
在此，一般使用的電感線(xiàn)圈14的外徑是由100μm至400μm的大小，可以認(rèn)為在SIP構(gòu)造中使用比電感線(xiàn)圈14的外徑薄的薄膜化的芯片。但是，由圖15的結(jié)果可知，為了抑制Q值的下降，芯片的膜厚優(yōu)選比電感線(xiàn)圈14的外徑厚。像這樣，在沒(méi)有設(shè)置屏蔽層的情況下，考慮到抑制Q值的劣化，芯片的膜厚受電感線(xiàn)圈14的外徑的制約。
與此相對(duì)，在第1實(shí)施例中，因?yàn)樵O(shè)置了屏蔽層19，芯片即使比電感線(xiàn)圈14的外徑薄，也可以通過(guò)屏蔽層19的屏蔽效應(yīng)抑制Q值的劣化。因此，在第1實(shí)施例中，可以不受電感線(xiàn)圈14的外徑的制約地使芯片的膜厚變薄。因此，在SIP構(gòu)造中，可以不受電感線(xiàn)圈14的外徑的制約地增加層疊的芯片的數(shù)量。像這樣，在第1實(shí)施例中，芯片的膜厚可以比電感線(xiàn)圈14的外徑薄，即，可以使半導(dǎo)體基板11的膜厚比電感線(xiàn)圈14的外徑薄。
(c)圖16顯示的是高度為500μm的空間內(nèi)層疊的芯片的數(shù)量與硅基板的膜厚的關(guān)系。如圖3所示，可以知道通過(guò)薄化硅基板的膜厚，顯著增加芯片的數(shù)量。由此可以說(shuō)，芯片的薄膜化技術(shù)是非常重要的。
但是，至今為止的芯片的薄膜化的限度，一般認(rèn)為在20μm左右。理由如下所示。首先，若用研磨機(jī)使硅基板薄膜化，則硅基板的膜厚的可控性差，存在+/-5μm的膜厚的偏差，所以，硅基板一旦減薄至5μm以下，晶片面內(nèi)就會(huì)產(chǎn)生不存在芯片的部分，成品率顯著降低。另外，用研磨機(jī)刻蝕速度快，有可能把硅基板研磨的過(guò)薄，不能精確控制硅基板的膜厚。另外，若用研磨機(jī)研磨硅基板，則對(duì)芯片的壓力大，薄膜化的芯片容易破損。
與此相對(duì)，在第1實(shí)施例中，在使半導(dǎo)體基板11變薄的刻蝕之際(圖6及圖7的工序)，由研磨機(jī)改為比研磨機(jī)速度低的干法刻蝕或濕法刻蝕。因此，因?yàn)榭涛g速度變慢，容易控制半導(dǎo)體基板11的膜厚。另外，可以抑制刻蝕時(shí)對(duì)芯片的壓力，可以避免芯片破損的問(wèn)題。由以上可知，比起只用研磨機(jī)進(jìn)行芯片的薄膜化的情況，芯片容易變薄，可以增加芯片的層疊數(shù)。具體來(lái)說(shuō)，芯片10的膜厚C3例如可以薄到4.6μm左右，可以形成歷來(lái)困難的20μm以下厚度的芯片。
第2實(shí)施例第2實(shí)施例，用SOI(Silicon On Insulator絕緣體基硅)基板代替了第1實(shí)施例中使用的通常的半導(dǎo)體基板。
圖17顯示的是與本發(fā)明的第2實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的概略剖視圖。以下，說(shuō)明與第2實(shí)施例有關(guān)的半導(dǎo)體器件。
如圖17所示，在第2實(shí)施例中，與第1實(shí)施例的不同點(diǎn)主要在于第1芯片10采用了SOI基板30，構(gòu)成SOI基板30的埋入式絕緣膜32取代了圖1的絕緣膜18，第1芯片10的側(cè)面不存在屏蔽層19。
在此，SOI基板30由半導(dǎo)體基板31和埋入式絕緣膜32以及半導(dǎo)體層33構(gòu)成，在圖17中，半導(dǎo)體基板31被研磨至消失。因此，構(gòu)成SOI基板30的埋入式絕緣膜32上設(shè)置了屏蔽層19。另外，埋入式絕緣膜32作為使半導(dǎo)體層33和屏蔽層19不導(dǎo)通的層發(fā)揮作用。
另外，通過(guò)下述制造方法，屏蔽層19，沒(méi)有形成于第1芯片10的側(cè)面，只設(shè)置于第1芯片10的背面(埋入式絕緣膜32上)。在此，像第1實(shí)施例那樣第1芯片10的側(cè)面也形成屏蔽層19的情況可以提高屏蔽效應(yīng)，但像第2實(shí)施例那樣屏蔽層19即使只形成于第1芯片10的背面，仍具有充分的抑制Q值劣化的屏蔽效應(yīng)。
圖18至圖23，顯示的是與本發(fā)明的第2實(shí)施例有關(guān)的SIP構(gòu)造的半導(dǎo)體器件的制造工序的剖視圖。以下，說(shuō)明與第2實(shí)施例有關(guān)的半導(dǎo)體器件的制造方法。在此，與第1實(shí)施例一樣，芯片的切割采用的是半切斷切割法。
首先，如圖18所示，第1芯片10例如如下所示形成。由半導(dǎo)體基板(例如硅基板)31和埋入式絕緣膜32以及半導(dǎo)體層33構(gòu)成的SOI基板30上形成例如MOS晶體管等的元件12，在半導(dǎo)體基板11及元件12上形成絕緣膜(例如氧化硅膜)13。接著，在這個(gè)絕緣膜13上形成電感線(xiàn)圈14，在絕緣膜13及電感線(xiàn)圈14上形成絕緣膜(例如氧化硅膜)15。像這樣形成的第1芯片10的膜厚C1’，例如在755μm左右，半導(dǎo)體基板31的膜厚S1’例如在750μm左右。
接著，如圖19所示，第1芯片10通過(guò)例如RIE這樣的各向異性刻蝕加工，形成槽16。這個(gè)槽16由芯片10的表面(絕緣膜15的表面)到埋入式絕緣膜32都是貫通的，例如具有5μm的深度D。
接著，如圖20所示，在芯片10的表面(絕緣膜15的表面)粘貼保護(hù)帶17。
接著，如圖21所示，例如用研磨機(jī)研磨沒(méi)有保護(hù)帶17的芯片10的背面(半導(dǎo)體基板31的背面)，使其薄至半導(dǎo)體基板31完全沒(méi)有的程度。其結(jié)果是，第1芯片11的膜厚C2’例如薄至25μm左右，半導(dǎo)體基板31的膜厚S2’例如薄至20μm左右。
在此，第1實(shí)施例的圖6所示的工序中，芯片10的背面通過(guò)研磨至槽16的深度D以上，槽16的底面開(kāi)口，第1芯片10被切割。與此相對(duì)，第2實(shí)施例的圖20所示的工序中，芯片10的背面沒(méi)有被研磨至槽16的深度D’以上，在這個(gè)階段第1芯片10還沒(méi)有被切割接著，如圖22所示，為了減緩刻蝕速度，由研磨改為干法刻蝕或濕法刻蝕，半導(dǎo)體基板31的背面被進(jìn)一步刻蝕到露出埋入式絕緣膜32。其結(jié)果是，第1芯片11的膜厚C3’進(jìn)一步薄至例如5μm左右。
在此，第1實(shí)施例的圖7所示的工序中，半導(dǎo)體基板11的背面自然形成了氧化膜(氧化硅膜)18。與此相對(duì)，第2實(shí)施例的圖22所示的工序中，因?yàn)榇嬖诼袢胧浇^緣膜，故沒(méi)有形成自然氧化膜。
接著，如圖23所示，例如采用濺射法，在埋入式絕緣膜32上淀積由磁性材料構(gòu)成的屏蔽層19。
接著，如圖17所示，例如利用切割等將第1芯片10切成個(gè)個(gè)芯片。接著，絕緣膜21內(nèi)設(shè)置了導(dǎo)電層22的第2芯片20準(zhǔn)備好之后，將第1芯片和第2芯片粘貼。此時(shí)，為了使屏蔽層19存在于電感線(xiàn)圈14和導(dǎo)電層22之間，將形成于第1芯片10的背面的屏蔽層19和第2芯片20貼合。其后，剝?nèi)ケＷo(hù)帶17。這樣，兩片芯片10，20重疊的SIP構(gòu)造完成。
根據(jù)所述第2實(shí)施例，不僅能得到與第1實(shí)施例相同的效果，而且還能得到如下效果。
首先，在圖19的工序中，形成槽16之際，可以將SOI基板30的埋入式絕緣膜32作為阻擋層來(lái)控制刻蝕，因此槽16的深度D’的控制變得容易。
另外，在圖22的工序中，刻蝕半導(dǎo)體基板31之際，因?yàn)樽鳛楣杌宓陌雽?dǎo)體基板31與作為氧化膜的埋入式絕緣膜的選擇比高，故可以用埋入式絕緣膜32使刻蝕停止。因此，半導(dǎo)體基板31的刻蝕的控制變得容易，可以防止由于刻蝕對(duì)半導(dǎo)體層33造成的不良影響。
另外，本發(fā)明并不僅限于所述各實(shí)施例，在實(shí)施階段只要在不脫離宗旨的范圍內(nèi)，可以進(jìn)行以下種種變形。
(1)在所述第1及第2實(shí)施例中，說(shuō)明了多個(gè)芯片重疊的SIP構(gòu)造，但封裝一個(gè)芯片的構(gòu)造也適用于本發(fā)明。例如，如圖24所示，設(shè)在管殼41上的導(dǎo)體板42上搭載芯片10，該芯片10通過(guò)金屬線(xiàn)43連接于導(dǎo)體板42的情況下，通過(guò)屏蔽層19的屏蔽效應(yīng)，可以防止由電感線(xiàn)圈24發(fā)出的磁力線(xiàn)對(duì)導(dǎo)體板42施加不良影響。
(2)如圖25所示，第1及第2的芯片10，20，也可以用含磁性材料的粘合劑51進(jìn)行粘貼。由磁性材料形成這個(gè)粘合劑51，可以用這個(gè)粘合劑51進(jìn)一步切斷磁力線(xiàn)。
(3)在所述第1及第2的實(shí)施例中，屏蔽層19只設(shè)置于第1芯片10，但如圖26所示，還可以在第2芯片20的第1芯片10一側(cè)的面上設(shè)置屏蔽層23。在這種情況下，可以進(jìn)一步提高磁力線(xiàn)的屏蔽效應(yīng)。
(4)屏蔽層19，并不一定要形成于第1芯片10的背面的整個(gè)平面。只要能得到磁力線(xiàn)的屏蔽效應(yīng)，如圖27所示，屏蔽層19部分性地形成于第1芯片的背面也是可以的。其結(jié)果，可以利用屏蔽層19的間隙24，將第2芯片的20的焊盤(pán)25朝外引出，設(shè)在間隙24上。另外，設(shè)置貫通第1芯片10的半導(dǎo)體基板11及絕緣膜18的金屬層26，通過(guò)使這個(gè)金屬層26和焊盤(pán)25連接，可以用最短的距離連接第1及第2芯片10，20。由此，比起把焊盤(pán)設(shè)置于每個(gè)芯片、通過(guò)引線(xiàn)進(jìn)行芯片之間的信號(hào)交流的情況(例如參照?qǐng)D29)，在圖27的情況下，第1及第2芯片10，20之間的信號(hào)線(xiàn)最短，因此可以減少信號(hào)傳送的延遲及損失。
(5)電感線(xiàn)圈14的周?chē)?，還可以設(shè)置由磁性材料構(gòu)成的屏蔽層。例如，如圖28所示，也可以在電感線(xiàn)圈14的上面及側(cè)面上設(shè)置由磁性材料構(gòu)成的屏蔽層52。在這種情況下，可以進(jìn)一步提高磁力線(xiàn)的屏蔽效應(yīng)。
(6)所述第1及第2實(shí)施例中，采用了半切斷切割法，通過(guò)預(yù)先形成的槽16切割芯片，防止芯片的破裂等。但是，并不僅限于半切斷切割法，例如，也可以在第1芯片10上粘貼保護(hù)帶17，研磨第1芯片10的背面之后，將第1芯片10和保護(hù)帶17一起細(xì)分化后與第2芯片貼合在一起。
(7)所述第1及第2實(shí)施例中，舉出了兩個(gè)芯片層疊的SIP構(gòu)造的例子，也可以層疊3個(gè)或更多的芯片。例如，如圖29及圖30所示，4個(gè)芯片20，10，60，70層疊，每個(gè)芯片20，10，60，70的上面設(shè)置焊盤(pán)81，82，83，84，用金屬線(xiàn)85，86，87，88連接于管殼80上也可。在這種情況下，管殼80上層疊的芯片，優(yōu)選越往上越小(金字塔狀)地層疊。
在此，圖29的情況，不具有電感線(xiàn)圈的芯片和具有電感線(xiàn)圈的芯片交替層疊。即，不具有電感線(xiàn)圈的芯片20上重疊具有電感線(xiàn)圈14的芯片10，在這個(gè)芯片10上重疊不具有電感線(xiàn)圈的芯片60，并在這個(gè)芯片60上重疊具有電感線(xiàn)圈74的芯片70。另外，由電感線(xiàn)圈14產(chǎn)生的磁場(chǎng)，通過(guò)屏蔽層19抑制其擴(kuò)及到芯片20。并且，通過(guò)屏蔽層63抑制其擴(kuò)及到芯片60。同樣，電感線(xiàn)圈74產(chǎn)生的磁場(chǎng)通過(guò)屏蔽層79抑制其擴(kuò)及到芯片60。
另一方面，圖30的情況，以由具有電感線(xiàn)圈的兩個(gè)芯片把不具有電感線(xiàn)圈的芯片夾在中間的方式層疊。即，在不具有電感線(xiàn)圈的芯片20上重疊具有電感線(xiàn)圈14的芯片10，在這個(gè)芯片10上重疊具有電感線(xiàn)圈74的芯片70，并在這個(gè)芯片70上重疊不具有電感線(xiàn)圈的芯片60。另外，由電感線(xiàn)圈14產(chǎn)生的磁場(chǎng)通過(guò)屏蔽層19抑制其擴(kuò)及到芯片20。同樣，由電感線(xiàn)圈74產(chǎn)生的磁場(chǎng)，通過(guò)屏蔽層79抑制其擴(kuò)及到芯片10，并且，用屏蔽層63抑制其擴(kuò)及到芯片60。
另外，具有電感線(xiàn)圈14，74的芯片10，70，例如是具有邏輯電路的芯片，不具有電感線(xiàn)圈的芯片20，60，例如是具有模擬電路的芯片。
(8)屏蔽層19，只要能作為屏蔽磁性的層(磁屏蔽層)而發(fā)揮作用，并不一定限定為用磁性材料形成。例如，屏蔽層19可以例如由具有500歐姆以上的高電阻的金屬層形成。在此，為了使由金屬層構(gòu)成的屏蔽層19的電阻為500歐姆以上，最好使屏蔽層19的膜厚非常薄，或作為屏蔽層19的材料挑選高電阻的金屬材料。
權(quán)利要求
1.一種半導(dǎo)體器件，具備具有電感線(xiàn)圈的第1芯片，與所述第1芯片重疊、具有導(dǎo)電層的第2芯片，以及設(shè)置于所述第1和第2芯片之間的第1磁屏蔽層。
2.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1芯片具備具有表面和背面的半導(dǎo)體基板，以及形成于所述半導(dǎo)體基板的所述表面的所述電感線(xiàn)圈，所述第1磁屏蔽層，設(shè)置于所述半導(dǎo)體基板的所述背面。
3.如權(quán)利要求1所述的半導(dǎo)體器件，還具有設(shè)置在所述第1芯片的側(cè)面的第2磁屏蔽層。
4.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層的寬度大于等于所述電感線(xiàn)圈的外徑的3倍。
5.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層的面積，比所述電感線(xiàn)圈的存在面積大。
6.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層，由磁性材料形成。
7.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層，由Ni單質(zhì)、Fe單質(zhì)、Co單質(zhì)、或包含Ni、Fe、Co之中的至少一種金屬的磁性材料構(gòu)成。
8.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層，由鐵氧體系磁性材料或坡莫合金系磁性材料構(gòu)成。
9.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層，由Fe和Ni的合金形成，所述合金的Fe的含量小于等于20％。
10.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層，由Fe和Ni的合金形成，所述第1磁屏蔽層的膜厚不到50nm。
11.如權(quán)利要求2所述的半導(dǎo)體器件，所述半導(dǎo)體基板的膜厚，比所述電感線(xiàn)圈的外徑薄。
12.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1芯片的膜厚，比所述電感線(xiàn)圈的外徑薄。
13.如權(quán)利要求2所述的半導(dǎo)體器件，進(jìn)一步具備設(shè)置于所述第1磁屏蔽層與所述半導(dǎo)體基板的所述背面之間的具有大于等于3nm的膜厚的絕緣膜。
14.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1芯片，具有構(gòu)成SOI基板的埋入絕緣膜和半導(dǎo)體層，所述第1磁屏蔽層，設(shè)置于所述埋入絕緣膜上。
15.如權(quán)利要求1所述的半導(dǎo)體器件，還具備將所述第1及第2芯片粘貼的含磁性材料的粘合劑。
16.如權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步具備設(shè)置于所述第2的芯片的位于所述第1芯片一側(cè)的面上的第2磁屏蔽層。
17.如權(quán)利要求1所述的半導(dǎo)體器件，所述第1磁屏蔽層，在所述第1芯片的背面局部具有間隙地形成。
18.如權(quán)利要求17所述的半導(dǎo)體器件，所述第2芯片的焊盤(pán)設(shè)置于所述間隙。
19.如權(quán)利要求1的半導(dǎo)體器件，進(jìn)一步具備設(shè)置于所述電感線(xiàn)圈周?chē)牡?磁屏蔽層。
20.如權(quán)利要求19所述的半導(dǎo)體器件，所述第2磁屏蔽層，設(shè)置于所述電感線(xiàn)圈的上面及側(cè)面。
全文摘要
一種半導(dǎo)體器件，包括具有電感線(xiàn)圈的第1芯片，和所述第1芯片重疊、具有導(dǎo)電層的第2芯片，以及設(shè)置于所述第1及第2芯片之間的磁屏蔽層。
文檔編號(hào)H01L25/065GK1707793SQ20051007802
公開(kāi)日2005年12月14日 申請(qǐng)日期2005年6月10日 優(yōu)先權(quán)日2004年6月11日
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