專利名稱：集成電路靜放電保護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般而言涉及集成電路技術(shù)領(lǐng)域，更具體而言，本發(fā)明涉及集成電路靜放電(ESD)保護(hù)單片集成裝置。
背景技術(shù)：
集成靜放電可能損害電子器件，特別是被制造于絕緣或半絕緣襯底之電子半導(dǎo)體器件。靜放電保護(hù)裝置傳統(tǒng)上是被并入大多數(shù)半導(dǎo)體器件之輸入/輸出路徑以避免半導(dǎo)體器件敏感電路過度充電。
半導(dǎo)體器件通常被提供高輸入電流之某些保護(hù)，如被連接于其輸入路徑之電阻器，藉此限制輸入電流。這些電阻器傳統(tǒng)上是被放置于半導(dǎo)體器件之接合焊接區(qū)外側(cè)。
集成電路被揭示之US 4,806,999中，其具有被保護(hù)不受位于焊接區(qū)外圍下之兩二極管靜放電之一輸入焊接區(qū)。二極管之一通常被以n-管形成，而另一被以p-管形成。一實施例中，管間之邊界是被放置于不被焊接區(qū)暴露部分重疊之區(qū)域中。輸入電阻器是被選擇包含于焊接區(qū)及輸入電路之間用于額外靜放電保護(hù)。
集成電路被揭示之US 4,876,584中，其具有被直接連接于焊接區(qū)及電源供應(yīng)間之二極管保護(hù)之一終端焊接區(qū)，被直接連接至另一電源供應(yīng)之一晶體管，及連接焊接區(qū)至集成電路剩余者之一電阻路徑。
類似靜放電保護(hù)結(jié)構(gòu)是被揭示于EP 0 371 663 A1中，其中電阻器是被形成為被水平放置于焊接區(qū)外側(cè)之金屬硅鏈接。
包含輸入及/或輸出路徑中之一電阻器之其它靜放電保護(hù)結(jié)構(gòu)是被揭示于美國專利號第5,808,343，5,615,073，5,196,913，4,730,208及4,710,791中。
然而，針對十億赫茲頻率之高頻應(yīng)用，上述電阻器是產(chǎn)生若干問題。電路輸入電容及靜放電保護(hù)電阻器之電阻電容(RC)乘積是設(shè)定最高操作頻率之限制。再者，電阻本身即產(chǎn)生噪聲，其于低噪聲應(yīng)用中是造成損害。若電阻器可于一般操作期間假設(shè)低值而于靜放電保護(hù)期間假設(shè)高值，則非常有利于高頻。
見WO03/021737，此問題之解是提供變阻器于靜放電保護(hù)電路中。當(dāng)操作于正常電路功能之電壓體系時，該變阻器是具有低電阻值，而當(dāng)受到超過此正常電壓之電壓時，如靜放電保護(hù)期間，則具有高電阻值。二極管是被連接為分流裝置。另一類似變阻器為基礎(chǔ)之靜放電保護(hù)電路是被揭示于US6,331,726B1中。
電壓從0.5V被增加至7V時，雖然如WO03/021737揭示之現(xiàn)有技術(shù)變阻器解可提供變阻器電阻之四倍增加并具有70Ff低之電容而符合高頻電路要求，但正常操作電壓下之串聯(lián)電阻可能過高。
降低該串聯(lián)電阻之一法是增加變阻器大小，但寄生電容反而會增加對高頻電路造成損害。
發(fā)明內(nèi)容
于是，本發(fā)明之一目的是提供半導(dǎo)體器件電路之靜放電保護(hù)裝置，其克服先前裝置相關(guān)之問題及限制。
此點中，本發(fā)明特定目的是提供很小，半導(dǎo)體器件正常操作電壓下具有非常低串聯(lián)電阻，且對電路增加非常低寄生電容，藉此不實質(zhì)影響電路速度之該裝置。
本發(fā)明另一特定目的是提供可保護(hù)高或射頻集成電路不受到過度正及負(fù)電壓之該裝置。
本發(fā)明再另一目的是提供使用標(biāo)準(zhǔn)大塊或硅絕緣體(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)可用組件之該裝置，使該裝置可以標(biāo)準(zhǔn)互補(bǔ)金屬氧化物半導(dǎo)體處理而不需額外處理步驟。
依據(jù)本發(fā)明，這些目的是被附帶權(quán)利要求所申請權(quán)利之裝置達(dá)成。
本發(fā)明是提供半導(dǎo)體器件電路之靜放電保護(hù)裝置，包含一場效，較佳金屬氧化物半導(dǎo)體(MOS)，具有柵極，源極及漏極之晶體管基礎(chǔ)變阻器，其中源極及漏極區(qū)域之一是被連接至該半導(dǎo)體器件之輸入/輸出焊接區(qū)，而該源極及漏極區(qū)域之另一是被連接至該電路之輸入/輸出終端。靜放電保護(hù)裝置是包含一偏壓電路，其被連接至基于場效晶體管的變阻器之柵極區(qū)域來創(chuàng)造半導(dǎo)體器件正常操作電壓下之累積區(qū)域以提供非常低串聯(lián)電阻。
較佳是，該輸入/輸出焊接區(qū)，該靜放電保護(hù)裝置及該被保護(hù)電路是為共享襯底上之一集成電路。
偏壓電路是較佳為較柵極電容阻抗為高，較佳高很多之操作頻率時之阻抗，且有利地包含被連接至偏壓源之一二極管耦合晶體管，特別是P型金屬氧化物半導(dǎo)體晶體管。
因為靜放電保護(hù)位準(zhǔn)被保持不變，而正常操作電壓下之串聯(lián)電阻被降低，所以本發(fā)明是提供具有電阻比率較現(xiàn)有技術(shù)變阻器為基礎(chǔ)裝置為大之不同類型變阻器。
本發(fā)明進(jìn)一步特性及其優(yōu)點可從此后被給予之本發(fā)明優(yōu)選實施例詳細(xì)說明及僅作描繪而不限于本發(fā)明之附圖1-6而明了。
圖1是為依據(jù)本發(fā)明優(yōu)選實施例如被用于靜放電保護(hù)電路之大塊型金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)之高度放大橫斷面圖標(biāo)。
圖2至圖3是為依據(jù)本發(fā)明優(yōu)選實施例如被用于靜放電保護(hù)電路分別為累積及無偏模式之大塊型金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)之高度放大橫斷面圖標(biāo)。
圖4是為仍依據(jù)本發(fā)明優(yōu)選實施例如被用于靜放電保護(hù)電路之硅絕緣體型金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)之高度放大橫斷面圖標(biāo)。
圖5是為仍依據(jù)本發(fā)明優(yōu)選實施例之靜放電保護(hù)電路之電路圖。
圖6是為被用于圖5之靜放電保護(hù)電路之偏壓電路及變阻器電路圖。
具體實施例方式
依據(jù)本發(fā)明優(yōu)選實施例之單片集成靜放電保護(hù)裝置是被簡略顯示于圖1。如被以高度放大橫斷面圖標(biāo)描繪者，該裝置是包含如金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)之橫向場效晶體管結(jié)構(gòu)，及被簡略標(biāo)示之高阻抗偏壓電路8。金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)為了電流限制而操作為變阻器。
靜放電保護(hù)裝置是被互連于被簡略描繪高頻或射頻金屬氧化物半導(dǎo)體電路1，如接收器或驅(qū)動器電路之輸入/輸出終端，及同樣被簡略描繪輸入/輸出接合焊接區(qū)2之間。此實施例中，包含該金屬氧化物半導(dǎo)體電路1，靜放電保護(hù)裝置及該接合焊接區(qū)2之該半導(dǎo)體器件是較佳為一集成大塊襯底基礎(chǔ)裝置。
基于橫向金屬氧化物半導(dǎo)體晶體管的變阻器結(jié)構(gòu)是被形成于一p型摻雜襯底11中，且包含一n型摻雜井區(qū)域12，包括一硅柵極層區(qū)域14之一柵極區(qū)域13，及被安置于該n型摻雜井區(qū)域12頂部上之一柵極氧化物層區(qū)域15。電子絕緣側(cè)壁襯墊16是被形成于柵極區(qū)域13各側(cè)面上以避免該結(jié)構(gòu)短路。重度n+型摻雜源極及漏極區(qū)域17是被形成于柵極區(qū)域13各側(cè)面處之n型摻雜井區(qū)域12中。漏極及源極區(qū)域17之一是被連接至輸入/輸出接合焊接區(qū)2，而漏極及源極區(qū)域17之另一是被連接至金屬氧化物半導(dǎo)體電路1之輸入/輸出終端。
再者，金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)可包含共同被形成用于金屬氧化物半導(dǎo)體晶體管之一個或兩個輕度摻雜漏極(LDD)及/或口袋區(qū)域18。漏極及源極區(qū)域17間之電阻路徑是藉由圖1中之參考數(shù)字19簡略標(biāo)示。
圖1之基于橫向金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)的變阻器可被類似地形成為N型金屬氧化物半導(dǎo)體晶體管，但其中p型摻雜井區(qū)域是被與n型摻雜井區(qū)域交換。
高阻抗偏壓電路8是被連接至硅柵極層區(qū)域14且應(yīng)具有高于或遠(yuǎn)高于柵極氧化物層區(qū)域15相關(guān)電容阻抗之操作頻率阻抗，因而降低金屬氧化物半導(dǎo)體電路1之輸入/輸出上之寄生負(fù)載。用于本發(fā)明之高阻抗偏壓電路實施將參考圖6被說明如下。
圖1之變阻器是被提供增加高電壓，如高于半導(dǎo)體器件正常操作電壓之電壓處之漏極及源極區(qū)域17間之電阻，藉此限制從輸入/輸出接合焊接區(qū)2至電路1之輸入/輸出之電流或反向類似電流之潛在損害。此是以如WO03/021737揭示之類似方式來獲得，其內(nèi)容在此被并入?yún)⒖肌?br>
應(yīng)注意，靜放電保護(hù)被主要預(yù)期出現(xiàn)于半導(dǎo)體器件處理期間，也就是其不被連接至電源時。然而，當(dāng)柵極層區(qū)域14被施加偏壓時，電流限制操作亦出現(xiàn)。
半導(dǎo)體器件正常操作電壓處，累積區(qū)域是藉由施加偏壓于場效晶體管結(jié)構(gòu)之柵極層區(qū)域14而被創(chuàng)造于該柵極區(qū)域之下來主動降低變阻器之串聯(lián)電阻。
圖2至圖3中，依據(jù)本發(fā)明另一優(yōu)選實施例之單片集成靜放電保護(hù)裝置是被簡略顯示。該裝置是包含被描繪于累積(圖2)及無偏(圖3)模式之大塊型金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)。除了缺乏輕度摻雜漏極及口袋區(qū)域18之外，此實施例是與圖1實施例相同。若輕度摻雜漏極及/或口袋植入被用于該處理中，則局部阻隔圖2至圖3之變阻器植入之幕罩應(yīng)被使用。此實施例所獲得之串聯(lián)電阻甚至較圖1實施例所獲得者還要低。
如圖2所示，應(yīng)用上，當(dāng)電路被賦予電源時，被偏壓電路8供應(yīng)之柵極位能會產(chǎn)生柵極區(qū)域13下之累積層21。此累積層21是具有遠(yuǎn)低于n型摻雜井區(qū)域12者之電阻，而有效地將井區(qū)域電阻短路而導(dǎo)致靜放電保護(hù)電路之總串聯(lián)電阻低于無柵極偏壓例有若干倍。
當(dāng)漏極及源極區(qū)域17間之電壓梯度因靜放電保護(hù)事件而變高時，串聯(lián)電阻是被大塊增加。
因此，靜放電保護(hù)電路之寄生串聯(lián)電阻將于電路操作期間達(dá)到可接受之低值，而于電路處理期間仍給予充足靜放電保護(hù)。
接著參考圖4，仍依據(jù)本發(fā)明之靜放電保護(hù)裝置之另一優(yōu)選實施例是包含硅絕緣體型基于金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)的變阻器。在此，該變阻器是包含襯底11頂部上之絕緣層41。n型摻雜井區(qū)域12，重度n+型摻雜源極及漏極區(qū)域17是被形成出自被沉積于絕緣層41頂部上之硅層。淺溝渠絕緣區(qū)域41是被形成于源極及漏極區(qū)域17外側(cè)之絕緣層41頂部上。其它點上，此實施例并不偏離圖2至圖3之實施例。
此被用于硅絕緣體晶片之變阻器方法中，被形成之累積層將給予大塊機(jī)會來甚至更進(jìn)一步降低寄生串聯(lián)電阻。
圖5是為仍依據(jù)本發(fā)明優(yōu)選實施例之靜放電保護(hù)電路之電路圖。該電路包含被提供偏壓電路8之一變阻器3，該變阻器3可為任何上述變阻器，被安置于半導(dǎo)體器件之輸入/輸出接合焊接區(qū)2及源極及漏極區(qū)域(16)之一間之一第一分流裝置4，5，及被安置于源極及漏極區(qū)域16另一及電路1之輸入/輸出間之一第二分流裝置6，7。
作為主要分流裝置之第一分流裝置是包含一二極管4，其陽極被連接至變阻器3及輸入/輸出接合焊接區(qū)2間之互連點而其陰極被連接至正電壓VA，及一二極管5，其陰極被連接至變阻器3及輸入/輸出接合焊接區(qū)2間之互連點而其陽極被接地GND。作為次要分流裝置之第二分流裝置是包含一二極管6，其陽極被連接至變阻器3及電路1之輸入/輸出間之互連點而其陰極被連接至正電壓VA，及一二極管7，其陰極被連接至變阻器3及電路1之輸入/輸出間之互連點而其陽極被接地GND。
大塊襯底例中，二極管5及7可為變阻器之集成部分，也就是變阻器之輸入及輸出上之襯底二極管。二極管4及6必須被獨立安置。硅絕緣體襯底例中，所有二極管4-7均必須被獨立安置。
提供晶體管不同柵極氧化物厚度之互補(bǔ)金屬氧化物半導(dǎo)體/二互補(bǔ)金屬氧化物半導(dǎo)體(CMOS/Bi CMOS)技術(shù)例中，較厚氧化物可被用于本發(fā)明變阻器來降低變阻器柵極氧化物于靜放電保護(hù)事件期間受到損害之風(fēng)險。
最后，圖6是為被使用任何本發(fā)明變阻器之偏壓電路實施電路圖。該變阻器于圖中是被3標(biāo)示。高阻抗偏壓電路8是包含被連接至偏壓源VBIAS之一二極管耦合P型金屬氧化物半導(dǎo)體晶體管61。
權(quán)利要求
1.一種半導(dǎo)體器件電路(1)靜放電保護(hù)裝置，包含具有柵極(13)，源極(17)及漏極(17)區(qū)域之一基于場效晶體管的變阻器，其中該源極及漏極區(qū)域(17)第一者是被連接至該半導(dǎo)體器件之輸入/輸出焊接區(qū)(2)，而該源極及漏極區(qū)域(17)第二者是被連接至該電路(1)之輸入/輸出終端，其特色為該靜放電保護(hù)裝置是包含一偏壓電路(8)，其被連接至該基于場效晶體管的變阻器之該柵極區(qū)域(13)以創(chuàng)造該半導(dǎo)體器件正常操作電壓處之該基于場效晶體管的變阻器之該柵極區(qū)域以下之累積區(qū)域。
2.如權(quán)利要求1的該靜放電保護(hù)裝置，其中該靜放電保護(hù)裝置是被以該電路(1)及該輸入/輸出焊接區(qū)(2)集成于一單襯底(11)上。
3.如權(quán)利要求1的該靜放電保護(hù)裝置，其中該偏壓電路(8)是于該操作頻率處具有高于，較佳遠(yuǎn)高于該柵極區(qū)域(13)之該電容阻抗之一阻抗。
4.如權(quán)利要求1的該靜放電保護(hù)裝置，其中該偏壓電路(8)是包含被連接至偏壓源(VBIAS)之一二極管耦合晶體管(61)，特別是P型金屬氧化物半導(dǎo)體晶體管。
5.如權(quán)利要求1的該靜放電保護(hù)裝置，其中該電路是為高頻(HF)或射頻(RF)電路(1)。
6.如權(quán)利要求1的該靜放電保護(hù)裝置，其中該半導(dǎo)體器件是為一大塊襯底裝置。
7.如權(quán)利要求1的該靜放電保護(hù)裝置，其中該半導(dǎo)體器件是為一硅絕緣體襯底基礎(chǔ)裝置。
8.如權(quán)利要求1的該靜放電保護(hù)裝置，是包含被安置于該半導(dǎo)體器件之該輸入/輸出焊接區(qū)(2)及該源極及漏極區(qū)域(17)之第一者間之一第一分流裝置(4，5)。
9.如權(quán)利要求1的該靜放電保護(hù)裝置，是包含被安置于該源極及漏極區(qū)域(17)之第二者及該電路(1)間之一第二分流裝置(6，7)。
10.一種降低包含具有柵極(13)，源極(17)及漏極(17)區(qū)域之一基于場效晶體管的變阻器，其中該源極及漏極區(qū)域(17)第一者是被連接至該半導(dǎo)體器件之輸入/輸出焊接區(qū)(2)，而該源極及漏極區(qū)域(17)第二者是被連接至該電路(1)之輸入/輸出終端之半導(dǎo)體器件電路(1)靜放電保護(hù)裝置電阻之方法，其步驟特色為-對該基于場效晶體管的變阻器之該柵極區(qū)域(13)施加偏壓以創(chuàng)造該半導(dǎo)體器件正常操作電壓處之該基于場效晶體管的變阻器之該柵極區(qū)域以下之累積區(qū)域，藉此降低該半導(dǎo)體器件之該輸入/輸出焊接區(qū)(2)及該電路(1)之該輸入/輸出終端間之該串聯(lián)電阻。
全文摘要
一種半導(dǎo)體器件電路(1)靜放電保護(hù)裝置，包含具有柵極，源極及漏極區(qū)域之一基于場效晶體管的變阻器，其中該源極及漏極區(qū)域之一是被連接至該半導(dǎo)體器件之輸入/輸出焊接區(qū)(2)，而該源極及漏極區(qū)域另一者是被連接至該電路(1)之輸入/輸出終端。一偏壓電路(8)是被連接至該變阻器之該柵極區(qū)域以創(chuàng)造該半導(dǎo)體器件正常操作電壓處之該變阻器之柵極區(qū)域以下之累積區(qū)域。該半導(dǎo)體器件較佳為一單襯底(11)上之一集成裝置。
文檔編號H01L27/02GK1702859SQ200510074059
公開日2005年11月30日 申請日期2005年5月30日 優(yōu)先權(quán)日2004年5月28日
發(fā)明者A·里特溫, O·佩特斯森 申請人:因芬尼昂技術(shù)股份公司