專利名稱：制作銅雙鑲嵌結構的方法
技術領域：
本發(fā)明提供一種制作銅雙鑲嵌結構的方法，尤指一種利用原子化學氣相沉積方法形成阻障層以制作銅雙鑲嵌結構的方法。
背景技術：
隨著集成電路的集成度(integration)增加，多重金屬互連線(multilevelinterconnects)的制作便逐漸成為許多半導體集成電路工藝所必須采用的方式。而銅雙鑲嵌(dual damascene)技術搭配低介電常數(shù)材料所構成的金屬間介電層(inter metal dielectric，IMD)是目前最受歡迎的金屬互連線工藝組合，尤其針對高集成度、高速(high-speed)邏輯集成電路芯片制造以及0.18微米以下的深次微米(deep sub-micro)半導體工藝，銅金屬雙鑲嵌互連線技術在集成電路工藝中已日益重要，而且勢必將成為下一世代半導體工藝的標準互連線技術。
請參閱圖1，圖1為現(xiàn)有一半導體芯片10的部份剖面示意圖，其顯示一典型的雙鑲嵌結構11。如圖1所示，雙鑲嵌結構11形成于一介電層20中，其包括有一雙鑲嵌孔洞21以及填于其內(nèi)的導電材料，分為一下部接觸窗(via)結構22以及一上部溝渠結構23。一下層導線14形成于介電層12中，而一上層銅導線24填入于上部溝渠結構23中。上層銅導線24以及下層導線14可藉由接觸插塞(via plug)22a穿過介電層12以及介電層20之間保護層18互相連結。此外，銅雙鑲嵌結構11亦可應用于用來電連接硅襯底表面的電性元件以及其上的導線，在此情況下，接觸插塞22a便會直接接觸硅襯底的表面。
為了防止填入雙鑲嵌結構11中的銅金屬發(fā)生遷移現(xiàn)象而擴散至鄰近的介電層20中，導致漏電流(leakage)情形，一般在將銅金屬填入雙鑲嵌孔洞21之前，先于雙鑲嵌孔洞21表面形成一阻障層(barrier layer)25。因此，為了有效阻隔銅金屬擴散，阻障層25至少需具備有下列條件(1)良好的擴散阻絕特性；(2)對于銅金屬以及介電層有良好的附著力；(3)電阻值不能過高；(4)良好的階梯覆蓋能力。常用的阻障層材料包括有鈦、氮化鈦(TiN)、氮化鉭(TaN)、以及氮化鎢(WN)等等。因此，銅雙鑲嵌結構的關鍵技術之一在于制作能有效防止銅原子向外擴散的阻障層。
現(xiàn)有制作銅雙鑲嵌結構以及改良阻障層的技術可參看美國專利第6,403,465號「改善銅金屬阻障層性質(zhì)的方法(Method to Improve CopperBarrier Properties)」，其揭露在形成銅金屬層之前，先于雙鑲嵌孔洞中進行一物理氣相沉積(physical vapor deposition，PVD)工藝或一化學氣相沉積(chemical vapor deposition，CVD)工藝形成一阻障層，并同時(in-situ)利用一離子金屬等離子體(ion-metal-plasma，IMP)沉積工藝形成一黏著(adhesion)層，以在雙鑲嵌孔洞表面形成復合的黏著阻障層，其中阻障層的材料包含有氮化鈦(titanium nitride)、氮化鎢(tungsten nitride)、氮硅化鎢(tungsten silicon nitride)、氮硅化鉭(tantalum silicon nitride)以及氮硅化鈦(titanium silicon nitride)等。在形成黏著阻障層后，再于雙鑲嵌孔洞中形成金屬晶種層，以制作銅金屬于雙鑲嵌孔洞中。
然而，隨著芯片集成度的提高，現(xiàn)有銅雙鑲嵌結構的制作技術已逐漸產(chǎn)生問題，例如當工藝線寬小于65納米(nanometer，nm)時，利用傳統(tǒng)PVD或CVD工藝制作阻障層均會產(chǎn)生階梯覆蓋(step coverage)不良以及均勻度較差的問題，導致對銅金屬沒有足夠的阻障效果，例如以傳統(tǒng)PVD工藝所形成的氮化鈦作為阻障層時，便無法有效阻絕銅金屬擴散而容易產(chǎn)生漏電流。此外，由于均勻度差，阻障層以及銅金屬亦可能無法完全填入雙鑲嵌孔洞中，造成接觸插塞的缺陷。為克服上述問題，目前業(yè)界研發(fā)出以一種原子化學氣相沉積(atomic CVD)工藝形成具有優(yōu)選阻障功效的氮化鉭(tantalum nitride)層作為阻障層，以有效阻擋銅金屬的擴散。然而，當銅雙鑲嵌結構制作于硅襯底上時，利用原子CVD工藝形成氮化鉭阻障層時，其所使用的前驅(qū)物(precursor)會造成硅襯底表面損壞或電性元件的瑕疵。此外，銅金屬晶種層對原子CVD氮化鉭層的附著力不佳，亦會造成后續(xù)形成銅金屬工藝的困擾。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的在于提供一種制作銅雙鑲嵌結構的方法，其在形成阻障層之前先形成一襯底保護層，并利用特殊工藝條件工藝具有良好附著力的阻障層，以解決上述現(xiàn)有銅雙鑲嵌結構的問題。
根據(jù)本發(fā)明的權利要求，公開了一種制作銅雙鑲嵌結構的方法。首先提供一半導體襯底，其上包含有至少一介電層以及至少一雙鑲嵌孔洞設于該介電層中，且部分該半導體襯底暴露于雙鑲嵌孔洞的底部。接著進行一物理氣相沉積工藝，于雙鑲嵌孔洞側(cè)壁以及暴露出的半導體襯底上形成一具導電性的襯底保護層。然后進行一原子化學氣相沉積(atomic CVD)工藝，于襯底保護層表面形成一氮化鉭(tantalum nitride，TaN)層，作為一阻障層。最后于雙鑲嵌孔洞中形成一銅金屬層。
由于本發(fā)明在利用原子CVD工藝形成氮化鉭層之前，先以PVD工藝于暴露的半導體襯底上形成一襯底保護層，因此可以有效避免形成氮化鉭層的前驅(qū)物傷害半導體襯底。此外，以原子CVD方法形成的氮化鉭層有優(yōu)選階梯覆蓋能力以及阻障銅金屬擴散的功能，因此，另用本發(fā)明方法制成的銅雙鑲嵌結構具有優(yōu)選電性效果。


圖1為現(xiàn)有一半導體芯片的部份剖面示意圖；圖2至圖8為本發(fā)明制作一銅雙鑲嵌結構方法的第一實施例的工藝示意圖；圖9至圖10為本發(fā)明第二實施例的剖面示意圖。
附圖標記說明10半導體芯片11雙鑲嵌結構12介電層14導電層18保護層20介電層21雙鑲嵌孔洞22接觸窗結構22a接觸插塞 23導線槽結構24上層銅導線25阻障層40半導體襯底42介電層44雙鑲嵌孔洞46導電層48襯底保護層50靶材52晶片架54氮化鉭層56黏著層58晶種層60銅金屬層 62銅雙鑲嵌結構
64靶材68晶片架100襯底 102介電層104導電層 108鑲嵌孔洞110氮化鉭層 112鉭金屬層114銅金屬層 120銅雙鑲嵌結構具體實施方式
請參考圖2至圖8，圖2至圖8為本發(fā)明制作一銅雙鑲嵌結構方法的第一實施例的工藝示意圖，其中本實施例中的銅雙鑲嵌結構直接制作于半導體襯底上。如圖2所示，首先提供一半導體襯底40，在半導體襯底40的表面上包含有至少一介電層42以及至少一雙鑲嵌孔洞44設于該介電層42中。在圖2中僅繪出一介電層42以及一雙鑲嵌孔洞44作為說明，其中半導體襯底40為一硅襯底。值得注意的是，雙鑲嵌孔洞44的底部暴露出部分的半導體襯底40，而暴露出的半導體襯底40表面可另包含有一導電層46，由金屬硅化物層或離子摻雜區(qū)所構成。
如圖3所示，接著進行一PVD工藝，于雙鑲嵌孔洞44側(cè)壁以及暴露出的半導體襯底40表面形成一襯底保護層48，其中襯底保護層48由具導電性的材料所形成，其材料可包含有金屬鈦(titanium，Ti)、金屬鉭(tantalum，Ta)或氮化鉭(tantalum nitride，TaN)，優(yōu)選為金屬鉭。在優(yōu)選實施例中，襯底保護層48由濺鍍方式所制成，請參考圖4，圖4顯示以濺鍍方式形成襯底保護層48的反應室示意圖。半導體襯底40(即晶片)置于晶片架52上，而包含有襯底保護層材料(例如金屬鉭)的靶材50設于晶片架52的上方，在進行濺鍍時，靶材50與半導體襯底40的距離H1大于5公分以上，以使形成的襯底保護層48有優(yōu)選階梯覆蓋能力，并維持良好的均勻度。
請參考圖5，然后進行一原子CVD工藝，于襯底保護層表面形成一氮化鉭(tantalum nitride，TaN)層54，作為銅金屬的阻障層。以原子CVD方法形成氮化鉭層54的前驅(qū)物(precursor)包含有氨氣(ammonia，NH3)以及五二甲基胺鉭(Ta(N(Me)2)5，pentakis(dimethylamido)tantalum，PDMAT)。其施行方式是在溫度范圍180～400℃下先通入氨氣數(shù)秒，然后將PDMAT通入反應室中，將其清除(purge)后，再依序反復通入氨氣以及PDMAT，利用氨氣將PDMAT中的氮化鉭置換出來沉積于介電層42以及雙鑲嵌孔洞44表面上，如此在每一循環(huán)中形成0.5～1埃(angstrom，)，直至達到預定的氮化鉭層54厚度。
請參考圖6，接著可選擇性以PVD工藝在氮化鉭層54表面形成一黏著(adhesion)層56，其材料優(yōu)選為金屬鉭。然后以IMP、PVD或CVD工藝沉積一晶種層58于黏著層56表面，以利后續(xù)形成銅金屬層。其中，黏著層56的作用在于使晶種層58具有良好附著力，以沿著雙鑲嵌孔洞44的側(cè)壁及底部沉積。其中，在以PVD工藝形成黏著層56時，濺鍍反應室中的金屬靶材64與半導體襯底40、晶片架68的距離H2范圍約為10～50公分，如圖7所示，以使黏著層56有優(yōu)選均勻度。
接著請參考圖8，進行一電化學沉積工藝(electrochemical deposition，ECD)，在雙鑲嵌孔洞44中形成銅金屬層60，此時，晶種層58已成為銅金屬層60的一部份。最后進行一平坦化工藝，例如化學機械拋光工藝(chemicalmechanical polishing，CMP)，以介電層42的表面作為拋光停止層，使銅金屬層60的表面約略相同于介電層42的表面，以完成半導體襯底40表面上銅雙鑲嵌結構62的制作。
在本實施例中，利用原子CVD制成的氮化鉭層54具有良好的均勻度以及階梯覆蓋能力，且對于銅金屬的阻障效果也非常良好，但由于銅雙鑲嵌結構62制作于半導體襯底40表面，導致在以原子CVD工藝形成氮化鉭層54時，前驅(qū)物氨氣會與半導體襯底40表面的硅原子作用而造成半導體襯底40的傷害，因此在形成氮化鉭層54之前必須先于暴露出的半導體襯底40表面形成襯底保護層48以保護半導體襯底40。同時，本發(fā)明提出使靶材50與半導體襯底40的距離大于5公分以進行濺鍍工藝的條件，可使襯底保護層48在沉積時具有優(yōu)選的均勻度。同樣地，在形成黏著層56時，本發(fā)明亦提供了使金屬靶材64與半導體襯底40間的距離H2有一相當長的距離范圍10～50公分，以使黏著層56有優(yōu)選的沉積效果。
請參考圖9至圖10，圖9至圖10為本發(fā)明第二實施例的剖面示意圖。首先于圖9所示，提供一襯底100，而襯底100上包含有至少一導電層104以及至少一介電層102，其中導電層104的材料包含有鋁、鋁銅合金、銅、金屬硅化物或上述的組合。然后于介電層102中形成至少一雙鑲嵌孔洞108，并暴露出部分導電層104。
接著，進行一原子CVD工藝，于雙鑲嵌孔洞108側(cè)壁以及暴露出的導電層104上形成一氮化鉭層110，作為一第一阻障層。其中在以原子CVD工藝制作氮化鉭層110時，可選擇以氨氣以及PDMAT氣體作為前驅(qū)物。值得注意的是，氮化鉭層110的厚度約為8～28埃(angstrom，)。
請參考圖10，接著進行一PVD工藝，于氮化鉭層110表面形成一鉭金屬層112，且在進行PVD濺鍍工藝時，含有鉭金屬的靶材與襯底100的距離約為10～50公分，其中鉭金屬層112作為第二阻障層，其對后續(xù)形成的金屬晶種層有優(yōu)選附著力。最后，在襯底100以及雙鑲嵌孔洞108表面形成一金屬晶種層，再利用該金屬晶種層形成一銅金屬層114，最后進行一化學機械拋光工藝，以完成銅雙鑲嵌結構120的制作。
相較于現(xiàn)有技術，本發(fā)明方法在銅雙鑲嵌結構中利用原子CVD工藝形成具有良好阻障能力的氮化鉭層作為銅金屬的阻障層，同時配合在特殊條件下形成的襯底保護層以及黏著層，例如控制PVD工藝中靶材與半導體襯底距離，以使銅雙鑲嵌結構有優(yōu)選的效能。藉由本發(fā)明方法所制作的銅雙鑲嵌結構具有低阻值的特性，且能有效改善現(xiàn)有技術中漏電流的問題，因此能使芯片有優(yōu)選性能。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種制作銅雙鑲嵌結構的方法，該方法包含有提供一半導體襯底，該半導體襯底上包含有至少一介電層以及至少一雙鑲嵌孔洞設于該介電層中，且部分該半導體襯底暴露于該雙鑲嵌孔洞底部；進行一物理氣相沉積工藝，于該雙鑲嵌孔洞側(cè)壁以及暴露出的該半導體襯底上形成一具導電性的襯底保護層；進行一原子化學氣相沉積(atomic CVD)工藝，于該襯底保護層表面形成一氮化鉭(tantalum nitride，TaN)層，以作為一阻障層；以及于該雙鑲嵌孔洞中形成一銅金屬層。
2.如權利要求1的方法，其中該襯底保護層用來在進行該原子化學氣相沉積工藝時，用以保護該半導體襯底的表面。
3.如權利要求2的方法，其中該襯底保護層的材料為鉭(tantalum，Ta)、鈦(titanium，Ti)或氮化鉭。
4.如權利要求1的方法，其中該物理氣相沉積工藝為一濺鍍工藝，且在進行該物理氣相沉積工藝時，該濺鍍工藝的靶材距離該半導體襯底的距離大于5公分。
5.如權利要求1的方法，其中該方法另包含有在該氮化鉭表面形成一黏著層(adhesion layer)的步驟，用以促進該銅金屬層的形成。
6.如權利要求5的方法，其中形成該黏著層的方法進行一物理氣相沉積工藝。
7.如權利要求5的方法，其中該黏著層為一鉭金屬層。
8.如權利要求1的方法，其中該原子化學氣相沉積工藝的工藝溫度約為180℃至400℃。
9.如權利要求1的方法，其中該原子化學氣相沉積工藝的前驅(qū)物(precursor)包含有五二甲基胺鉭(pentakis(dimethylamido)tantalum，PDMAT)以及氨氣(ammonia，NH3)。
10.如權利要求1的方法，其中在形成該銅金屬層之前，該方法另包含有先于該氮化鉭層表面形成一金屬晶種層的步驟，且于形成該銅金屬層之后，該方法另包含有進行一化學機械拋光工藝(chemical mechanical polishing，CMP)的步驟。
11.如權利要求1的方法，其中該半導體襯底的表面另包含有一金屬硅化物層(silicide layer)，且在形成該雙鑲嵌孔洞時，暴露出部分該金屬硅化物層。
12.一種制作銅雙鑲嵌結構的方法，該方法包含有提供一襯底，且該襯底上包含有至少一導電層以及至少一介電層；于該介電層中形成至少一雙鑲嵌孔洞，并暴露出部分該導電層；進行一原子化學氣相沉積工藝，于該雙鑲嵌孔洞側(cè)壁以及暴露出的該導電層上形成一氮化鉭層；進行一物理氣相沉積工藝，于該氮化鉭層表面形成一鉭金屬層；以及于該雙鑲嵌孔洞中形成一銅金屬層。
13.如權利要求12的方法，其中該導電層為鋁、鋁銅合金、銅、金屬硅化物或上述的組合。
14.如權利要求12的方法，其中該物理氣相沉積工藝為一濺鍍工藝，且在進行該物理氣相沉積工藝時，該濺鍍工藝的一靶材距離該硅襯底的距離介于10～50公分之間。
15.如權利要求12的方法，其中該原子化學氣相沉積工藝的工藝溫度約為180℃至400℃。
16.如權利要求12的方法，其中該原子化學氣相沉積工藝的前驅(qū)物包含有五二甲基胺鉭(PDMAT)以及氨氣。
17.如權利要求12的方法，其中該氮化鉭層的厚度約為8～28埃(angstrom，)。
18.如權利要求12的方法，其中在形成該銅金屬層之前，該方法另包含有先于該氮化鉭層表面形成一金屬晶種層的步驟，且于形成該銅金屬層之后，該方法另包含有進行一化學機械拋光工藝(CMP)的步驟。
19.如權利要求12的方法，其中該導電層為一硅襯底。
20.如權利要求19的方法，其中在進行該原子化學氣相沉積工藝之前，該方法另包含有一物理氣相沉積工藝的步驟，用來于該雙鑲嵌孔洞側(cè)壁以及暴露出的該硅襯底表面形成一具導電性的襯底保護層，以于該原子化學氣相沉積工藝中，保護該硅襯底表面。
21.如權利要求20的方法，其中該襯底保護層的材料為鉭(Ta)、鈦(Ti)或氮化鉭。
全文摘要
本發(fā)明提供一種制作銅雙鑲嵌結構的方法。首先提供一半導體襯底，其上包含有一雙鑲嵌孔洞設于一介電層中，且部分半導體襯底暴露于該孔洞底部，接著進行一物理氣相沉積工藝于雙鑲嵌孔洞內(nèi)形成一襯底保護層，再進行一原子化學氣相沉積于襯底保護層上形成一氮化鉭層，作為一阻障層，最后于雙鑲嵌孔洞中形成一銅金屬層。
文檔編號H01L21/70GK1866495SQ20051007397
公開日2006年11月22日 申請日期2005年5月19日 優(yōu)先權日2005年5月19日
發(fā)明者鄧憲哲, 林進富, 陳孟祺 申請人:聯(lián)華電子股份有限公司