專利名稱：并聯(lián)陣列式微型制冷器及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明是一種用來提高對激光器件、計(jì)算機(jī)CPU的溫度控制，改善芯片內(nèi)部的散熱，從而提高器件芯片的工作效率，延長使用壽命的技術(shù)，屬于先進(jìn)制造與自動(dòng)化技術(shù)領(lǐng)域。
背景技術(shù)：
目前，熱電材料可以構(gòu)成固態(tài)制冷器與發(fā)電器。固態(tài)的溫差發(fā)電器和制冷器是利用電子的珀?duì)柼?Peltier)效應(yīng)帶走多余的熱量，其主要面臨的是熱電轉(zhuǎn)化效率問題。熱電制冷器件的性能指標(biāo)一般用品質(zhì)系數(shù)ZT進(jìn)行描述，其數(shù)學(xué)表達(dá)式為ZT＝S2σT/k，其中T為絕對溫度，S為材料的塞貝克(Seebeck)系數(shù)，σ為電導(dǎo)率，k為導(dǎo)熱系數(shù)。
目前，對于多級微型制冷器均為P型與N型熱電單元的串聯(lián)結(jié)構(gòu)形式。這類制冷器面臨的主要挑戰(zhàn)是制造工藝問題。為了提高多級串聯(lián)微型制冷器的工作性能，相繼提出了一些微型加工工藝，有電化學(xué)沉積、電鍍以及濺射實(shí)現(xiàn)金屬間成膜。電化學(xué)沉積形成P型與N型熱電偶對時(shí)，熱電單元的熱偶對高度可以靈活地控制在幾十微米范圍內(nèi)，該工藝缺點(diǎn)是不能保證薄膜質(zhì)量的一致均勻性和材料的純度，從而制約了器件的工作效率。用薄膜的電鍍工藝來沉積V族和VI族化合物薄膜，形成熱偶對，這種工藝與電化學(xué)沉積工藝的區(qū)別在于P型與N型的熱電單元被沉積在不同的基片上，從而導(dǎo)致后續(xù)的鍵合工藝十分困難。采用濺射制膜工藝在SOI基片上形成P型、N型的BiTe合金的熱偶單元，器件的穩(wěn)定性能較好，作為制冷器，可以形成10K左右的溫差，器件的尺寸可以控制在100μm2∽1mm2。但是這種工藝需要嚴(yán)格控制熱電單元的厚度，在每個(gè)基片鍵合的過程中，若單元的厚度不同將造成器件分離，形成斷路，其次，也要求熱電單元與金屬電極位置的精確定位，以減小接觸電阻。另一方面，由于所用的材料為V族和VI族化合物薄膜，系統(tǒng)熱電品質(zhì)指數(shù)ZT不能突破體態(tài)材料的極限，從而限制了器件的工作效率。對于多級串聯(lián)結(jié)構(gòu)微型制冷器，當(dāng)其中某一單元發(fā)生斷路時(shí)其余單元也就失去繼續(xù)工作的能力，而且對于多級P、N型熱電單元的串聯(lián)結(jié)構(gòu)，其表面接觸電阻較大。

發(fā)明內(nèi)容
技術(shù)問題為了克服現(xiàn)有多級串聯(lián)結(jié)構(gòu)的微型致冷器的不足，本發(fā)明提出一種并聯(lián)陣列式微型制冷器及其制備方法，該制冷器提高了系統(tǒng)工作的可靠性，提高了器件制造的成品率，同時(shí)也為制造工藝帶來很大的方便。
技術(shù)方案本發(fā)明采用III-V族半導(dǎo)體材料或IV族半導(dǎo)體材料中的硅鍺超晶格材料，同時(shí)采用氧化物隔離工藝形成并聯(lián)陣列式微型制冷器。用等離子增強(qiáng)化學(xué)氣相沉積(PECVD)二氧化硅隔離層，二氧化硅可以隔離P型(或N型)熱電單元，實(shí)現(xiàn)電流的單一并聯(lián)流動(dòng)方式，提高了系統(tǒng)工作的可靠性，實(shí)現(xiàn)陣列式致冷，提高了器件制造的成品率，結(jié)構(gòu)簡單，為制造工藝帶來很大的方便。
該微型制冷器的結(jié)構(gòu)為層狀結(jié)構(gòu)，其層狀位置排列依次為P型半導(dǎo)體的硅基底，P型半導(dǎo)體的緩沖層，P型半導(dǎo)體的第一重?fù)诫s層，P型半導(dǎo)體的超晶格層，P型半導(dǎo)體的第二重?fù)诫s層，P型半導(dǎo)體的輕摻雜層，金屬層；二氧化硅隔離層位于P型半導(dǎo)體之間以及金屬層與P型半導(dǎo)體的第一重?fù)诫s之間。
本發(fā)明具體的制備方法為第一步對基底進(jìn)行前處理；第二步用MBE(分子束外延)或MOCVD(金屬氧化物化學(xué)氣相沉積)方法在硅基底上生長P型或N型超晶格薄膜，在超晶格薄膜的上面有覆蓋層，在超晶格薄膜的下面有緩沖層，最下面為硅基底；半導(dǎo)體結(jié)構(gòu)表

第三步刻蝕在已經(jīng)生長好的P型(或N型)半導(dǎo)體上對其進(jìn)行刻蝕，刻蝕到P型(或N型)半導(dǎo)體的第一重?fù)诫s層(即將輕摻雜層、第二重?fù)诫s層以及超晶格層刻蝕掉)；
第四步等離子增強(qiáng)化學(xué)氣相沉積(PECVD)二氧化硅；第五步旋涂一層光刻膠平坦化，等離子體刻蝕二氧化硅，將高于半導(dǎo)體結(jié)構(gòu)部分的二氧化硅刻蝕掉；第六步電子束蒸鍍金屬膜。
在圖一中，當(dāng)電流I由底部金屬層流向P型半導(dǎo)體材料時(shí)，接觸處將吸收熱量，從而產(chǎn)生冷區(qū)域。因而與金屬相連的一端不斷從周圍環(huán)境吸收熱量，使周圍環(huán)境的溫度下降構(gòu)成制冷器。相反，熱電材料兩端的溫差將產(chǎn)生電流，從而形成微型電流產(chǎn)生器。(而當(dāng)超晶格為N型半導(dǎo)體時(shí)，則當(dāng)電流由超晶格流向頂部金屬層時(shí)在接觸處將吸收熱量，從而產(chǎn)生的冷區(qū)域?yàn)?在該制冷器的工作中，電流由P型半導(dǎo)體的第一重?fù)诫s層流向超晶格層，流向P型半導(dǎo)體的第二重?fù)诫s層，流向輕摻雜層，流向金屬層。由于二氧化硅是絕緣體，故可以實(shí)現(xiàn)電流的并聯(lián)流動(dòng)，從周圍環(huán)境吸收熱量，使得周圍的溫度下降，從而構(gòu)成并聯(lián)陣列式微型制冷器。
有益效果微型結(jié)構(gòu)材料為提高品質(zhì)系數(shù)ZT提供了廣泛的空間，可實(shí)現(xiàn)點(diǎn)冷卻，提高單位面積的冷卻效率，而且采用III-V族或IV族半導(dǎo)體材料中的硅鍺超晶格材料制造的熱電器件與微型處理器的加工工藝兼容。用二氧化硅隔離P型(或N型)半導(dǎo)體超晶格間的電流，實(shí)現(xiàn)電流的單一并聯(lián)流動(dòng)方式，從而避免了多級串聯(lián)熱電單元在中間級的斷路問題，提高了系統(tǒng)工作的可靠性，實(shí)現(xiàn)陣列式制冷，提高了多級熱電單元的工作穩(wěn)定性，而且工藝簡單容易操作完成。
本發(fā)明的并聯(lián)陣列式微型制冷器是利用電子的珀?duì)栙N(Peltier)效應(yīng)帶走多余的熱量，提高制冷效率，不用嚴(yán)格控制熱電單元的厚度，即熱電單元的厚度可以不同，因而可以提高器件制造的成品率。同時(shí)采用并聯(lián)結(jié)構(gòu)可以減小界面接觸電阻，提高制冷效率。


圖1是致冷器原理圖珀?duì)柼?Peltier)效應(yīng)示意圖。
圖中有下變溫區(qū)1，金屬層2，半導(dǎo)體3，金屬層4，上變溫區(qū)5。
當(dāng)半導(dǎo)體為P型半導(dǎo)體時(shí)，下變溫區(qū)1為低溫區(qū)，半導(dǎo)體3為P型半導(dǎo)體，上變溫區(qū)5為高溫區(qū)。
當(dāng)半導(dǎo)體為N型半導(dǎo)體時(shí)，下變溫區(qū)1為高溫區(qū)，半導(dǎo)體3為N型半導(dǎo)體，上變溫區(qū)5為低溫區(qū)。
圖2-1～2-5為本發(fā)明制備步驟中，各步驟的示意圖，其中，圖2-1是硅基底生長超晶格結(jié)構(gòu)示意圖，圖2-2是經(jīng)過刻蝕后的結(jié)構(gòu)示意圖，圖2-3是等離子增強(qiáng)化學(xué)氣相沉積(PECVD)二氧化硅隔離層示意圖，圖2-4是反應(yīng)離子刻蝕多余的二氧化硅示意圖，圖2-5是電子束蒸鍍金屬薄膜示意圖，圖2-6是并聯(lián)陣列式微型制冷器的工作原理示意圖。
圖中P型(或N型)半導(dǎo)體的Si基底6，半導(dǎo)體的緩沖層7，半導(dǎo)體的第一重?fù)诫s層8，P型(或N型)半導(dǎo)體的超晶格層9，半導(dǎo)體的第二重?fù)诫s層10，半導(dǎo)體的輕摻雜層11，二氧化硅隔離層12，金屬薄膜13。
具體實(shí)施例方式
本發(fā)明擬采用氧化物隔離工藝形成并聯(lián)陣列式微型制冷器。
采用III-V族半導(dǎo)體材料或IV族半導(dǎo)體材料中的硅鍺超晶格材料，用二氧化硅薄膜隔離多級的制冷器，形成并聯(lián)陣列式微型制冷器。
該微型制冷器的結(jié)構(gòu)為層狀結(jié)構(gòu)，其層狀位置排列依次為P型半導(dǎo)體的硅基底(6)，P型半導(dǎo)體的緩沖層(7)，P型半導(dǎo)體的第一重?fù)诫s層(8)，P型半導(dǎo)體的超晶格層(9)，P型半導(dǎo)體的第二重?fù)诫s層(10)，P型半導(dǎo)體的輕摻雜層(11)，金屬層(13)；二氧化硅隔離層(12)位于P型半導(dǎo)體之間以及金屬層與P型半導(dǎo)體的第一重?fù)诫s之間。
具體的制備方法為以P型半導(dǎo)體超晶格的制備為例第一步對P型半導(dǎo)體的硅基底6進(jìn)行預(yù)處理先用氫氟酸(HF)酸洗，然后再用去離子水超聲波清洗，第二步我們用MBE(分子束外延)方法在P型半導(dǎo)體的Si基底6上生長P型半導(dǎo)體的超晶格層9(Si0.7Ge0.3/Si)，該薄膜厚度有3000納米，在該超晶格薄膜中，在生長Si0.7Ge0.3層的同時(shí)對其進(jìn)行摻雜，摻雜濃度為6.47×1019cm-3，而在生長Si層時(shí)對其不進(jìn)行摻雜。在超晶格薄膜的一個(gè)周期內(nèi)，Si0.7Ge0.3的厚度為5納米，Si的厚度為10納米。
在超晶格薄膜的上方是一層Si0.9Ge0.1薄膜(半導(dǎo)體的第二重?fù)诫s層10)，這層薄膜的厚度是250納米，其摻雜濃度為6.47×1019cm-3，在該層上面還有一Si0.9Ge0.1薄膜(半導(dǎo)體的輕摻雜層11)，這層薄膜的厚度是250納米，其摻雜濃度大于等于1×1020cm-3。在超晶格的下方是一Si0.9Ge0.1層(半導(dǎo)體的第一重?fù)诫s層8)，這層薄膜的厚度是1000納米，摻雜濃度為6.47×1019cm-3，該層下面還有一Si0.9Ge0.1層(半導(dǎo)體的緩沖層7)，該層厚度有1000納米。在所有摻雜中，我們選擇的摻雜元素是鈉，即是P型摻雜。
P型的超晶格結(jié)構(gòu)詳細(xì)說明表

第三步刻蝕對已經(jīng)生長好的P型半導(dǎo)體按一定形狀進(jìn)行刻蝕，刻蝕到底部的Si0.9Ge0.1重?fù)诫s層(半導(dǎo)體的第一重?fù)诫s層8)，即將頂部Si0.9Ge0.1薄膜層(半導(dǎo)體的第二重?fù)诫s層10，半導(dǎo)體的輕摻雜層11)以及其下面的超晶格(P型半導(dǎo)體的超晶格層9)刻蝕掉，整個(gè)刻蝕厚度有3500納米。
第四步等離子增強(qiáng)化學(xué)氣相沉積(PECVD)二氧化硅隔離層(金屬薄膜13)。
第五步旋涂一層光刻膠平坦化，等離子體刻蝕多余的二氧化硅，即將高于半導(dǎo)體結(jié)構(gòu)部分的二氧化硅刻蝕掉。
第六步在10-6torr真空度下，電子束蒸鍍金屬膜Ti/Pt/Au(150/1000/5000)。
流過并聯(lián)陣列式微型制冷器的總電流為流過制冷器所有單元電流之和，約1～2A，因此電流流經(jīng)金絲與電極之間的焊點(diǎn)時(shí)，此處電阻會(huì)產(chǎn)生大量焦耳熱，由于冷區(qū)溫度低，部分熱量會(huì)流入冷區(qū)，減小致冷功率。為減少流向冷區(qū)的焦耳熱，在冷區(qū)與焊點(diǎn)的連接處減小電極的寬度，使熱阻增大。但如果電極寬度太小，電流流經(jīng)這段狹小導(dǎo)線時(shí)也會(huì)產(chǎn)生焦耳熱。通過計(jì)算可得到電極寬度的最優(yōu)值，使制冷功率損失減小。
單元厚度在1～10μm范圍內(nèi)，其制造采用薄膜工藝，與集成電路(IC)工藝兼容。將其P型半導(dǎo)體的基底6與CPU集成(即將冷區(qū)域與CPU集成)，從而使得CPU的溫度得到控制。與CPU的具體位置依次為CPU-P型半導(dǎo)體的硅基底6-P型半導(dǎo)體的緩沖層7-P型半導(dǎo)體的第一重?fù)诫s層8-P型半導(dǎo)體的超晶格層9-P型半導(dǎo)體的第二重?fù)诫s層10-P型半導(dǎo)體的輕摻雜層11—金屬層13。
權(quán)利要求
1.一種并聯(lián)陣列式微型制冷器，其特征在于該微型制冷器的結(jié)構(gòu)為層狀結(jié)構(gòu)，其層狀位置排列依次為P型半導(dǎo)體的硅基底(6)，P型半導(dǎo)體的緩沖層(7)，P型半導(dǎo)體的第一重?fù)诫s層(8)，P型半導(dǎo)體的超晶格層(9)，P型半導(dǎo)體的第二重?fù)诫s層(10)，P型半導(dǎo)體的輕摻雜層(11)，金屬層(13)；二氧化硅隔離層(12)位于P型半導(dǎo)體之間以及金屬層與P型半導(dǎo)體的第一重?fù)诫s之間。
2.一種如權(quán)利要求1所述的并聯(lián)陣列式微型制冷器的制備方法，其特征在于具體的制備方法為第一步對基底進(jìn)行前處理；第二步用分子束外延或金屬氧化物化學(xué)氣相沉積方法在硅基底上生長P型或N型超晶格薄膜，在超晶格薄膜的上面有覆蓋層，在超晶格薄膜的下面有緩沖層，最下面為硅基底；第三步刻蝕在已經(jīng)生長好的P型或N型半導(dǎo)體上對其進(jìn)行刻蝕，刻蝕到P型或N型半導(dǎo)體的第一重?fù)诫s層，即將輕摻雜層、第二重?fù)诫s層以及超晶格層刻蝕掉；第四步等離子增強(qiáng)化學(xué)氣相沉積二氧化硅；第五步旋涂一層光刻膠平坦化，等離子體刻蝕二氧化硅，將高于半導(dǎo)體結(jié)構(gòu)部分的二氧化硅刻蝕掉；第六步電子束蒸鍍金屬膜。
3.據(jù)權(quán)利要求2所述的并聯(lián)陣列式微型制冷器的制備方法，其特征在于采用III-V族半導(dǎo)體材料或IV族半導(dǎo)體材料中的硅鍺超晶格材料，用氧化物隔離工藝形成并聯(lián)陣列式微型制冷器，采用等離子增強(qiáng)化學(xué)氣相沉積二氧化硅薄膜，用電子束蒸鍍金屬薄膜。
全文摘要
并聯(lián)陣列式微型制冷器及其制備方法是一種用來提高對激光器件、計(jì)算機(jī)CPU的溫度控制，改善芯片內(nèi)部的散熱，從而提高器件芯片的工作效率，延長使用壽命的技術(shù)，其層狀結(jié)構(gòu)，其位置排列依次為P型半導(dǎo)體的硅基底(6)，P型半導(dǎo)體的緩沖層(7)，P型半導(dǎo)體的第一重?fù)诫s層(8)，P型半導(dǎo)體的超晶格層(9)，P型半導(dǎo)體的第二重?fù)诫s層(10)，P型半導(dǎo)體的輕摻雜層(11)，金屬層(13)；二氧化硅隔離層(12)位于P型半導(dǎo)體之間以及金屬層與P型半導(dǎo)體的第一重?fù)诫s之間。制造工藝采用氧化物隔離工藝形成并聯(lián)陣列式微型制冷器，因而可以提高器件制造的成品率，同時(shí)也減少了接觸面積，從而使得界面接觸電阻得到很大的降低，大大提高了致冷效率。
文檔編號(hào)H01L35/34GK1645013SQ20051003766
公開日2005年7月27日 申請日期2005年1月11日 優(yōu)先權(quán)日2005年1月11日
發(fā)明者陳云飛, 陳益芳, 楊決寬, 宮昌萌, 胡明雨 申請人:東南大學(xué)