專利名稱：異質低介電常數質材與其形成方法
技術領域：
本發(fā)明涉及一種半導體元件，特別是涉及一種異質低介電常數質材與其形成方法。
背景技術：
在集成電路結構尺寸持續(xù)縮小的趨勢下，金屬內連線間的空間也跟著縮小，導致金屬線間的寄生電容增加，而寄生電容會使信號傳遞延遲(propagation delay)且增加電容偶合，此現象即為一般所稱的金屬線間的“串擾”。以前常利用具有介電常數(k)約3.9的二氧化硅(SiO2)來使金屬線絕緣，但目前于半導體制程中常利用介電常數比SiO2低的材料來作絕緣材料，此材料常稱為低介電常數材料，以降低晶圓金屬內連線結構中的金屬線間的寄生電容。
然而，低介電常數材料的使用存在著兩難的情況，如多孔低介電常數材料的控制因子之一為孔洞的產生，且增加孔洞可降低介電常數，但同時也會弱化其它材料特性，如硬度與密度等，而介電材料機械性質的弱化會造成晶圓完整與可靠度的問題。此外，也會使線路后端(back end of line，簡稱BEOL)制程復雜化。目前低介電常數材料所存在的一些制程整合問題包括在機械或熱應力制程中(如化學機械研磨(CMP)、晶圓封裝制程與晶圓測試時)造成膜的分層、剝離與碎裂。
發(fā)明內容
先前所使用的低介電常數材料會弱化材料特性，導致制程的復雜化且增加制造成本，因此，業(yè)界亟需一種可用于半導體制程的低介電常數材料，且此材料適用于熱與機械應力制造與測試制程；通過本發(fā)明的實施例所提供的異質(heterogeneous)低介電常數材料與其形成方法，可解決或防止上述或其它問題。
為了實現上述目的，本發(fā)明提供一種異質低介電常數質材，包括主要層與次要層，其中主要層包括具有第一低介電常數的第一低介電常數材料，且次要層包括具有第二低介電常數的第二低介電常數材料，次要層直接與主要層鄰接，且第二低介電常數大于第一低介電常數0.1以上。
本發(fā)明所述的異質低介電常數質材，該第二低介電常數大于該第一低介電常數0.3以上。
本發(fā)明所述的異質低介電常數質材，該第二低介電常數材料的厚度小于1000埃，且該第一低介電常數材料的厚度為1000埃～1微米。
本發(fā)明所述的異質低介電常數質材，該第二低介電常數材料的厚度小于500埃，且該第一低介電常數材料的厚度為1000～5000埃。
本發(fā)明所述的異質低介電常數質材，該第一低介電常數材料具有一第一孔洞率，該第二低介電常數材料具有一第二孔洞率，該第一孔洞率小于或等于80％，該第二孔洞率小于或等于40％，且該第一孔洞率大于該第二孔洞率。
本發(fā)明所述的異質低介電常數質材，該次要層的密度大于該主要層。
本發(fā)明所述的異質低介電常數質材，該次要層的硬度大于該主要層。
本發(fā)明所述的異質低介電常數質材，該次要層為一構件，擇自于蝕刻停止層、介電阻障層、護層、順應式介電層、應力轉換層、蓋層其中之一或其組合。
為了實現上述目的，本發(fā)明還提供一種集成電路，包括基底表面，此基底表面包括模擬與數字半導體元件，銅位于基底表面上且固定于基底表面；集成電路還包括具有一第一介電常數的第一層，此第一層直接形成于基底表面上；集成電路還包括介于該第一層與該銅間的異質介電層，此異質介電層包括具有小于約3.9的第二介電常數的第二層；此異質介電層還包括具有小于約3.9的第三介電常數的第三層，而第二層介于第一與第三層間，且第二介電常數介于第一與第三介電常數間。
本發(fā)明所述的集成電路，該異質介電層經由多個步驟形成于該銅面積的90％上，且該第二層與該第三層各具有一孔洞率、密度、硬度與厚度，且該第二層的孔洞率小于或等于80％，該第三層的孔洞率小于40％，且該第二層的孔洞率大于該第三層的孔洞率；該第二層的密度小于該第三層的密度；該第二層的硬度小于該第三層的硬度；該第二層的介電常數小于該第三層的介電常數至少0.3；以及該第二層的厚度為4000?！?微米，且該第三層厚度小于或等于1000埃。
為了實現上述目的，本發(fā)明還提供一種銅內連線結構，包括一異質低介電常數質材具有一第一與第二主要層且經由多個步驟形成于該銅內連線結構面積的90％上，該第一主要層形成于該銅內連線的一溝槽中，該第二主要層直接形成于該銅內連線結構的一介層洞層中的該第一主要層上，該第一與第二主要層各具有一孔洞率、一介電常數與一厚度，且該第一與第二主要層的孔洞率小于或等于80％，該第一主要層的孔洞率大于該第二主要層的孔洞率，該第一與第二主要層的厚度大于1000埃且小于1微米，且該第一與第二主要層的介電常數小于3.9。
為了實現上述目的，本發(fā)明還提供一種半導體金屬系統，包括一溝槽層與一介層洞層，該溝槽層直接覆蓋該介層洞層；一異質低介電常數質材，包括一第一主要層位于該溝槽層中，該第一主要層具有一第一主要層孔洞率、一第一主要層密度、一第一主要層硬度、一第一主要層介電常數與一第一主要層厚度；一第二主要層位于該介層洞層中，該第二主要層具有一第二主要層孔洞率、一第二主要層密度、一第二主要層硬度、一第二主要層介電常數與一第二主要層厚度；一第一次要層直接位于該第一主要層下，且具有一第一次要層孔洞率、一第一次要層密度、一第一次要層硬度、一第一次要層介電常數與一第一次要層厚度；一第二次要層介于該第一主要層與該第二主要層間，且具有一第二次要層孔洞率、一第二次要層密度、一第二次要層硬度、一第二次要層介電常數與一第二次要層厚度；一第三次要層直接位于該第二主要層上，且具有一第三次要層孔洞率、一第三次要層密度、一第三次要層硬度、一第三次要層介電常數與一第三次要層厚度；以及該第一主要層孔洞率大于該第二主要層孔洞率，該第一與第二主要層孔洞率小于或等于80％，該第一、第二與第三次要層孔洞率小于40％，且該第一與第二主要層孔洞率大于該第一、第二與第三次要層的孔洞率，該第一與第二主要層密度小于該第一、第二與第三次要層密度，該第一與第二主要層硬度小于該第一、第二與第三次要層硬度，該第一與第二主要層介電常數小于該第一、第二與第三次要層介電常數至少0.3，該第一與第二主要層厚度為為1000埃～1微米，該第一、第二與第三次要層厚度小于或等于4000埃。
為了實現上述目的，本發(fā)明還提供一種金屬前介電膜，包括一順應式介電層包括磷硅玻璃材料，該磷硅玻璃材料具有一第一介電常數為3.9～4.5；一異質介電膜具有一小于3.9的有效介電常數，該異質介電膜直接形成于該順應式介電層上，該異質介電膜包括一次要層具有一小于3.9的第二介電常數；以及一主要層具有一小于3.9的第三介電常數，該次要層直接覆蓋該主要層且直接覆蓋該順應式介電層，該第二介電常數介于該第一與第三介電常數間；以及一未摻雜硅玻璃層具有一介電常數為3.9～4.5，且該未摻雜硅玻璃層直接位于該異質介電膜上。
為了實現上述目的，本發(fā)明還提供一種形成異質低介電常數質材的方法，包括形成一第一半導體材料具有一第一介電常數；形成一第一介電材料直接位于該第一半導體材料上，該第一介電材料具有一第二介電常數，該第二介電常數小于該第一介電常數且小于3.9；以及形成一第二介電材料直接位于該第一介電材料上，該第二介電材料具有一第三介電常數，該第三介電常數小于該第二介電常數且小于3.9。
本發(fā)明所述的形成異質低介電常數質材的方法，該第一與第二介電材料以一高溫沉積制程形成，該溫度大于或等于150℃。
本發(fā)明所述的形成異質低介電常數質材的方法，該第一與第二介電材料以低溫沉積制程形成，該溫度小于或等于150℃。
本發(fā)明所述的形成異質低介電常數質材的方法，該第一與第二介電材料的孔洞率實質上分別控制第二與第三介電常數。
本發(fā)明所述的形成異質低介電常數質材的方法，該第一材料通過以一1600～500sccm(standard cubic centimeters perminute，標準毫升每分鐘)/600～300sccm的流速將三甲基硅烷/O2注入一沉積反應室形成。
本發(fā)明所述的形成異質低介電常數質材的方法，該第二材料通過以一1200～500sccm/1200～300sccm的流速將三甲基硅烷/O2注入一沉積反應室形成。
本發(fā)明所述的形成異質低介電常數質材的方法，該方法還包括在150～400℃下進行退火。
本發(fā)明所述的形成異質低介電常數質材的方法，該方法還包括在200～400℃下進行電子束硬化制程。
本發(fā)明所述的形成異質低介電常數質材的方法，該方法還包括在150～400℃下進行等離子硬化制程。
為了實現上述目的，本發(fā)明還提供一種系統單晶片(SOC)，該系統單晶片包括基底表面、第一絕緣體與異質絕緣體，該基底表面包括表面構件，第一絕緣體直接位于基底表面上，且具有第一介電常數，而異質絕緣體直接位于第一絕緣體上，且異質絕緣體包括次要層與主要層，其中次要層具有第一低介電常數，而主要層具有第二低介電常數，第一低介電常數介于第一介電常數與第二低介電常數間。
圖1A為一剖面圖，用以說明本發(fā)明第一較佳實施例異質低介電質材的形成。
圖1B為一剖面圖，用以說明本發(fā)明第二較佳實施例異質低介電質材的形成。
圖1C為一剖面圖，用以說明本發(fā)明第三與第四較佳實施例異質低介電質材的形成。
圖1D為一剖面圖，用以說明本發(fā)明第五較佳實施例異質低介電質材的形成。
具體實施例方式
為使本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并結合附圖，作詳細說明如下本發(fā)明第一實施例的制造方法描述如下且如圖1A所示，其中制程前端(front end of line，簡稱FEOL)的制造步驟是直接于基底表面102上形成磷硅玻璃(PSG)。
基底表面102包括形成于外延半導體基底104中的晶體管106，而晶體管106的源極與漏極108被淺溝隔離(STI)結構110所圍繞，間隙壁112形成于堆迭柵極117的相鄰側，而堆迭柵極117包括柵極電極114與柵極介電質116。
低介電常數次要材料120與低介電常數主要材料118利用表1所示的形成參數與材料特性沉積，通過化學機械研磨對直接形成于低介電常數主要材料118上的未摻雜玻璃(USG)122進行平坦化處理，而隨后的金屬化步驟形成覆蓋層124，此覆蓋層124包括被層間介電材料所絕緣的金屬線。
表1第一實施例的形成參數與材料特性
表1顯示制造第一實施例所使用的沉積類型。在其它實施例中，沉積類型可包括任何類型的化學氣相沉積(CVD)，如包括等離子增進式化學氣相沉積(PECVD)、高密度等離子化學氣相沉積(HDP CVD)與低壓化學氣相沉積(LPCVD)。其它實施例包括如物理氣相沉積(PVD)、原子層沉積(ALD)、旋涂沉積(SOD)。其它實施例包括復合式沉積方法，如具有等離子處理的連續(xù)式多重沉積與不連續(xù)式多重沉積，例如，連續(xù)式沉積可利用相同的前驅物且于原位(in-situ)完成，若沉積制程不同(如包括CVD/旋涂制程)，則可使用不同的前驅物進行不連續(xù)式沉積(即非原位)，如利用3MS/O2形成一層，然后用FSG形成第二層，其中沉積的連續(xù)與否可根據晶圓是否進出沉積反應室來定義。上述沉積方法如利用包括氣體與液體的傳輸系統。
低介電常數次要材料120與低介電常數主要材料118形成此第一實施例的低介電常數質材126。由于低介電常數次要材料120的介電常數介于摻雜磷玻璃100與低介電常數主要材料118中間，所以低介電常數次要材料120可提供低介電常數主要材料118與摻雜磷玻璃100間的應力舒緩，且由于材料120與118都具有低介電常數，所以異質低介電常數質材126的有效介電常數也為低介電常數。
請注意“低介電常數”一詞傳統上為比熱沉積二氧化硅(SiO2，介電常數約3.9)低的介電常數。本發(fā)明實施例使用多孔與非多孔低介電常數材料、有機與無機低介電常數材料、純有機聚合物低介電常數材料、混成低介電常數材料、聚對二甲苯(parylene)、甲基化氧化硅、摻雜碳的硅烷，如有機硅酸鹽玻璃(organosilicate glass，簡稱OSG)、氟化硅玻璃(FSG)、含氫硅酸鹽(HSQ)、甲基硅酸鹽(MSQ)、氟化非晶碳、SILK、FLARE與黑鉆石；用于本發(fā)明其它實施例的前驅物如包括甲基硅烷(SiH3CH3)、二甲基硅烷((CH3)2SiH2)、三甲基硅烷((CH3)3SiH)、四甲基硅烷((CH3)4Si)、氧(O2)、NO、N2O、氮(N2)與過氧化氫(H2O2)。
作為蝕刻停止層或介電擴散阻隔層的介電材料所具有的相對介電常數若低于氮化硅，約為7，即可稱為低介電常數。低介電常數蝕刻/擴散材料之一例為具有約4.5的相對介電常數且以碳化硅為主的材料。
在基底表面102中的表面構件123與水平面125非呈順應狀，且具有階層127。在第一實施例中，表面構件123包括間隙壁112、堆迭柵極117與凹陷的溝槽119。在另一實施例中，階層會形成于如淺溝隔離、硅區(qū)域氧化(LOCOS)、平臺隔離與其它主動以及被動基底表面元件的接合處。順應式的介電質可提供較佳的電性、機械被動性與材料完整度，且可提供所需的階層覆蓋度。在第一實施例中，PSG 100順應式沉積于基底表面構件123上，以保護基底表面。
第一實施例的異質低介電常數質材126可提供許多好處，如更易控制金屬層124與基底表面102間的寄生電容。此外，低介電常數次要材料120為一應力轉換層，可釋放低介電常數主要材料118與摻雜磷玻璃100的應力，且可預防低介電常數主要材料118與摻雜磷玻璃100間的釋放應力材料所會產生的問題，如分層、剝離或碎裂等。
本發(fā)明第二實施例的制造方法如圖1B所示。在一半導體晶圓上，PSG材料100形成于基底表面128上，如圖1B所示，基底表面128包括通過離子注入至外延硅基底104中的電阻器129，且此電阻器129會被淺溝隔離結構110所圍繞。表2顯示直接于PSG材料100上沉積低介電常數主要材料130的形成參數和材料特性，接著再直接于低介電常數主要材料130上沉積低介電常數次要材料132、未摻雜硅玻璃(USG)122與金屬層124。
表2第二實施例的形成參數與材料特性
低介電常數主要材料130與低介電常數次要材料132形成第二實施例的異質低介電常數質材134。因為低介電常數主要材料130與次要材料132各具有低介電常數，所以異質低介電常數質材134具有低有效介電常數。異質低介電常數質材134的使用可更有效控制金屬材料124與基底表面128間的寄生電容。
圖1B中的低介電常數主要材料130具有低介電常數，此介電常數小于PSG材料100的介電常數，且兩材料130與100的性質結合對抵擋隨后的熱與機性應力步驟而言已足夠；低介電常數次要材料132可改善低介電常數主要材料130與USG材料122間的粘著度，因為低介電常數次要材料132的介電常數介于低介電常數主要材料130與USG材料122中間。
圖1C中的半導體晶圓剖面圖顯示第三與第四實施例，其制程為利用銅金屬化的90nm制程，在圖1C中的晶體管結構具有形成于源極108、漏極108與柵極電極114上的硅化物140。表3顯示沉積低介電常數次要材料144與低介電常數主要材料146的形成參數和材料特性，此兩層144與146會形成第一異質低介電常數質材148，接著再對直接形成于異質低介電常數質材148上的未摻雜硅玻璃(USG)122進行平坦化處理，以與異質低介電常數質材148構成第一堆迭的介電質150。
表3第三實施例的形成參數與材料特性
鎢插塞141直接形成于晶體管106的硅化源極/漏極108與硅化柵極電極114上，具有第二異質低介電常數質材149的第二堆迭的介電質151直接形成于第一堆迭的介電質150上，位于表面護層150中的第一異質低介電常數質材148與第二堆迭的介電質151結合，且構成本發(fā)明的第三實施例。
于第二堆迭的介電質151中蝕刻出凹蝕的溝槽143，且于凹蝕的溝槽143中沉積氮化鈦(TiN)襯層152，通過化學氣相沉積沉積銅154，以形成金屬導線155，金屬導線155直接與鎢插塞141毗鄰，以形成一由第一金屬導線155至晶體管的源極/漏極108與柵極電極114的導電路徑。
在本實施例中，第一金屬層的表面保護與絕緣可通過第一堆迭的介電質所獲得。在其它實施例中，任何數目的異質低介電常數質材可以垂直方式堆迭于任何組合中，此組合包括其它介電材料與其它異質低介電常數質材，例如，其它實施例具有垂直堆迭且相同邊界的異質低介電常數質材、垂直堆迭的多種異質低介電常數質材與于垂直堆迭且相同邊界的異質低介電常數質材，且其中間夾有其它金屬間介電質(IMD)。
第三實施例中的第一異質低介電常數質材148為一順應式介電質，以于基底表面102上提供良好的階層覆蓋度。第一異質低介電常數質材148的低介電常數次要層144的介電常數介于基底表面102與第一異質低介電常數質材148的低介電常數主要層146間，使第一異質低介電常數質材148的低介電常數次要層144為一應力轉換層，以提供基底表面102與第一異質低介電常數質材148的低介電常數主要層146間的應力釋放與提供適當的粘著度。
圖1C顯示第四實施例的異質低介電常數質材175沉積于第三實施例的第二堆迭的介電質151上，其形成參數與材料特性如表4所示，且其形成順序如下第一低介電常數次要層176、第一低介電常數主要層178、第二低介電常數次要層180、第二低介電常數主要層182與第三低介電常數次要層184。
表4第四實施例的形成參數與材料特性
利用介層洞先形成的雙鑲嵌方法，如利用CxFy/O2于異質低介電常數質材175中蝕刻出溝槽156與介層洞158，使氮化鉭(TaN)阻隔層161于銅(Cu)154沉積后沉積，TaN 161與Cu154填充溝槽156與介層洞158，如圖1C所示。通過化學機械研磨對異質低介電常數質材175的上表面進行平坦化處理，以在其它溝槽與介層洞層124上形成平坦表面。
第四實施例的制造方法包括介層洞先形成的雙鑲嵌制程。本發(fā)明其它實施例可使用埋入式罩幕與溝槽先形成的雙鑲嵌制程。在其它實施例中，銅制程為單一鑲嵌制程。其它實施例可利用使用蝕刻方式的鋁制程，且其它實施例可使用鋁與銅復合金屬化制程。
第四實施例中的第一低介電常數次要層176為一介電阻障層，此層可限制銅離子從銅154擴散至第一低介電常數主要層178中。此外，第一低介電常數次要層176可釋放第一低介電常數主要層178與銅154間的應力，且第一低介電常數次要層176的介電常數介于低介電常數主要層178、銅154與第二堆迭的介電質151的未摻雜硅玻璃122間。
第二低介電常數次要層180為一蝕刻停止層，此層所提供的蝕刻選擇率可控制凹陷處156、158的形成與深度。第二低介電常數次要層180的介電常數介于低介電常數主要層178與第二低介電常數主要層182間，以釋放層178與182間的應力。
第三低介電常數次要層184為一蓋層，以保護第二低介電常數主要層182免受化學機械研磨的傷害。此外，由于第三低介電常數次要層184的介電常數在層182與124間，所以可釋放第二低介電常數主要層182與金屬層124間的應力。
在銅線垂直與水平的空間中，可提供相對低介電常數的異質介電質175為一低介電常數層間介電質(ILD)，也可稱為低介電常數金屬間介電質(IMD)，通過提供具有中等低介電常數的低介電常數次要層176、180與184，可在晶圓金屬結構中提供結構的完整度，且可減少如分層、剝離與碎裂等現象的發(fā)生。
圖1D顯示通過于銅184上沉積選擇性蝕刻停止/阻隔層182所形成的階層180，異質低介電常數質材186可順應式沉積于階層180上。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領域的技術人員，在不脫離本發(fā)明的精神和范圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權利要求書的范圍為準。例如本發(fā)明可用于需要介電材料的各式電容器與其它半導體元件或結構中，如微電子機械半導體(MEMS)元件。此外，本發(fā)明可用于非半導體電容器中，包括透鏡、窗或其它需要介電膜的物體或制程。
再者，本發(fā)明的范圍未必限于說明書中所描述的特定實施例的制程、機器、制造、組成、工具、方法與步驟。本領域技術人員可從本發(fā)明的公開了解本發(fā)明可利用現有或未來所研發(fā)的制程、機器、制造、組成、工具、方法或步驟，以達到實施例所執(zhí)行的相同功能或得到相同結果。因此，權利要求書也包括此種制程、機器、制造、組成、工具、方法與步驟。
附圖中符號的簡單說明如下100摻雜磷玻璃102、128基底表面104外延半導體基底106晶體管108源極與漏極110淺溝隔離結構112間隙壁
114柵極電極116柵極介電質117堆迭柵極118、130、146低介電常數主要材料120、132、144低介電常數次要材料122未摻雜玻璃123表面構件124覆蓋層125水平面126、134、175、186異質低介電常數質材127階層129電阻器140硅化物141鎢插塞143溝槽148第一異質低介電常數質材149第二異質低介電常數質材150第一堆迭的介電質151第二堆迭的介電質152襯層154銅155金屬導線156溝槽158介層洞161阻隔層176第一低介電常數次要層178第一低介電常數主要層
180第二低介電常數次要層182第二低介電常數主要層184第三低介電常數次要層
權利要求
1.一種異質低介電常數質材，其特征在于包括一主要層包括具有第一低介電常數的第一低介電常數材料；以及一次要層包括具有第二低介電常數的第二低介電常數材料，該次要層直接與該主要層鄰接，且該第二低介電常數大于該第一低介電常數0.1以上。
2.根據權利要求1所述的異質低介電常數質材，其特征在于該第二低介電常數大于該第一低介電常數0.3以上。
3.根據權利要求1所述的異質低介電常數質材，其特征在于該第二低介電常數材料的厚度小于1000埃，且該第一低介電常數材料的厚度為1000?！?微米。
4.根據權利要求1所述的異質低介電常數質材，其特征在于該第二低介電常數材料的厚度小于500埃，且該第一低介電常數材料的厚度為1000～5000埃。
5.根據權利要求1所述的異質低介電常數質材，其特征在于該第一低介電常數材料具有一第一孔洞率，該第二低介電常數材料具有一第二孔洞率，該第一孔洞率小于或等于80％，該第二孔洞率小于或等于40％，且該第一孔洞率大于該第二孔洞率。
6.根據權利要求1所述的異質低介電常數質材，其特征在于該次要層的密度大于該主要層。
7.根據權利要求1所述的異質低介電常數質材，其特征在于該次要層的硬度大于該主要層。
8.根據權利要求1所述的異質低介電常數質材，其特征在于該次要層為一構件，擇自于蝕刻停止層、介電阻障層、護層、順應式介電層、應力轉換層、蓋層其中之一或其組合。
9.一種半導體晶圓，其特征在于包括一基底具有模擬元件與互補式金屬氧化物半導體元件形成于其中；一順應式絕緣材直接形成于該基底上；一金屬結構位于該順應式絕緣材上且固定于該模擬與互補式金屬氧化物半導體元件，以形成模擬與數字電路；以及一異質低介電常數質材包括一主要層與一次要層，該異質低介電常數質材介于該順應式絕緣材與該金屬結構間，該異質低介電常數質材經由多個步驟形成于該金屬結構面積的90％上，且該主要層與該次要層各具有一孔洞率、密度、硬度、介電常數與厚度，且該主要層的孔洞率小于或等于80％，該次要層的孔洞率小于40％，且該主要層的孔洞率大于該次要層的孔洞率；該主要層的密度小于該次要層的密度；該主要層的硬度小于該次要層的硬度；該主要層的介電常數小于該次要層的介電常數至少0.3；以及該主要層的厚度為4000?！?微米，且該次要層厚度小于或等于1000埃。
10.一種銅內連線結構，其特征在于包括一異質低介電常數質材具有一第一與第二主要層且經由多個步驟形成于該銅內連線結構面積的90％上，該第一主要層形成于該銅內連線的一溝槽中，該第二主要層直接形成于該銅內連線結構的一介層洞層中的該第一主要層上，該第一與第二主要層各具有一孔洞率、一介電常數與一厚度，且該第一與第二主要層的孔洞率小于或等于80％，該第一主要層的孔洞率大于該第二主要層的孔洞率，該第一與第二主要層的厚度大于1000埃且小于1微米，且該第一與第二主要層的介電常數小于3.9。
11.一種半導體金屬系統，其特征在于包括一溝槽層與一介層洞層，該溝槽層直接覆蓋該介層洞層；一異質低介電常數質材，包括一第一主要層位于該溝槽層中，該第一主要層具有一第一主要層孔洞率、一第一主要層密度、一第一主要層硬度、一第一主要層介電常數與一第一主要層厚度；一第二主要層位于該介層洞層中，該第二主要層具有一第二主要層孔洞率、一第二主要層密度、一第二主要層硬度、一第二主要層介電常數與一第二主要層厚度；一第一次要層直接位于該第一主要層下，且具有一第一次要層孔洞率、一第一次要層密度、一第一次要層硬度、一第一次要層介電常數與一第一次要層厚度；一第二次要層介于該第一主要層與該第二主要層間，且具有一第二次要層孔洞率、一第二次要層密度、一第二次要層硬度、一第二次要層介電常數與一第二次要層厚度；一第三次要層直接位于該第二主要層上，且具有一第三次要層孔洞率、一第三次要層密度、一第三次要層硬度、一第三次要層介電常數與一第三次要層厚度；以及該第一主要層孔洞率大于該第二主要層孔洞率，該第一與第二主要層孔洞率小于或等于80％，該第一、第二與第三次要層孔洞率小于40％，且該第一與第二主要層孔洞率大于該第一、第二與第三次要層的孔洞率，該第一與第二主要層密度小于該第一、第二與第三次要層密度，該第一與第二主要層硬度小于該第一、第二與第三次要層硬度，該第一與第二主要層介電常數小于該第一、第二與第三次要層介電常數至少0.3，該第一與第二主要層厚度為為1000?！?微米，該第一、第二與第三次要層厚度小于或等于4000埃。
12.一種金屬前介電膜，其特征在于包括一順應式介電層包括磷硅玻璃材料，該磷硅玻璃材料具有一第一介電常數為3.9～4.5；一異質介電膜具有一小于3.9的有效介電常數，該異質介電膜直接形成于該順應式介電層上，該異質介電膜包括一次要層具有一小于3.9的第二介電常數；以及一主要層具有一小于3.9的第三介電常數，該次要層直接覆蓋該主要層且直接覆蓋該順應式介電層，該第二介電常數介于該第一與第三介電常數間；以及一未摻雜硅玻璃層具有一介電常數為3.9～4.5，且該未摻雜硅玻璃層直接位于該異質介電膜上。
13.一種形成異質低介電常數質材的方法，其特征在于包括形成一第一半導體材料具有一第一介電常數；形成一第一介電材料直接位于該第一半導體材料上，該第一介電材料具有一第二介電常數，該第二介電常數小于該第一介電常數且小于3.9；以及形成一第二介電材料直接位于該第一介電材料上，該第二介電材料具有一第三介電常數，該第三介電常數小于該第二介電常數且小于3.9。
14.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該第一與第二介電材料以一高溫沉積制程形成，該溫度大于或等于150℃。
15.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該第一與第二介電材料以一低溫沉積制程形成，該溫度小于或等于150℃。
16.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該第一與第二介電材料的孔洞率實質上分別控制該第二與第三介電常數。
17.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該第一材料通過以一1600～500sccm/600～300sccm的流速將三甲基硅烷/O2注入一沉積反應室形成。
18.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該第二材料通過以一1200～500sccm/1200～300sccm的流速將三甲基硅烷/O2注入一沉積反應室形成。
19.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該方法還包括在150～400℃下進行退火。
20.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該方法還包括在200～400℃下進行電子束硬化制程。
21.根據權利要求13所述的形成異質低介電常數質材的方法，其特征在于該方法還包括在150～400℃下進行等離子硬化制程。
全文摘要
本發(fā)明提供一種異質低介電常數質材與其形成方法。該異質低介電常數質材包括主要層與次要層，其中主要層包括具有第一低介電常數的第一低介電常數材料，次要層包括具有第二低介電常數的第二低介電常數材料，次要層直接與主要層鄰接，且第二低介電常數大于第一低介電常數0.1以上。本發(fā)明提供的異質低介電常數質材，可更有效控制金屬材料與基底表面之間的寄生電容，并能提高對機械或熱應力制程的抵擋，避免造成膜的分層、剝離與碎裂。
文檔編號H01L21/316GK1652309SQ20041010376
公開日2005年8月10日 申請日期2004年12月31日 優(yōu)先權日2003年12月31日
發(fā)明者黎麗萍, 章勛明, 陳筆聰, 盧永誠 申請人:臺灣積體電路制造股份有限公司