專利名稱：具有疊層芯片的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有疊層芯片的半導(dǎo)體器件，具體地說(shuō)，涉及一種具有多個(gè)彼此疊層的半導(dǎo)體芯片的半導(dǎo)體器件。
背景技術(shù)：
近期，數(shù)字信息電子設(shè)備在小尺寸和高性能方面的發(fā)展需要半導(dǎo)體封裝，為的是使之具有小尺寸和高密度。在半導(dǎo)體封裝工藝方面，當(dāng)今，鑒于高密度的可能性，具有多個(gè)被疊層之半導(dǎo)體芯片的半導(dǎo)體器件，引起更大的注意。這種工藝通常用于數(shù)字信息電子設(shè)備中，比如便攜式電話、數(shù)碼攝像機(jī)和個(gè)人信息設(shè)備，要求它們的重量輕、尺寸小，而且性能高。
圖8A表示從頂部看，普通具有多層疊置之半導(dǎo)體芯片的半導(dǎo)體期間，而圖8B表示沿圖8A中的A-A線所取同一半導(dǎo)體器件的截面圖。半導(dǎo)體器件200包括基底201和尺寸最大的底部半導(dǎo)體芯片2021，另一半導(dǎo)體芯片2022的尺寸介于中間，而半導(dǎo)體芯片2023的尺寸最小，它們按這樣的順序被層疊在所述基底201上。
每個(gè)半導(dǎo)體芯片202具有周緣區(qū)域，其上設(shè)置電極墊片203。利用焊線204，使所述基底201和半導(dǎo)體芯片202互連在他們的電極墊片203之間。按照半導(dǎo)體器件200的結(jié)構(gòu)，放在下面的半導(dǎo)體芯片202的尺寸必須比放在上面的半導(dǎo)體芯片202的尺寸小。
在圖8A和8B所示的半導(dǎo)體器件200中，各電極墊片203的寬度應(yīng)在100μm左右或者更大，以便實(shí)現(xiàn)焊線204與電極墊片203之間的可靠連接。另外，各電極墊片203的間距不能太小，因此而使半導(dǎo)體芯片202上設(shè)置的電極墊片203數(shù)目受到限制。
譬如，若將半導(dǎo)體芯片202做成DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)芯片，則除電源接線端(電源線端)和接地接線端之外，應(yīng)該對(duì)數(shù)目較大的信號(hào)接線端，如地址信號(hào)、命令信號(hào)和數(shù)據(jù)信號(hào)接線端設(shè)置電極墊片203。因此，使分配給電源線端和接地接線端的電極墊片203的數(shù)目受到限制。
例如，特開平JP-A-10-163441公開了一種半導(dǎo)體器件，它具有多層其間尺寸相同的半導(dǎo)體芯片。圖9表示所公開的半導(dǎo)體芯片的截面視圖。按照這項(xiàng)技術(shù)，在將多個(gè)具有相同尺寸的半導(dǎo)體芯片301互相疊層之后，再制成由導(dǎo)電樹脂做成的多個(gè)貫通電極303，它們?cè)陔姌O墊片302所在的位置被插入所述疊層半導(dǎo)體芯片301中。由于無(wú)需為各焊線設(shè)置焊接墊片，所以，這項(xiàng)技術(shù)能夠減小半導(dǎo)體芯片的尺寸。
在圖9所示半導(dǎo)體器件300的結(jié)構(gòu)中，雖然比圖8A和8B所示的半導(dǎo)體芯片200能夠使電極的數(shù)目增多，但如果遠(yuǎn)離各信號(hào)電極設(shè)置電源電極和接地電極，則半導(dǎo)體芯片300包含如下所詳細(xì)敘述的問(wèn)題。
圖10以透視圖的形式表示一種可以想到的實(shí)現(xiàn)圖9所示半導(dǎo)體器件300D的RAM器件結(jié)構(gòu)，其中，遠(yuǎn)離電源電極和接地電極設(shè)置信號(hào)電極。具體地說(shuō)，半導(dǎo)體器件400包括一個(gè)IF(界面)芯片401和依序疊置在IF芯片401上的4個(gè)DRAM芯片402(4020到4023)。從外部電源提供給IF芯片401的電能通過(guò)電源貫通電極(電源電極)403和接地貫通電極404分別被加給所述每個(gè)DRAM芯片402的內(nèi)芯片電源線405和內(nèi)芯片接地線406。每個(gè)DRAM芯片402在其周緣區(qū)域內(nèi)具有多個(gè)驅(qū)動(dòng)器407，它們按照通過(guò)內(nèi)芯片電源線405和內(nèi)芯片接地線406所提供的電能工作。每個(gè)DRAM芯片402的輸出信號(hào)通過(guò)信號(hào)貫通電極408和IF芯片401被送給外部電路。
這里假設(shè)位于頂部DRAM芯片4023中的驅(qū)動(dòng)器407現(xiàn)在給出一個(gè)信號(hào)，該信號(hào)從低電平升到高電平。充電電流沿著箭號(hào)409的方向流動(dòng)，對(duì)與驅(qū)動(dòng)器407的輸出端相連的信號(hào)貫通電極408充電。具體地說(shuō)，充電電流通過(guò)IF芯片401、電源貫通電極403、內(nèi)芯片電源電極405、信號(hào)貫通電極408和IF芯片401，從外部高電位電源線流到外部低電位電源線(地線)，從而充電電流流過(guò)一個(gè)三度的電流路徑。
當(dāng)有如上述那樣，頂部DRAM芯片4023中的驅(qū)動(dòng)器407的輸出端自低電平充電到高電平時(shí)，根據(jù)環(huán)路的面積、充電電流的大小和各種頻率成分，在半導(dǎo)體器件400的外面產(chǎn)生電磁噪聲。由于各貫通電極的結(jié)構(gòu)之故，這種類型的半導(dǎo)體器件400發(fā)射較高水平的電磁噪聲。另外，在兩個(gè)平行伸展并彼此相鄰的單個(gè)信號(hào)貫通電極408之間還產(chǎn)生相互干擾。

發(fā)明內(nèi)容
鑒于上述，本發(fā)明的目的在于提供一種具有多個(gè)疊層半導(dǎo)體芯片的半導(dǎo)體器件，它能減小從各信號(hào)貫通電極發(fā)出的電磁噪聲。
本發(fā)明的另一目的在于提供一種具有多個(gè)疊層半導(dǎo)體芯片的半導(dǎo)體器件，它能抑制相鄰的信號(hào)貫通電極之間的相互干擾。
本發(fā)明提供一種半導(dǎo)體器件，包括多個(gè)互相疊層的半導(dǎo)體芯片，以及多個(gè)貫通電極，每個(gè)電極都穿入至少一個(gè)半導(dǎo)體芯片中，并與至少兩個(gè)半導(dǎo)體芯片互連；所述各貫通電極包括至少一個(gè)第一電源貫通電極、至少一個(gè)第二電源貫通電極和至少一個(gè)信號(hào)貫通電極，其中所述信號(hào)貫通電極同時(shí)與所述第一電源貫通電極和第二電源貫通電極二者相鄰地布置。
按照本發(fā)明的半導(dǎo)體器件，由于所述信號(hào)貫通電極被布置得鄰近所述第一和第二電源貫通電極，所以流過(guò)各貫通電極的環(huán)路電流具有被減小的回路面積，從而使環(huán)路電流所產(chǎn)生的電磁噪聲得以減小。
從以下參照附圖的描述，將使本發(fā)明的上述以及其它目的、特點(diǎn)和優(yōu)點(diǎn)愈為清晰。


圖1是本發(fā)明第一實(shí)施例半導(dǎo)體器件的分解透視圖；圖2是沿其圓周區(qū)域所取圖1半導(dǎo)體器件的截面圖；圖3是圖1半導(dǎo)體器件中一個(gè)半導(dǎo)體芯片內(nèi)驅(qū)動(dòng)器附近的俯視圖；圖4是以示意的方式表示圖1半導(dǎo)體器件結(jié)構(gòu)的俯視圖，以及它的電路圖；圖5是本發(fā)明第二實(shí)施例半導(dǎo)體器件中一個(gè)半導(dǎo)體芯片的局部俯視圖；圖6是從圖5半導(dǎo)體芯片改型的一個(gè)半導(dǎo)體芯片的局部俯視圖；圖7A和7B是從圖5半導(dǎo)體芯片改型的一個(gè)半導(dǎo)體芯片的局部俯視圖；圖8A和8B分別是具有多層疊置半導(dǎo)體芯片的普通半導(dǎo)體器件的俯視圖和截面圖；圖9是上述背景技術(shù)出版物中描述的具有多層疊置半導(dǎo)體芯片的另一普通半導(dǎo)體器件的截面圖；圖10是圖9普通半導(dǎo)體器件擬需結(jié)構(gòu)的透視圖；用以表示發(fā)明人所做的分析。
具體實(shí)施例方式
以下將參照附圖更為具體地描述本發(fā)明，其中各圖中由類似的參考標(biāo)號(hào)表示類似的結(jié)構(gòu)元件。
參照?qǐng)D1，按照本發(fā)明的第一實(shí)施例，用標(biāo)號(hào)100所一般性表示的一種半導(dǎo)體器件，它包含多個(gè)半導(dǎo)體芯片，這些芯片包括單獨(dú)一個(gè)IF芯片101和被疊層在所述IF芯片101上的多個(gè)DRAM芯片110(1100至1103)。所述多個(gè)DRAM芯片110和一個(gè)IF芯片101通過(guò)多個(gè)貫通電極互連。所述多個(gè)貫通電極包括多個(gè)電源貫通電極121、多個(gè)接地貫通電極122和多個(gè)信號(hào)貫通電極123，所有這些電極穿入到DRAM110的周緣區(qū)域。
IF芯片101中包括內(nèi)芯片電源線(高電位電源線)102、內(nèi)芯片接地配線(低電位電源線)103和多個(gè)接收器104。每個(gè)DRAM芯片110包括內(nèi)芯片電源配線111、內(nèi)芯片接地配線112、排布在存儲(chǔ)元件區(qū)域113內(nèi)的多個(gè)DRAM元件，以及排布在每個(gè)DRAM芯片110周緣區(qū)域內(nèi)的多個(gè)驅(qū)動(dòng)器114。
通過(guò)IF芯片101中的內(nèi)芯片電源配線102和內(nèi)芯片接地配線103、電源貫通電極121和接地貫通電極122，使從外部電源提高給IF芯片101的電能被傳送給設(shè)在每個(gè)DRAM芯片110中的內(nèi)芯片電源配線111和內(nèi)芯片接地配線112。
圖2表示沿圖1圓周區(qū)域所取圖1半導(dǎo)體器件100的截面圖。在DRAM芯片110和IF芯片101的周緣區(qū)域內(nèi)，沿著Z方向從頂部DRAM芯片1103到底部DRAM芯片101，多個(gè)貫通電極120穿入各半導(dǎo)體芯片。由在DRAM芯片110和IF芯片101中形成的多個(gè)插頭貫通電極125和形成在DRAM芯片110和IF芯片101的底表面上并與所述插頭貫通電極125彼此電連接的多個(gè)凸緣124形成每個(gè)貫通電極120。
就像前面關(guān)于圖1所描述的那樣，這些各貫通電極120包括電源貫通電極121、接地貫通電極122和信號(hào)貫通電極123。設(shè)置電源貫通電極121和接地貫通電極122的目的在于在用于各芯片件互連的信號(hào)貫通電極123的信號(hào)變換期間，減小電流路徑的回路面積；和/或在于減少各信號(hào)貫通電極123之間的干擾。各貫通電極120的直徑譬如約為20μm，并按約50μm的間距排布，這足以防止相鄰?fù)咕?24之間的短路故障。不過(guò)，隨著制作所述貫通電極技術(shù)的可能發(fā)展，可以減小這些直徑以及間距。
圖3表示一個(gè)DRAM芯片110周圍區(qū)域的俯視圖。內(nèi)芯片電源配線111和內(nèi)芯片接地配線112沿X方向互相平行地延伸，并分別與電源貫通電極121和接地貫通電極122相連。部分周緣區(qū)域內(nèi)布置有多個(gè)驅(qū)動(dòng)器114，所述這部分周緣區(qū)域被夾在內(nèi)芯片電源配線111和內(nèi)芯片接地配線112之間。每個(gè)驅(qū)動(dòng)器114被布置在一個(gè)電源貫通電極121、相應(yīng)的信號(hào)貫通電極123以及一個(gè)接地貫通電極122附近。
每個(gè)驅(qū)動(dòng)器包括一個(gè)pMOSFET M1和一個(gè)nMOSFET M2。這些驅(qū)動(dòng)器141通過(guò)內(nèi)芯片電源配線111和內(nèi)芯片接地配線112接收來(lái)自電源貫通電極121和接地貫通電極122的電能。通過(guò)被夾在一個(gè)電源貫通電極121和一個(gè)接地貫通電極122之間的相關(guān)信號(hào)貫通電極123送出每個(gè)驅(qū)動(dòng)器114的輸出信號(hào)。換句話說(shuō)，按照電源貫通電極121、信號(hào)貫通電極123和接地貫通電極122這樣的次序沿著Y方向上的直線排布電源貫通電極121、信號(hào)貫通電極123和接地貫通電極122。
根據(jù)各貫通電極的長(zhǎng)度，可以改變信號(hào)貫通電極123的數(shù)目與電源貫通電極121或接地貫通電極122的數(shù)目之比。比如，若疊層芯片的數(shù)目較少，每個(gè)貫通電極的長(zhǎng)度就小，從而電流路徑的回路面積就小，于是，就使信號(hào)貫通電極之間的相互干擾受到限制。在這樣的情況下，所需的信號(hào)貫通電極的數(shù)目與電源貫通電極或接地貫通電極的數(shù)目之比就不是1∶1，而根據(jù)所述疊層芯片的數(shù)目比如可以為N∶1，這里的N是大于1的自然數(shù)。
圖4以示意的方式表示圖1半導(dǎo)體器件100的電路結(jié)構(gòu)，其中，以示意的方式表示，以貫通電極121和123相關(guān)聯(lián)IF芯片101中的接收器104和DRAM芯片102中的驅(qū)動(dòng)器114。這里假設(shè)頂部DRAM元件1103中的驅(qū)動(dòng)器114送出輸出信號(hào)，從低電平升到高電平，然后再?gòu)母唠娖浇档降碗娖健?br> 當(dāng)驅(qū)動(dòng)器114的輸出假設(shè)為低電平時(shí)，將一個(gè)L-電平信號(hào)輸入到驅(qū)動(dòng)器114的pMOSFET M1和nMOSFET M2的柵極，分別使pMOSFET M1和nMOSFET M2被導(dǎo)通和被斷開，從而使驅(qū)動(dòng)器114的輸出從低電平升到高電平。在這種輸出信號(hào)抬升的過(guò)程中，通過(guò)內(nèi)芯片電源配線102，而主要是驅(qū)動(dòng)器114附近的內(nèi)芯片電源配線1211和DRAM元件1103中的內(nèi)芯片電源配線112，驅(qū)動(dòng)器114接收來(lái)自外部電源的充電電流。所述充電電流經(jīng)pMOSFET M1、信號(hào)貫通電極1231、IF芯片101中的接收器104的輸入端與內(nèi)芯片接地配線103之間的寄生電容C2以及IF芯片101中的內(nèi)芯片接地配線103回到外部電源。
如果在驅(qū)動(dòng)器114的輸出升高之后，隨后將一H-電平信號(hào)輸入到pMOSFET M1和nMOSFET M2的柵極，分別使它們被斷開和被導(dǎo)通，從而使驅(qū)動(dòng)器114的輸出從高電平降到低電平。在這種輸出信號(hào)下降的過(guò)程中，通過(guò)IF芯片101中內(nèi)芯片電源配線102、該內(nèi)芯片電源線102與接收器104的輸入端之間的寄生電容C1，以及信號(hào)貫通電極1231，所述驅(qū)動(dòng)器114接收來(lái)自外部電源的放電電流。放電電流經(jīng)nMOSFET M2、DRAM芯片1103中內(nèi)芯片接地配線112，主要是驅(qū)動(dòng)器114附近的接地貫通電極1221和IF芯片中的內(nèi)芯片接地配線103回到外部電源。
這里，將本實(shí)施例中的三維電流路徑(驅(qū)動(dòng)器114通過(guò)它接收并返回充電電流或放電電流)與圖10所示的普通半導(dǎo)體器件中的三維電流路徑相比較。在普通半導(dǎo)體器件400中，由于遠(yuǎn)離驅(qū)動(dòng)器407設(shè)置電源貫通電極403和接地貫通電極404，所以，由充電電流或放電電流的環(huán)流路徑所限定的區(qū)域比本實(shí)施例半導(dǎo)體器件100中的充電電流或放電電流的環(huán)流路徑限定的區(qū)域大。有如本實(shí)施例中所得到環(huán)流路徑的較小面積是因?yàn)樗鼋Y(jié)構(gòu)的緣故，按照所述結(jié)構(gòu)，一個(gè)電源貫通電極121和一個(gè)接地貫通電極122被置于驅(qū)動(dòng)器114和送出驅(qū)動(dòng)器114輸出信號(hào)的信號(hào)貫通電極123的附近。
在本實(shí)施例中，將多個(gè)電源貫通電極121和接地貫通電極122在多個(gè)凸緣124處穿入DRAM芯片110中的結(jié)構(gòu)使得在每個(gè)驅(qū)動(dòng)器114的信號(hào)變化期間都能夠有較小的環(huán)流路徑面積，其中所述各凸緣位于每個(gè)驅(qū)動(dòng)器114和信號(hào)貫通電極123附近。
一般地說(shuō)，環(huán)流路徑產(chǎn)生的電場(chǎng)“E”由下式表示E＝1.316×10-14×(i·f2·S/r)(1)其中，S、f、r和i分別是環(huán)流路徑的面積、信號(hào)電流的頻率、電場(chǎng)的位置與環(huán)流路徑之間的距離，以及環(huán)流的大小。有如本實(shí)施例所得到的較小的環(huán)流路徑面積使各DRAM芯片110的信號(hào)變化過(guò)程中的電磁噪聲減小。
圖5表示本發(fā)明第二實(shí)施例半導(dǎo)體器件中一個(gè)半導(dǎo)體芯片的局部俯視圖。該圖中將一個(gè)電源貫通電極121和一個(gè)接地貫通電極122布置成對(duì)。兩個(gè)電極對(duì)之間夾置一個(gè)信號(hào)貫通電極123，所述每個(gè)電極對(duì)都包含所述電源貫通電極121和接地貫通電極122。換句話說(shuō)，兩個(gè)信號(hào)貫通電極123之間夾置一個(gè)電源電極對(duì)，所述電極對(duì)包含所述電源貫通電極121和接地貫通電極122。
按照這一實(shí)施例的結(jié)構(gòu)，由于相鄰的信號(hào)貫通電極123被所述電源電極對(duì)分開，所以，與圖3所示的結(jié)構(gòu)相比，使兩個(gè)信號(hào)貫通電極之間的相互干擾得以減小。
圖6表示圖5所示結(jié)構(gòu)的一種改型。在這個(gè)實(shí)施例中，與圖5類似地，兩個(gè)相鄰的信號(hào)貫通電極123沿X方向被包含電源貫通電極121和接地貫通電極122的電源電極對(duì)分開，除此之外，還與圖3類似，每個(gè)信號(hào)電極123沿Y方向被夾在另一電源電極對(duì)之間。按照這種結(jié)構(gòu)，每個(gè)信號(hào)貫通電極123的四周都被各電源貫通電極121和接地貫通電極122所圍繞。
應(yīng)予說(shuō)明的是，并不需要所有的信號(hào)貫通電極123都被夾在所述電源貫通電極121和接地貫通電極122之間。如果由于布置的設(shè)計(jì)緣故而不能將所有的信號(hào)貫通電極123都夾在各電源貫通電極121和接地貫通電極122之間，最好將多個(gè)信號(hào)貫通電極123排布在電源貫通電極121和接地貫通電極122附近。
可將所述各貫通電極設(shè)置成有N行、M列的矩陣形式，其中N和M是遠(yuǎn)比1大的自然數(shù)。在這樣的情況下，可由一組電源貫通電極和接地貫通電極圍繞每個(gè)信號(hào)貫通電極。這種結(jié)果使信號(hào)貫通電極能夠與另一信號(hào)貫通電極分開，從而使電流路徑的回路面積減小，并可使信號(hào)貫通電極之間的相互干擾得以減小。
另外，如果一個(gè)特定的信號(hào)貫通電極123比如因?yàn)榱鬟^(guò)較小的信號(hào)電流之故只產(chǎn)生低電磁噪聲，則有如從(1)式所能理解的那樣，無(wú)需使該特定的信號(hào)貫通電極123與相鄰的電源貫通電極121和接地貫通電極122發(fā)生聯(lián)系，(1)式中遠(yuǎn)離環(huán)路電流位置的距離“r”處的噪聲與環(huán)路電流的頻率成分及其電流值有關(guān)。
圖7A和7B示例信號(hào)貫通電極不同布置，其中，兩個(gè)信號(hào)貫通電極123與包含電源貫通電極121和接地貫通電極122的電源信號(hào)電極對(duì)相關(guān)聯(lián)。圖7A中沿X方向以固定的間距布置四個(gè)信號(hào)貫通電極123，每個(gè)包含電源貫通電極121和接地貫通電極122的電源電極被設(shè)置在一對(duì)相應(yīng)的信號(hào)貫通電極123之間。
圖7B是圖7A布置的改型，使每個(gè)信號(hào)電極對(duì)沿Y方向彼此偏移，以進(jìn)一步實(shí)現(xiàn)減小信號(hào)電極對(duì)123之間的相互干擾，而不去改變信號(hào)貫通電極123沿X方向的間距。
在上述各實(shí)施例和改型例中，信號(hào)貫通電極123與變換器型驅(qū)動(dòng)器114的輸出端相連。然而，也可以使信號(hào)貫通電極123與任何驅(qū)動(dòng)器，比如開漏極(open-drain)驅(qū)動(dòng)器相連。另外，所述半導(dǎo)體芯片也不限于DRAM芯片或IF芯片，而可以是任何芯片，只要將多個(gè)貫通電極用于互相連接多個(gè)疊層芯片即可?？梢杂糜∷㈦娐钒宓却嬉恍┬酒蛘咭粋€(gè)芯片。
由于上面描述的實(shí)施例只用于舉例，所以，本發(fā)明并不限于上述實(shí)施例，對(duì)于熟悉本領(lǐng)域的人而言，很容易由此作出各種改型或選擇，而不致脫離本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括多個(gè)互相疊層的半導(dǎo)體芯片，以及多個(gè)貫通電極，每個(gè)電極都穿入至少一個(gè)所述半導(dǎo)體芯片中，并與至少兩個(gè)所述半導(dǎo)體芯片互連；所述貫通電極包含至少一個(gè)第一電源貫通電極、至少一個(gè)第二電源貫通電極和至少一個(gè)信號(hào)貫通電極，其中，同時(shí)與所述第一電源貫通電極和第二電源貫通電極二者相鄰地布置所述信號(hào)貫通電極。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一電源貫通電極、第二電源貫通電極和信號(hào)貫通電極按此次序沿一個(gè)方向排布。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述至少一個(gè)第一電源貫通電極、至少一個(gè)第二電源貫通電極和至少一個(gè)信號(hào)貫通電極分別包括多個(gè)第一電源貫通電極、多個(gè)第二電源貫通電極和多個(gè)信號(hào)貫通電極。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中，一個(gè)所述第一電源貫通電極、一個(gè)相應(yīng)的信號(hào)貫通電極和一個(gè)相應(yīng)的第二電源貫通電極按此次序沿一個(gè)方向排布。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其中，與所述一個(gè)方向平行且與所述相應(yīng)的信號(hào)貫通電極相鄰地排布另一個(gè)第一電源貫通電極和另一個(gè)第二電源貫通電極。
6.如權(quán)利要求3所述的半導(dǎo)體器件，其中，一個(gè)電極對(duì)包含一個(gè)第一電源貫通電極和一個(gè)第二電源貫通電極，所述電極對(duì)沿一個(gè)方向被夾在兩個(gè)信號(hào)貫通電極之間。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述兩個(gè)信號(hào)貫通電極沿與所述一個(gè)方向正交的另一方向互相偏移。
8.如權(quán)利要求3所述的半導(dǎo)體器件，其中，一個(gè)所述信號(hào)貫通電極被夾在兩個(gè)電極對(duì)之間，每個(gè)電極對(duì)都包含一個(gè)第一電源貫通電極和一個(gè)第二電源貫通電極。
9.如權(quán)利要求3所述的半導(dǎo)體器件，其中，一個(gè)電極對(duì)包含一個(gè)第一電源貫通電極和一個(gè)第二電源貫通電極，所述電極對(duì)被夾在一對(duì)所述信號(hào)貫通電極之間。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述各半導(dǎo)體芯片包括一個(gè)界面芯片和多個(gè)被連續(xù)地設(shè)置在所述界面芯片上的DRAM芯片，并且所述各DRAM芯片通過(guò)所述界面芯片與外部電路相連。
全文摘要
一種半導(dǎo)體芯片包括一個(gè)界面芯片和多個(gè)被連續(xù)地疊層在所述界面芯片上的DRAM芯片。多個(gè)電源電極、多個(gè)接地電極和多個(gè)信號(hào)電極穿入各DRAM芯片，并將各DRAM芯片與界面芯片互連，使它們連接到外部電路。每個(gè)電源電極、相應(yīng)的信號(hào)電極和相應(yīng)的接地電極按此次序被彼此鄰近地布置，以在DRAM芯片工作過(guò)程中減小電磁噪聲。
文檔編號(hào)H01L25/00GK1638110SQ20041008184
公開日2005年7月13日 申請(qǐng)日期2004年12月17日 優(yōu)先權(quán)日2003年12月26日
發(fā)明者廣瀨行敏 申請(qǐng)人:爾必達(dá)存儲(chǔ)器股份有限公司