專利名稱：疊封芯片的快速測(cè)試系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及大規(guī)模集成電路封裝測(cè)試領(lǐng)域，尤其涉及一種快速測(cè)試疊封芯片的系統(tǒng)及方法。
背景技術(shù)：
疊封芯片是將具有不同功能的芯片單元組合封裝在一個(gè)封裝外殼內(nèi)，它可以減少芯片在電路板上所占的面積，提高封裝的密度，降低封裝的成本，還可以實(shí)現(xiàn)器件的多功能化。目前，對(duì)疊封芯片的封裝測(cè)試，一般采用順序測(cè)試的方法，這是由于疊封芯片中的不同芯片單元需要使用不同的測(cè)試向量，而現(xiàn)有的大規(guī)模集成電路測(cè)試儀通常只有一個(gè)順序向量生成器，因此只能如圖1所示，對(duì)芯片單元一個(gè)一個(gè)地進(jìn)行串行測(cè)試，這樣，整個(gè)疊封芯片的測(cè)試時(shí)間就是所有芯片單元的測(cè)試時(shí)間的總和，因此，采用這種測(cè)試方法需要耗費(fèi)比較長(zhǎng)的測(cè)試時(shí)間。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提供一種疊封芯片的快速測(cè)試系統(tǒng)，它可以縮短疊封芯片的測(cè)試時(shí)間，提高測(cè)試的效率。為解決上述技術(shù)問(wèn)題，本發(fā)明的疊封芯片的快速測(cè)試系統(tǒng)，包括集成電路測(cè)試儀，配置有多組通道、多個(gè)順序向量生成器、多個(gè)測(cè)試位控制器和一個(gè)時(shí)鐘同步模塊，每組通道對(duì)應(yīng)一個(gè)順序向量生成器；每個(gè)順序向量生成器對(duì)應(yīng)一個(gè)芯片單元，用于產(chǎn)生該芯片單元的測(cè)試向量；每個(gè)測(cè)試位控制器用于控制一個(gè)順序向量生成器； 時(shí)鐘同步模塊用于向各個(gè)測(cè)試位控制器提供同步時(shí)鐘信號(hào)；串轉(zhuǎn)并電路模塊，集成在疊封芯片內(nèi)部，用于將不同芯片單元之間的串行連接轉(zhuǎn)化為并行連接；比較模塊，用于比較芯片單元的響應(yīng)值和期待值，判斷各芯片單元及整個(gè)疊封芯片是否為良品。本發(fā)明要解決的另一技術(shù)問(wèn)題是提供一種基于上述系統(tǒng)實(shí)現(xiàn)的疊封芯片的快速測(cè)試方法。為解決上述技術(shù)問(wèn)題，本發(fā)明的疊封芯片的快速測(cè)試方法，包括以下步驟1)向各順序向量生成器發(fā)送同步時(shí)鐘信號(hào)；2)順序向量生成器各自生成不同的測(cè)試向量，發(fā)送給疊封芯片；3)疊封芯片內(nèi)部進(jìn)行串轉(zhuǎn)并操作，將芯片單元之間的串行連接轉(zhuǎn)換為并行連接；4)將各個(gè)測(cè)試向量發(fā)送給對(duì)應(yīng)的芯片單元；5)將芯片單元產(chǎn)生的響應(yīng)值和期待值進(jìn)行比較，分別判斷各個(gè)芯片單元是否為良
品 ；6)根據(jù)步驟5)的判斷結(jié)果，綜合判斷整個(gè)疊封芯片是否為良品。
本發(fā)明的疊封芯片的快速測(cè)試系統(tǒng)及方法，通過(guò)重新設(shè)計(jì)測(cè)試儀，增加新的測(cè)試位控制器和順序向量生成器，實(shí)現(xiàn)了對(duì)疊封芯片不同芯片單元的并行測(cè)試，從而極大地縮短了疊封芯片整體的測(cè)試時(shí)間，提高了疊封芯片的測(cè)試效率。


圖1是現(xiàn)有的疊封芯片串行測(cè)試方法示意圖；圖2是本發(fā)明的疊封芯片并行測(cè)試方法示意圖。
具體實(shí)施例方式為對(duì)本發(fā)明的技術(shù)內(nèi)容、特點(diǎn)與功效有更具體的了解，現(xiàn)結(jié)合圖示的實(shí)施方式，詳述如下本實(shí)施例對(duì)現(xiàn)有的集成電路測(cè)試儀進(jìn)行了重新設(shè)計(jì)，在測(cè)試儀上追加配置了多個(gè)新的測(cè)試位控制器、多個(gè)新的順序向量生成器和一個(gè)時(shí)鐘同步模塊，并將測(cè)試儀的所有通道按照疊封芯片的芯片單元數(shù)劃分為多組，每組通道對(duì)應(yīng)一個(gè)順序向量生成器，每個(gè)順序向量生成器對(duì)應(yīng)一個(gè)芯片單元，并由一個(gè)測(cè)試位控制器控制；不同測(cè)試位之間的時(shí)鐘同步， 則通過(guò)時(shí)鐘同步模塊實(shí)現(xiàn)。同時(shí)，為了實(shí)現(xiàn)不同芯片單元的并行測(cè)試，疊封芯片內(nèi)部也需要設(shè)計(jì)一個(gè)串轉(zhuǎn)并電路模塊，用于在測(cè)試時(shí)，將不同芯片單元之間的串行連接轉(zhuǎn)化為并行連接，以使不同的芯片單元可以同時(shí)從外部進(jìn)行不同的向量控制。另外，本實(shí)施例的測(cè)試系統(tǒng)還包括一個(gè)比較模塊，用于將每個(gè)芯片單元受到激勵(lì)后產(chǎn)生的響應(yīng)值和該芯片單元的期待值進(jìn)行比較，判定各個(gè)芯片單元是否為良品，并據(jù)此綜合判斷出整個(gè)疊封芯片是否為良品。下面對(duì)應(yīng)用上述系統(tǒng)快速測(cè)試疊封芯片的方法，再做一詳細(xì)說(shuō)明。如圖2所示，該實(shí)施例中，測(cè)試儀的所有通道被劃分成三個(gè)通道組，即通道組1、通道組2和通道組3，針對(duì)每個(gè)通道組配置一個(gè)新的順序向量生成器，分別為順序向量生成器 1、順序向量生成器1和順序向量生成器3，每個(gè)順序向量生成器對(duì)應(yīng)于一個(gè)芯片單元。測(cè)試時(shí)，時(shí)鐘同步模塊通過(guò)三個(gè)通道組分別向三個(gè)順序向量生成器發(fā)送同步時(shí)鐘信號(hào)，順序向量生成器在測(cè)試位控制器的控制下，各自產(chǎn)生不同的測(cè)試向量，同時(shí)發(fā)送給疊封芯片。疊封芯片內(nèi)部的串轉(zhuǎn)并電路模塊將芯片單元之間的串行連接轉(zhuǎn)換為并行連接，然后將不同的測(cè)試向量發(fā)送給不同的芯片單元。芯片單元受到激勵(lì)，產(chǎn)生一個(gè)響應(yīng)值，比較模塊將每個(gè)芯片單元的響應(yīng)值和該芯片單元的期待值一一進(jìn)行比較，判斷兩者是否相同，如果相同，則將該芯片單元判定為良品。最后，綜合各個(gè)芯片單元的判定結(jié)果，判斷整個(gè)疊封芯片是否為良品，判斷的規(guī)則是只要有一個(gè)芯片單元不良，則整個(gè)疊封芯片就被判定為不良ο采用上述并行測(cè)試方法后，整個(gè)疊封芯片的測(cè)試時(shí)間就由測(cè)試時(shí)間最長(zhǎng)的那個(gè)芯片單元的測(cè)試時(shí)間決定，而不是所有芯片單元測(cè)試時(shí)間的疊加，從而大大減少了疊封芯片的測(cè)試時(shí)間，大幅提高了測(cè)試的效率。
權(quán)利要求
1.一種疊封芯片的快速測(cè)試系統(tǒng)，包括集成電路測(cè)試儀，其特征在于該集成電路測(cè)試儀配置有多組通道、多個(gè)順序向量生成器、多個(gè)測(cè)試位控制器和一個(gè)時(shí)鐘同步模塊，每組通道對(duì)應(yīng)一個(gè)順序向量生成器；每個(gè)順序向量生成器對(duì)應(yīng)一個(gè)芯片單元，用于產(chǎn)生該芯片單元的測(cè)試向量；每個(gè)測(cè)試位控制器用于控制一個(gè)順序向量生成器； 時(shí)鐘同步模塊用于向各個(gè)測(cè)試位控制器提供同步時(shí)鐘信號(hào)；串轉(zhuǎn)并電路模塊，集成在疊封芯片內(nèi)部，用于將不同芯片單元之間的串行連接轉(zhuǎn)化為并行連接；比較模塊，用于比較芯片單元的響應(yīng)值和期待值，判斷各芯片單元及整個(gè)疊封芯片是否為良品。
2.一種基于權(quán)利要求1的系統(tǒng)實(shí)現(xiàn)的疊封芯片的快速測(cè)試方法，其特征在于，包括以下步驟1)向各順序向量生成器發(fā)送同步時(shí)鐘信號(hào)；2)順序向量生成器各自生成不同的測(cè)試向量，發(fā)送給疊封芯片；3)疊封芯片內(nèi)部進(jìn)行串轉(zhuǎn)并操作，將芯片單元之間的串行連接轉(zhuǎn)換為并行連接；4)將各個(gè)測(cè)試向量發(fā)送給對(duì)應(yīng)的芯片單元；5)將芯片單元產(chǎn)生的響應(yīng)值和期待值進(jìn)行比較，分別判斷各個(gè)芯片單元是否為良品；6)根據(jù)步驟5)的判斷結(jié)果，綜合判斷整個(gè)疊封芯片是否為良品。
全文摘要
本發(fā)明公開(kāi)了一種疊封芯片的快速測(cè)試系統(tǒng)，包括集成電路測(cè)試儀，具有多組通道，每組通道配置有一個(gè)順序向量生成器，每個(gè)順序向量生成器對(duì)應(yīng)一個(gè)芯片單元，并由一個(gè)測(cè)試位控制器控制，測(cè)試位控制器由一個(gè)時(shí)鐘同步模塊提供同步時(shí)鐘信號(hào)；串轉(zhuǎn)并電路模塊，集成在疊封芯片內(nèi)部，用于將不同芯片單元之間的串行連接轉(zhuǎn)化為并行連接；比較模塊，用于比較芯片單元的響應(yīng)值和期待值，判斷疊封芯片是否為良品。本發(fā)明還公開(kāi)了基于上述系統(tǒng)的測(cè)試方法。該疊封芯片快速測(cè)試系統(tǒng)及方法，通過(guò)重新設(shè)計(jì)測(cè)試儀，增加向量生成器，并將不同芯片單元并列化進(jìn)行測(cè)試，從而縮短了疊封芯片的測(cè)試時(shí)間，提高了測(cè)試效率。
文檔編號(hào)G01R31/3183GK102590736SQ20111000100
公開(kāi)日2012年7月18日 申請(qǐng)日期2011年1月5日 優(yōu)先權(quán)日2011年1月5日
發(fā)明者?？Ｖ? 辛吉升 申請(qǐng)人:上海華虹Nec電子有限公司