專利名稱：場(chǎng)效應(yīng)晶體管、包括fet的集成電路及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件和制造，更特定地涉及高性能場(chǎng)效應(yīng)晶體管(FET)和制造高性能FET的方法。
背景技術(shù)：
典型的半導(dǎo)體集成電路(IC)設(shè)計(jì)目標(biāo)包括以最小功率獲得高的性能和密度。為了使半導(dǎo)體電路功耗最小化，大多數(shù)IC是以眾所周知的互補(bǔ)絕緣柵場(chǎng)效應(yīng)晶體管(FET)技術(shù)——即通常所說(shuō)的CMOS——來(lái)制作的。典型的CMOS電路驅(qū)動(dòng)純或幾乎純電容負(fù)載，包括成對(duì)的互補(bǔ)器件，即，n型FET(NFET)與相應(yīng)的p型FET(PFET)成對(duì)，通常在柵極加相同的信號(hào)。性能取決于CMOS電路能將電容負(fù)載多快地充電和放電，即電路的開(kāi)關(guān)速度。由于器件對(duì)具有基本彼此相反的工作特性，當(dāng)某一器件(例如NFET)為開(kāi)并導(dǎo)通(簡(jiǎn)單模擬為閉合的開(kāi)關(guān))時(shí)，另一器件(PFET)為關(guān)，不導(dǎo)通(理想地模擬為簡(jiǎn)單的斷開(kāi)的開(kāi)關(guān))，反之亦然。這樣，理想上，在典型的CMOS電路中不存在靜電或DC電流路徑，電路負(fù)載的開(kāi)關(guān)與某一開(kāi)關(guān)能閉合和另一開(kāi)關(guān)能斷開(kāi)的速度一樣快。
例如，CMOS反相器是一個(gè)PFET和NFET對(duì)，它們串連在電源電壓(Vdd)和地(GND)之間。它們?cè)跂艠O加相同的輸入并且驅(qū)動(dòng)同一電容負(fù)載。在某一輸入信號(hào)狀態(tài)，PFET開(kāi)，將輸出拉高，PFET開(kāi)電流使負(fù)載電容充電至Vdd。在相反的輸入信號(hào)狀態(tài)，NFET開(kāi)，將輸出拉低，NFET開(kāi)電流使負(fù)載電容放電回到地電位。器件開(kāi)電流與柵、源和漏電壓有關(guān)，取決于這些電壓，器件可以模擬作一個(gè)電壓控制電流源或一個(gè)電阻。由于電流流過(guò)器件時(shí)串連電阻——即器件漏或源中的——會(huì)使電壓有所下降，串連電阻影響器件電壓，從而影響(降低)器件電流，減慢電容負(fù)載的充電或放電。當(dāng)柵-源電壓(Vgs)的大小小于關(guān)于其源的某些閾值電壓(VT)時(shí)，開(kāi)關(guān)斷開(kāi)，即器件關(guān)。因此，理想上，NFET在VT之下關(guān)，而在VT之上開(kāi)，導(dǎo)通電流。類似地，PFET在其柵高于其VT——即更少的負(fù)數(shù)——時(shí)關(guān)，而在VT之下開(kāi)。
半導(dǎo)體技術(shù)和芯片制造向更高電路開(kāi)關(guān)頻率(電路性能)和更多晶體管(電路密度)以在相同面積上獲得更多功能的推進(jìn)已經(jīng)導(dǎo)致芯片特征尺寸以及相應(yīng)的電源電壓的不斷下降。一般地，當(dāng)所有其它因素都為常數(shù)時(shí)，給定單元所消耗的有效功率隨著開(kāi)關(guān)頻率線性上升。這樣，無(wú)論芯片電源電壓是否降低，芯片功耗同樣增大。無(wú)論在芯片級(jí)別還是系統(tǒng)級(jí)別，芯片功率的這一增大自然導(dǎo)致了冷卻和封裝成本的迅速上升。
不幸地，隨著FET部件的縮小，器件泄漏——包括柵泄漏(即柵到溝道、柵到源或漏以及柵所引起的漏泄漏(GIDL))和源/漏結(jié)泄漏——變得明顯起來(lái)。在眾所周知的體效應(yīng)技術(shù)中，例如，會(huì)發(fā)生短溝效應(yīng)，部分是因?yàn)樽⑷氲狡骷?漏區(qū)域中的摻雜劑呈放射狀向外擴(kuò)散，從而源/漏區(qū)域延伸到器件溝道之下。這導(dǎo)致了源/漏區(qū)域之間的掩埋泄漏路徑，并且，在某些情形中，導(dǎo)致了表面下溝道短路。隨著，例如，源和漏結(jié)阻擋層之間——即從反偏結(jié)——的距離的下降，會(huì)出現(xiàn)其它泄漏源。通常，閾值下效應(yīng)包括稱作閾值下泄漏電流的那些，即在柵偏置對(duì)于NFET低于閾值而對(duì)于PFET高于閾值時(shí)從漏流向源的電流(Ids)。此外，對(duì)于特定器件，閾值下電流隨著器件漏-源電壓(Vds)大小的增大而增大，而隨著器件VT大小的增大而減小，漏所引入的勢(shì)壘降低。除了泄漏之外，短溝效應(yīng)還包括稱作VT衰減的那些，其中短溝器件的電流-電壓(I-V)曲線顯示出下降的清晰度。
輕摻雜漏(LDD)是減小短溝問(wèn)題的一個(gè)方法。要點(diǎn)在于沿源/漏區(qū)處的FET柵形成隔離層。隔離層阻擋或削弱了柵處的摻雜劑注入，將源/漏擴(kuò)散從柵隔離開(kāi)。輕摻雜區(qū)域——通常在隔離層形成之前注入——在更重?fù)诫s的源/漏區(qū)域和柵之間形成以完成器件。不幸地，這些輕摻雜區(qū)域加大了每個(gè)器件的源和漏處的串連電阻，減小了器件電流，降低了器件性能。此外，隨著器件溝道長(zhǎng)度縮小到一微米(1μm)一下，閾值下問(wèn)題變得更顯著，輕摻雜漏不能解決這些問(wèn)題。
短溝效應(yīng)隨著體厚度的減小而增大。因此，通過(guò)減薄表面硅層，即器件層，閾值下泄漏和其它短溝效應(yīng)在絕緣體上硅(SOI)中得到控制和減小。在超薄SOI晶片通稱為完全耗盡(FD)SOI的中，硅層小于50nm。超薄SOI是將柵縮小到深亞40nm或更小的最主要的候選方式。超薄SOI器件工作在更低有效電壓。結(jié)果，可對(duì)器件進(jìn)行摻雜以得到更高的遷移率，這反過(guò)來(lái)增大了器件電流，提高了性能。此外，Vgs降到VT之下，超薄SOI器件具有更陡峭的閾值下電流擺動(dòng)，電流急劇下降。然而，不幸地，由于源/漏區(qū)域由同一超薄SOI層制成，器件具有更大的外部電阻。
因此，為了減小這一超薄SOI器件外部電阻，使用，例如選擇外延硅生長(zhǎng)將半導(dǎo)體表面層選擇加厚，以形成凸起的源和漏(RSD)區(qū)域。凸起的源/漏區(qū)域具有更大的剖面積從而具有更低的單位面積電阻(薄層電阻)，從而在克服外部電阻問(wèn)題上更有效。不幸地，硅層表面上的凸起源/漏在柵的每一側(cè)形成了平行表面區(qū)域，需要在柵的側(cè)壁處的間隙(例如隔離層)來(lái)防止短路，并且，同時(shí)引起柵和RSD區(qū)域之間寄生柵電容增大。例如，對(duì)于具有10nm側(cè)壁隔離層的超薄(～10nm)FET來(lái)說(shuō)，取決于隔離層材料，30納米(30nm)的RSD區(qū)域可使交疊電容增大多至25-50％(每微米寬度0.08-0.2飛法(fF))。此外，側(cè)壁隔離層加入器件面積，使得RSD區(qū)域不能置于溝道端部。這樣，RSD需要在降低外部電阻和接受增大的寄生電容之間尋求折衷。
授予Yu題為“具有凹進(jìn)源和漏區(qū)域的超薄體SOI MOS晶體管(Ultra-Thin Body SOI MOS Transistors Having Recessed SourceAnd Drain Regions)”的美國(guó)專利No.6,420,218 B1以及授予Xiang等人題為“具有凹進(jìn)源和漏的絕緣體上半導(dǎo)體晶體管(Semiconductor-on Insulator Transistor with Recessed Source andDrain)”的美國(guó)專利No.6,437,404 B1給出凹進(jìn)源/漏區(qū)域作為避免或減小寄生電容的方法。不幸地，Xiang等人容許了電阻擴(kuò)展，它們將器件溝道與凹進(jìn)源/漏區(qū)域相連并起與LDD類似的作用，增加了串連源/漏電阻。Yu給出在已確定的源/漏凹進(jìn)上形成超薄溝道，并源/漏凹進(jìn)之間、在兩層之下形成FET柵。由于Yu將柵與源/漏凹進(jìn)對(duì)準(zhǔn)，即，由于Yu的器件不是自對(duì)準(zhǔn)的，Yu以相對(duì)較大的工藝偏差(即溝道長(zhǎng)度和源/漏交疊)制作FET，這導(dǎo)致電路性能的更大分散，即大量電路/芯片所導(dǎo)致的對(duì)標(biāo)定設(shè)計(jì)點(diǎn)的偏離。這樣，從前，面臨著接受寄生器件電容、串連溝道電阻和/或更寬松的設(shè)計(jì)容差。
這樣，需要對(duì)超薄SOI器件減小外部電阻同時(shí)使器件開(kāi)電阻最小化。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的在于提高超薄SOI的性能；本發(fā)明的另一目的在于減小超薄SOI器件的外部電阻；本發(fā)明的又一目的在于減小超薄SOI器件中的外部電阻而不增大器件寄生電容。
本發(fā)明涉及場(chǎng)效應(yīng)晶體管(FET)、包括FET的集成電路(IC)和形成FET的方法。器件具有薄的溝道，例如超薄(小于或等于10納米(10nm))的絕緣體上硅(SOI)層。源/漏區(qū)域位于薄溝道兩端處的凹進(jìn)中，比薄溝道厚得多(例如30nm)。源/漏擴(kuò)展部分和相應(yīng)的源/漏區(qū)域自對(duì)準(zhǔn)于FET柵和薄溝道。


從下面參考附圖對(duì)本發(fā)明優(yōu)選實(shí)施方案的詳細(xì)描述可更好地理解前述和其它目的、方面和優(yōu)點(diǎn)，其中圖1A-C每一幅示出根據(jù)本發(fā)明的優(yōu)選實(shí)施方案場(chǎng)效應(yīng)晶體管(FET)的一個(gè)實(shí)施例；
圖2示出根據(jù)本發(fā)明優(yōu)選實(shí)施方案在超薄SOI晶片上形成具有自對(duì)準(zhǔn)凹進(jìn)的擴(kuò)展部分和源/漏(ESD)區(qū)域的FET的步驟的流程圖實(shí)施例；圖3示出SOI鍵合晶片的剖面；圖4A-C示出器件確定步驟的實(shí)施例；圖5A-C示出在形成凹進(jìn)ESD之前確定并密封超薄溝道的實(shí)施例；圖6A-B示出下切超薄層以形成凹進(jìn)ESD的實(shí)施例；圖7示出填充源/漏空隙以形成凹進(jìn)源/漏擴(kuò)展部分的實(shí)施例；圖8示出除去剩余保護(hù)層以進(jìn)行隨后的典型半導(dǎo)體工藝步驟。
具體實(shí)施例方式
現(xiàn)在參看附圖，更特定地，參看圖1A-C，每一幅示出根據(jù)本發(fā)明優(yōu)選實(shí)施方案的具有自對(duì)準(zhǔn)凹進(jìn)源/漏區(qū)域和擴(kuò)展部分的場(chǎng)效應(yīng)晶體管(FET)100、102、104的一個(gè)實(shí)施例，相似元素一致標(biāo)出。特別地，F(xiàn)ET 100將、102、104可以是電路中的典型器件，例如超薄(小于或等于15納米(10nm))絕緣體上半導(dǎo)體(SOI)CMOS芯片上的CMOS電路。
因此，在圖1A的FET 100實(shí)施例中，柵106在每一側(cè)都具有隔離層108。優(yōu)選地，柵106為多晶硅、金屬、硅鍺(SiGe)、硅化物或它們的組合，隔離層108為氮化物。柵106位于柵介電層110(例如氧化物)上，后者位于超薄溝道112——應(yīng)變硅(SSi)、鍺(Ge)、SiGe或，優(yōu)選地，硅(Si)的超薄半導(dǎo)體層——上。超薄溝道112短于40nm，優(yōu)選地2-3倍于溝道厚度，或30nm。凹進(jìn)源/漏區(qū)域114形成在超薄溝道112的兩端。柵106與具有基本均勻的厚度的凹進(jìn)源/漏(ESD)114沒(méi)有明顯的直接交疊。源/漏區(qū)域114在超薄硅溝道112下延伸進(jìn)絕緣體(例如氧化物)層116中至少5nm，優(yōu)選地20-30nm，總的源/漏厚度50-70nm。在這一實(shí)施方案中，擴(kuò)展部分在溝道112兩端自然形成，從而器件100自對(duì)準(zhǔn)于凹進(jìn)源/漏區(qū)域116和擴(kuò)展部分。擴(kuò)展部分用于使短溝效應(yīng)最小化，從而無(wú)需高阻輕摻雜漏(LDD)區(qū)域，因此，可以使器件電阻和交疊電容都最小化。
在圖1B的FET 102實(shí)施例中，自對(duì)準(zhǔn)擴(kuò)展部分118形成在溝道112’的兩端，其中柵106與源/漏凹進(jìn)114交疊，也具有基本均勻的厚度，例如50-70nm。再次，由于柵106與自對(duì)準(zhǔn)擴(kuò)展部分118交疊，串連溝道電阻被最小化。在圖1C的FET 104實(shí)施例中，自對(duì)準(zhǔn)擴(kuò)展部分119也形成在溝道112”兩端，其中柵106與源/漏凹進(jìn)114’交疊。然而，在這一實(shí)施例中，源/漏凹進(jìn)114’具有不均勻、階梯狀厚度，從而在擴(kuò)展部分119處稍厚。
圖2在流程圖120中示出根據(jù)本發(fā)明優(yōu)選實(shí)施方案在超薄SOI晶片上形成具有ESD區(qū)域114的自對(duì)準(zhǔn)FET(例如100)的步驟的實(shí)施例。首先是晶片122，在步驟124中形成器件區(qū)域以確定器件位置，例如，在器件區(qū)域處構(gòu)圖柵106并使用淺溝隔離(STI)來(lái)隔離出器件區(qū)域。溝槽延伸通過(guò)薄的硅表面層進(jìn)入下層到至少等于ESD 114所需厚度的深度，優(yōu)選地延伸到下層半導(dǎo)體襯底。沉積絕緣材料，例如氮化物來(lái)填充溝槽。溝槽材料在隨后的工藝步驟中使柵和溝道層保持位置。接下來(lái)，在步驟126中，確定源/漏區(qū)域以便形成ESD 114。在步驟128中，下切源/漏區(qū)域，開(kāi)出延伸進(jìn)下層絕緣層116的小孔。在步驟130中，用半導(dǎo)體材料，例如硅填充源/漏區(qū)域114，然后按通常的方法繼續(xù)器件制作，例如，源/漏注入和擴(kuò)散、金屬化，等等。
圖3-7示出在超薄SOI晶片上如圖2的步驟120中所給出的那樣形成具有自對(duì)準(zhǔn)ESD區(qū)域的FET的第一優(yōu)選實(shí)施方案方法140。圖3示出SOI晶片140的剖面，它是與半導(dǎo)體襯底142鍵合的晶片，優(yōu)選地為硅，可以是SSi、Ge、SiGe或應(yīng)變硅/硅鍺(SSi/SiGe)。絕緣層144(優(yōu)選地為氧化物)將犧牲層146(優(yōu)選地為50nm的未摻雜硅層)與半導(dǎo)體襯底142分隔開(kāi)。薄的絕緣層148(優(yōu)選地為50nm氮化物層)將超薄溝道層150與犧牲層146分隔開(kāi)。
圖4A-C示出器件確定步驟124的實(shí)施例。圖4A示出俯視圖，在圖4B和4C中分別示出沿BB和CC的剖面。從而，在超薄溝道層150上形成柵介電或氧化物層152。柵介電層152可以是氧化物、氧氮化物或任何合適的高K介電材料層，為討論簡(jiǎn)便，此處稱之為柵氧化物。在柵氧化物層152上形成金屬、摻雜多晶硅、硅化物或其組合的導(dǎo)電柵層。然后，使用合適的確定技術(shù)——例如半導(dǎo)體制造中眾所周知的那些——構(gòu)圖柵層以確定柵154。形成淺溝槽156環(huán)繞器件周圍，從而STI確定了器件區(qū)域158。優(yōu)選地，STI溝槽156被腐蝕，向下穿過(guò)超薄溝道層150、薄絕緣層148、犧牲層146和絕緣層144并腐蝕進(jìn)硅襯底層142。在柵154之上形成薄絕緣層并填充淺溝槽156。薄絕緣層被各向異性腐蝕以形成沿柵154的隔離層160，STI溝槽156依舊填充有絕緣體。
最后，在多晶硅柵154中注入摻雜劑，由箭頭162表示。注入對(duì)犧牲層146處于多晶硅柵154兩側(cè)的部分164進(jìn)行摻雜。優(yōu)選地，摻雜劑162可以是優(yōu)選地以20KeV/1015注入的硼，或以100KeV/1015注入的BF2。然后，晶片退火(優(yōu)選池在900-1000℃退火5-10秒)以活化犧牲層146中的硼摻雜劑。可選地，如果需要更厚的隔離層160以在隨后的步驟中除去下層材料時(shí)改善表面層150，摻雜劑注入162可以在形成更厚的隔離層160之前完成。可使用兩步注入來(lái)使圖1C中的FET 104的源/漏區(qū)域114和擴(kuò)展部分118凹進(jìn)。首先，在形成隔離層160之前，可以以低能量——例如7KeV/(5×1014)——注入硼，或以35KeV/(5×1014)注入BF2。然后，形成隔離層160并以更高的能量——例如20KeV/1015——注入硼，或以100KeV/1015注入BF2。
接下來(lái)，圖5A-C示出圖2中確定源/漏凹進(jìn)區(qū)域164并由此確定超薄溝道的步驟126的實(shí)施例。圖5A示出俯視圖，在圖5B和5C分別示出沿BB和CC的剖面。首先，利用選擇腐蝕，例如反應(yīng)離子刻蝕(RIE)，在器件區(qū)域158的兩端開(kāi)出小孔165直到硅襯底層142。接下來(lái)，使用濕法腐蝕除去犧牲層之下的氧化層144，在犧牲層之下部分形成空隙166。在上晶片表面168上定向沉積薄的保護(hù)層167，優(yōu)選地為氧化物，以保護(hù)超薄層150。利用，例如，高密度等離子體沉積(HDP)，可以僅在表面頂上沉積薄層氧化物，層146底部沒(méi)有氧化物。然后，將犧牲層未摻雜的部分選擇腐蝕掉，在摻雜部分164之間形成間隙170。使用選擇性腐蝕來(lái)腐蝕未摻雜層，其腐蝕硼摻雜硅的速度比腐蝕未摻雜材料的速度慢得多。除去未摻雜部分完成了空隙166并在其上確定了溝道172，剩下的犧牲部分164確定了源/漏區(qū)域。溝道172掩埋在超薄溝道層150中，包含在下面的薄絕緣層148和上面的柵氧化物152之間。如果按上述兩步的摻雜劑來(lái)?yè)诫s犧牲層146，那么摻雜部分164的剖面與圖1C的凹進(jìn)源/漏區(qū)域114就非常相像。
圖6A-B示出圖2中下切源/漏區(qū)域以形成凹進(jìn)ESD的步驟128的實(shí)施例。用低k材料——例如氧化物174——填充空隙168以降低短溝效應(yīng)。然后，內(nèi)腐蝕任何過(guò)剩氧化物，優(yōu)選地暴露犧牲層部分164的側(cè)面。接下來(lái)，向犧牲層部分164注入砷，由箭頭176表示，劑量應(yīng)當(dāng)足以使?fàn)奚鼘硬糠?64從p型(p+)轉(zhuǎn)化為n型(n+)。利用HDP定向沉積另一薄層氧化物177以保護(hù)多晶硅柵154和表面層150。將晶片進(jìn)行退火以使p型部分164轉(zhuǎn)化為n型，優(yōu)選地使載流子濃度至少達(dá)到每立方厘米(cm3)1020。然后，利用對(duì)n型材料的腐蝕速率快于未摻雜材料的選擇性濕法腐蝕來(lái)除去n型部分164，在溝道172的兩端部分形成源/漏下切178?？蛇x地，稍微除去一點(diǎn)氧化物174以使源/漏空隙178延伸到柵154兩側(cè)之下，就像圖1B中的FET 102或圖4C中的FET 104的實(shí)施例中那樣。優(yōu)選地，這通過(guò)稍微改變硼注入(圖4B中的162)傾角，改變硼的角度朝向柵的兩端來(lái)完成。然而，作為替代，可以稍微腐蝕一點(diǎn)氧化物174，盡管通常說(shuō)來(lái)，難以控制腐蝕，尤其是在柵下的腐蝕。優(yōu)選地，濕法腐蝕還除去了n型部分164以前位置之上的鍵合層148，以完成源/漏下切178。然而，作為替代，用合適的附加濕法腐蝕除去鍵合層(通過(guò)除去n型部分164’而)暴露的部分，以完成源/漏下切178。
圖7示出圖2中填充源/漏空隙178以形成凹進(jìn)源/漏擴(kuò)展部分180的步驟130的實(shí)施例。優(yōu)選地，選擇外延生長(zhǎng)硅以填充源/漏下切178，從而形成在溝道172兩端具有凹進(jìn)源/漏和擴(kuò)展部分區(qū)域180的自對(duì)準(zhǔn)器件。在圖8中，在濕法腐蝕之后，剝?nèi)ナＳ啾Ｗo(hù)層167，完成器件用于隨后通常的半導(dǎo)體工藝步驟，例如，注入n型和p型源/漏擴(kuò)散、金屬化，等等。
有利地，優(yōu)選實(shí)施方案FET是自對(duì)準(zhǔn)的，外部串連電阻和寄生電容都最小化了。此外，隨著超薄表面硅層減薄至10nm及以下并且隨著器件溝道長(zhǎng)度縮小到40nm以下，本發(fā)明可用于超薄SOI。而且，優(yōu)選器件結(jié)構(gòu)是器件以更低有效場(chǎng)工作的結(jié)構(gòu)，從而可以有更大的載流子遷移率以及相應(yīng)的更大的溝道電流。另外，優(yōu)選實(shí)施方案超薄SOI器件改善了短溝效應(yīng)特性，包括更陡峭的閾值下電流擺動(dòng)，改善了性能。此外，優(yōu)選實(shí)施方案器件在沒(méi)有導(dǎo)致現(xiàn)有技術(shù)的器件中會(huì)發(fā)生的溝道電阻和寄生電容惡化的情況下獲得了這一結(jié)果。
雖然依據(jù)優(yōu)選實(shí)施方案描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將會(huì)承認(rèn)，本發(fā)明能夠以所附實(shí)施方案的精神和范圍內(nèi)的調(diào)整來(lái)實(shí)踐。
權(quán)利要求
1.場(chǎng)效應(yīng)晶體管(FET)，包含薄溝道，具有第一厚度；柵，置于所述薄溝道之上；源/漏區(qū)域，位于所述薄溝道每一端的凹進(jìn)中，比所述薄溝道實(shí)質(zhì)上更厚；以及源/漏擴(kuò)展部分，處于所述薄溝道和相應(yīng)的所述源/漏區(qū)域之間，每個(gè)所述源/漏擴(kuò)展部分和所述相應(yīng)的源/漏區(qū)域與所述柵和所述薄溝道對(duì)準(zhǔn)。
2.根據(jù)權(quán)利要求1的FET，其中所述凹進(jìn)在所述每一端處延伸到所述柵之下。
3.根據(jù)權(quán)利要求1的FET，其中所述凹進(jìn)在所述每一端處部分延伸到所述柵之下。
4.根據(jù)權(quán)利要求1的FET，其中每一所述源/漏區(qū)域的上表面與所述薄溝道的上表面基本共面。
5.根據(jù)權(quán)利要求1的FET，其中所述薄溝道為選自下列的半導(dǎo)體材料硅(Si)、鍺(Ge)、SiGe和應(yīng)變硅(SSi)。
6.根據(jù)權(quán)利要求5的FET，其中所述薄溝道為應(yīng)變硅。
7.根據(jù)權(quán)利要求5的FET，其中所述柵由包含多晶硅的材料制成。
8.根據(jù)權(quán)利要求5的FET，其中所述柵由包含硅化物的材料制成。
9.根據(jù)權(quán)利要求1的FET，其中所述薄溝道小于15nm厚。
10.根據(jù)權(quán)利要求9的FET，其中所述薄溝道厚10nm。
11.根據(jù)權(quán)利要求9的FET，其中所述薄溝道短于40nm。
12.根據(jù)權(quán)利要求11的FET，其中所述薄溝道長(zhǎng)30nm。
13.根據(jù)權(quán)利要求9的FET，其中所述凹進(jìn)的下表面在所述薄溝道之下超過(guò)5nm。
14.根據(jù)權(quán)利要求13的FET，其中所述下表面在所述薄溝道之下40nm。
15.根據(jù)權(quán)利要求1的FET，其中所述FET沉積在絕緣層上，所述絕緣層沉積在半導(dǎo)體襯底上。
16.根據(jù)權(quán)利要求15的FET，其中所述半導(dǎo)體襯底包含硅襯底。
17.根據(jù)權(quán)利要求15的FET，其中所述半導(dǎo)體襯底包含應(yīng)變硅/硅鍺(SSi/SiGe)襯底。
18.集成電路(IC)，在絕緣體上硅(SOI)芯片上，所述IC包括許多置于絕緣層上的場(chǎng)效應(yīng)晶體管(FET)，所述絕緣層在半導(dǎo)體襯底上，所述FET中的每一個(gè)包含薄溝道，所述薄溝道為薄半導(dǎo)體層，具有第一厚度；柵，置于所述薄溝道之上；源/漏區(qū)域，位于所述薄溝道每一端的凹進(jìn)中，比所述薄溝道實(shí)質(zhì)上更厚；以及源/漏擴(kuò)展部分，處于所述薄溝道和相應(yīng)的所述源/漏區(qū)域之間，每個(gè)所述源/漏擴(kuò)展部分和所述相應(yīng)的源/漏區(qū)域與所述柵和所述薄溝道對(duì)準(zhǔn)。
19.根據(jù)權(quán)利要求18的IC，其中所述凹進(jìn)在所述每一端處延伸到所述柵之下。
20.根據(jù)權(quán)利要求18的IC，其中所述凹進(jìn)在所述每一端處部分延伸到所述柵之下。
21.根據(jù)權(quán)利要求18的IC，其中所述薄半導(dǎo)體層為一層選自下列的半導(dǎo)體材料硅(Si)、鍺(Ge)、SiGe和應(yīng)變硅(SSi)。
22.根據(jù)權(quán)利要求21的IC，其中所述薄溝道為硅而所述柵為多晶硅。
23.根據(jù)權(quán)利要求22的IC，其中所述薄溝道為應(yīng)變硅。
24.根據(jù)權(quán)利要求22的IC，其中所述薄溝道厚度＜15nm。
25.根據(jù)權(quán)利要求24的IC，其中每個(gè)所述凹進(jìn)的下表面在所述薄溝道之下超過(guò)5nm。
26.根據(jù)權(quán)利要求25的IC，其中所述薄溝道短于40nm。
27.根據(jù)權(quán)利要求26的IC，其中所述半導(dǎo)體襯底為硅襯底。
28.根據(jù)權(quán)利要求27的IC，其中所述半導(dǎo)體襯底為應(yīng)變硅/硅鍺(SSi/SiGe)襯底。
29.形成集成電路(IC)的方法，所述方法包含下列步驟a)在絕緣體上硅(SOI)晶片上確定器件區(qū)域；b)在所述器件區(qū)域的每一個(gè)中的柵的相對(duì)側(cè)確定源/漏區(qū)域；c)下切源/漏區(qū)域；以及d)用硅填充下切所述源/漏區(qū)域，填滿的所述下切形成源/漏區(qū)域和擴(kuò)展部分，器件溝道確定在與成對(duì)的所述源/漏區(qū)域和擴(kuò)展部分自對(duì)準(zhǔn)的每個(gè)所述柵之下。
30.根據(jù)權(quán)利要求29形成的IC的方法，其中SOI晶片為鍵合SOI晶片，具有超薄硅層和半導(dǎo)體襯底，所述超薄硅層厚度＜10nm，確定器件區(qū)域的步驟(a)包含下列步驟i)在所述超薄硅層上形成柵；ii)圍繞器件區(qū)域形成溝槽，所述溝槽穿過(guò)所述超薄層直到所述半導(dǎo)體襯底；以及iii)用絕緣材料填充所述溝槽。
31.根據(jù)權(quán)利要求30形成的IC的方法，其中確定所述源漏區(qū)域的步驟(b)包含在所述超薄硅層和所述半導(dǎo)體襯底之間形成空隙。
32.根據(jù)權(quán)利要求31形成的IC的方法，其中SOI晶片進(jìn)一步在所述超薄硅層和所述半導(dǎo)體襯底之間包括犧牲層，確定器件區(qū)域的步驟(a)進(jìn)一步包含下列步驟iv)向所述犧牲層中注入摻雜劑。
33.根據(jù)權(quán)利要求32形成的IC的方法，其中所述柵阻擋注入步驟(a)(iv)中注入的所述摻雜劑，在所述柵之下留下所述犧牲層的未摻雜部分。
34.根據(jù)權(quán)利要求33形成的IC的方法，其中SOI晶片進(jìn)一步在所述犧牲層和所述半導(dǎo)體襯底之間具有絕緣層，步驟(b)中的形成所述空隙包括下列步驟i)在所述器件區(qū)域的每一個(gè)的每一端開(kāi)出小孔，穿過(guò)所述超薄硅層直到所述半導(dǎo)體襯底；ii)除去所述器件區(qū)域中的所述絕緣層在所述小孔之間的部分；以及iii)除去所述犧牲層的所述未摻雜部分，留下所述犧牲層的摻雜部分，確定所述源/漏區(qū)域。
35.根據(jù)權(quán)利要求34形成的IC的方法，其中下切源/漏區(qū)域的步驟(c)包含下列步驟i)用絕緣材料填充所述空隙，所述絕緣材料至少部分填充所述小孔，從而至少所述剩余摻雜部分的底部在所述填充絕緣材料的上表面之下；ii)除去剩余的所述摻雜部分；以及iii)暴露所述超薄硅層在已除去的所述摻雜部分之上的下側(cè)。
36.根據(jù)權(quán)利要求35形成的IC的方法，其中所述絕緣層填充所述小孔，步驟(c)(i)進(jìn)一步包含內(nèi)腐蝕所述絕緣材料。
37.根據(jù)權(quán)利要求36形成的IC的方法，其中用第一摻雜劑類型摻雜剩余的所述摻雜部分，除去剩余的所述摻雜部分的步驟(c)(ii)包含A)向剩余的所述摻雜部分中注入第二摻雜劑類型；B)將所述SOI晶片退火，剩余的所述摻雜部分改變半導(dǎo)體類型至第二類型；以及C)用對(duì)所述第二類型具有選擇性的腐蝕劑進(jìn)行選擇腐蝕。
38.根據(jù)權(quán)利要求37形成的IC的方法，其中填充所述下切源/漏和擴(kuò)展部分區(qū)域的步驟(d)包含在所述下切源/漏區(qū)域中外延生長(zhǎng)硅，所述外延生長(zhǎng)的硅從所述超薄硅層上生長(zhǎng)，填充所述下切源/漏區(qū)域，在所述自對(duì)準(zhǔn)溝道的每一端處由所述外延生長(zhǎng)的硅和所述超薄硅層形成凹進(jìn)擴(kuò)展部分和源/漏。
全文摘要
場(chǎng)效應(yīng)晶體管(FET)、包括FET的集成電路(IC)芯片以及形成FET的方法。器件具有薄溝道，例如超薄(小于或等于10納米(10nm))絕緣體上硅(SOI)層。源/漏區(qū)域位于薄溝道每一端的凹進(jìn)中，比薄溝道厚得多(例如30nm)。源/漏擴(kuò)展部分和相應(yīng)的源/漏區(qū)域與FET柵和薄溝道自對(duì)準(zhǔn)。
文檔編號(hào)H01L29/786GK1591899SQ20041005760
公開(kāi)日2005年3月9日 申請(qǐng)日期2004年8月20日 優(yōu)先權(quán)日2003年8月26日
發(fā)明者陳華杰, 布魯斯·B·多利斯, 菲利普·J·奧爾迪奇, 王新琳, 朱慧瓏 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司