專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件，尤其涉及需要高速開關(guān)特性的具有縱向型MOS(Metal-Oxide-Semiconductor)柵極結(jié)構(gòu)的半導體器件及其制造方法。
背景技術(shù)：
以前，在半導體元件主面上形成溝道(trench溝)并利用其來形成的溝道/柵極結(jié)構(gòu)，被應用于IGBT(Insulated Gate Bipolar Transistor)或MOSFET(Field Effect Transistor)等半導體元件中，尤其是在功率用等用途中為有用的結(jié)構(gòu)。
例如，具有溝道/柵極結(jié)構(gòu)的MOSFET的開關(guān)速度快，電流容量大，得到數(shù)十伏-數(shù)百伏左右的耐壓，所以被廣泛用于便攜型終端或個人計算機等的開關(guān)電源等中。
尤其是隨著電源系統(tǒng)的高速化、高效率化，在用于DC-DC轉(zhuǎn)換器的功率MOSFET中，越來越重視降低元件的導通電阻、反饋容量。圖10中示出現(xiàn)有溝道柵極型MOSFET的截面結(jié)構(gòu)(例如參照專利文獻1)。
專利文獻1特開平5-7002號公報但是，在圖10所示的現(xiàn)有溝道柵極型MOSFET中，因為柵極電極101與n-型半導體層(漏極層)102的相對面積寬，所以柵極-漏極間的容量大。因此，導通截止時的鏡面充電期間變長，不能期望高速的開關(guān)。從而，為了電源系統(tǒng)的高速化(高頻化)、高效率化，急切要求降低導通電阻及柵極-漏極間容量。

發(fā)明內(nèi)容
因此，本發(fā)明鑒于上述問題做出，其目的在于提供一種導通電阻低、具有高速開關(guān)特性的半導體器件及其制造方法。
為了實現(xiàn)上述目的，本發(fā)明一實施形態(tài)的半導體器件的特征在于具備第1導電型的第1半導體層；形成于所述第1半導體層上的第2導電型的第2半導體區(qū)域；形成于所述第2半導體區(qū)域上的第1導電型的第3半導體區(qū)域；溝道，從所述第3半導體區(qū)域的表面橫穿所述第3半導體區(qū)域和所述第2半導體區(qū)域形成，貫穿所述第3半導體區(qū)域，其深度比所述第2半導體區(qū)域的最深的底部淺，其底面下不存在第2半導體區(qū)域；經(jīng)柵極絕緣膜形成于所述溝道的相對兩側(cè)面上、彼此分隔的柵極電極；和經(jīng)絕緣膜形成于所述溝道的兩側(cè)面上的所述柵極電極間的導電性材料。
另外，本發(fā)明另一實施形態(tài)的一種半導體器件，其特征在于具備第1導電型的第1半導體層；形成于所述第1半導體層上的第2導電型的第2半導體區(qū)域；形成于所述第2半導體區(qū)域上的第1導電型的第3半導體區(qū)域；溝道，從所述第3半導體區(qū)域的表面貫穿所述第3半導體區(qū)域和所述第2半導體區(qū)域，其深度比所述第2半導體區(qū)域的最深的底部淺；形成于所述溝道的相對的兩側(cè)面上的柵極絕緣膜；形成于所述溝道內(nèi)的所述柵極絕緣膜上的柵極電極；形成于所述溝道的底面與所述柵極電極之間、膜厚比形成于所述溝道兩側(cè)面上的所述柵極絕緣膜厚的絕緣膜。
為了實現(xiàn)上述目的，本發(fā)明一實施形態(tài)的半導體器件的制造方法的特征在于具備如下工序，在半導體基板上形成第1半導體層；在所述第1半導體層上形成規(guī)定深度的溝道；在所述第1半導體層的表面區(qū)域中形成接觸所述溝道側(cè)面的第2半導體區(qū)域；在所述溝道的相對兩側(cè)面上形成柵極絕緣膜；在所述柵極絕緣膜上形成導電膜；各向異性蝕刻所述導電膜，僅在所述溝道的兩側(cè)面上殘留導電膜；和通過將所述溝道的兩側(cè)面上的所述導電膜變?yōu)檠谀さ淖哉{(diào)整(self align)法離子注入雜質(zhì)，并在所述溝道的底面下形成第4半導體區(qū)域。


圖1是表示本發(fā)明實施形態(tài)1的MOSFET的結(jié)構(gòu)的截面圖。
圖2是表示所述實施形態(tài)1的MOSFET的制造方法的各工序的截面圖。
圖3是表示所述實施形態(tài)1的MOSFET的制造方法的其它各工序的截面圖。
圖4是表示本發(fā)明實施形態(tài)2的MOSFET的結(jié)構(gòu)的截面圖。
圖5是表示本發(fā)明實施形態(tài)3的MOSFET的結(jié)構(gòu)的截面圖。
圖6是表示本發(fā)明實施形態(tài)4的MOSFET的結(jié)構(gòu)的截面圖。
圖7是表示參考例的MOSFET中的溝道及柵極電極的布局的平面圖。
圖8是表示本發(fā)明實施形態(tài)的MOSFET中的溝道及柵極電極的布局的平面圖。
圖9是沿圖8的B-B線切斷時的截面圖。
圖10是表示現(xiàn)有溝道柵極型MOSFET的結(jié)構(gòu)截面圖。
具體實施例方式
下面，參照附圖來說明本發(fā)明的實施形態(tài)。說明時，在全部圖中向共同部分附加共同的參照符號。
實施形態(tài)1首先，說明本發(fā)明實施形態(tài)1的半導體器件。圖1是表示實施形態(tài)1的MOSFET的結(jié)構(gòu)的截面圖。
如圖1所示，在n+型半導體基板11的一個主面上形成n-型外延層12。在n型外延層12上形成p型基極區(qū)域13。并且，在p型基極區(qū)域13的表面區(qū)域中形成n+型源極區(qū)域14。
在所述n+型源極區(qū)域14和p型基極區(qū)域13中形成從n+型源極區(qū)域14的表面貫穿所述n+型源極區(qū)域14和p型基極區(qū)域13的規(guī)定深度的溝道15。該溝道15的所述規(guī)定深度比p型基極區(qū)域13的最深的底部淺，在溝道15的底面下存在n-型外延層12，不存在p型基極區(qū)域13。能形成這種結(jié)構(gòu)是因為溝道15的側(cè)面附近的p型基極區(qū)域13具有向基板側(cè)膨脹的形狀。并且，在溝道15的底面與n-型外延層12之間形成雜質(zhì)濃度比n-型外延層12高的n型半導體區(qū)域16。
在所述溝道15的相對兩側(cè)面上形成柵極絕緣膜17，在該柵極絕緣膜17上分別形成分離的柵極電極(例如多晶硅)18。換言之，在溝道15的兩側(cè)面上配置彼此分隔的柵極電極18。并且，在這些柵極電極18上形成絕緣膜(例如氧化膜)19。另外，將柵極電極18連接于未圖示的柵極布線上。
在所述p型基極區(qū)域13上配置接觸所述溝道15的側(cè)面的所述n+型源極區(qū)域14。并且，鄰接n+型源極區(qū)域14形成p+型半導體區(qū)域20。另外，為了在后述的源極電極與p型基極區(qū)域13之間形成歐姆接觸而設置p+型半導體區(qū)域20。
在所述絕緣膜19上、n+型源極區(qū)域14上和p+型半導體區(qū)域20上形成源極電極21，在溝道15內(nèi)的柵極電極18之間經(jīng)絕緣膜19埋入源極電極21。并且，在n+型半導體基板11的相對所述一個主面的另一個主面上形成漏極電極22。
在具有這種結(jié)構(gòu)的溝道柵極型MOSFET中，因為可使柵極-漏極間的重疊面積、即柵極電極18與n型半導體區(qū)域16相對的面積最小，所以可降低形成于柵極-漏極間的容量。
另外，通過設置在經(jīng)絕緣膜形成于在溝道15側(cè)面上分割形成的柵極電極18間、并形成于溝道15底面上的絕緣膜上的源極電極21，溝道15底面下的n型半導體區(qū)域16由于場板(field plate)效應而具有比通常的n-型外延層12的雜質(zhì)濃度高的濃度。即，即使n型半導體區(qū)域16具有比n-型外延層12的雜質(zhì)濃度高的濃度，MOSFET的耐壓也不會降低。由此，可形成柵極-漏極間的開關(guān)容量變?yōu)樽钚?、且導通電阻低的MOSFET。
下面，說明所述實施形態(tài)1的MOSFET的制造方法。
圖2(a)、圖2(b)、圖2(c)、圖3(a)、圖3(b)、圖3(c)是表示所述實施形態(tài)1的MOSFET的制造方法的各工序的截面圖。
首先，如圖2(a)所示，在n+型半導體基板11的一個主面上，通過外延生長法形成n-型外延層12。之后，在n-型外延層12上通過熱氧化法形成氧化膜31。
接著，通過反應性離子蝕刻(下面稱為RIE)法進行各向異性蝕刻，如圖2(a)所示，在n-型外延層12中形成規(guī)定深度的溝道15。并且，通過離子注入法，向n-型外延層12中注入p型雜質(zhì)、例如硼元素(B)，進行熱處理，形成接觸所述溝道15的側(cè)面的p型基極區(qū)域13。之后，去除氧化膜31，通過熱氧化法在溝道15的側(cè)面上形成柵極絕緣膜17。
接著，在圖2(b)所示的結(jié)構(gòu)上、即柵極絕緣膜17上，如圖2(c)所示，堆積多晶硅膜32。并且，通過RIE法各向異性蝕刻多晶硅膜32，如圖3(a)所示，僅在溝道15的兩側(cè)面上殘留作為柵極電極18的多晶硅。
之后，如圖3(b)所示，通過后氧化法或CVD法在柵極電極18上形成氧化膜等絕緣膜19。接著，通過將柵極電極18變?yōu)檠谀さ淖哉{(diào)整工序，離子注入n型雜質(zhì)、例如磷(P)或砷元素(As)，如圖3(c)所示，在溝道15的底面下形成n型半導體區(qū)域16。此時(當在底部離子注入n型雜質(zhì)時)，也可去除柵極電極上或夾在柵極電極中的溝道底部的絕緣膜。
另外，在接觸溝道15側(cè)面的p型基極區(qū)域13的表面區(qū)域中離子注入n型雜質(zhì)，例如磷(P)或砷元素(As)，選擇地形成n+型源極區(qū)域14。并且，在接觸n+型源極區(qū)域14的p型基極區(qū)域13的表面區(qū)域中離子注入p型雜質(zhì)、例如硼元素(B)，形成p+型半導體區(qū)域20。
之后，在n+型源極區(qū)域14上、p+型半導體區(qū)域20上和所述絕緣膜19上形成源極電極21。并且，在n+型半導體基板11的相對所述一個主面的另一個主面上形成漏極電極22。通過以上工序，制造圖1所示的MOSFET。
在上述制造工序中，在柵極電極18上生長或堆積絕緣膜19的狀態(tài)下，通過離子注入n型雜質(zhì)離子，可將經(jīng)溝道15底面的絕緣膜17與柵極電極18相對的n型半導體區(qū)域(漏極區(qū)域)16形成得最小。另外，在元件表面部中形成n+型源極區(qū)域14，將殘留在溝道15側(cè)面上的多晶硅膜(柵極電極)與柵極布線相連接，從而在從經(jīng)柵極絕緣膜17與多晶硅膜相對的溝道15的側(cè)面到底面的p型基極區(qū)域13中形成溝道。
下面，說明本發(fā)明其它實施形態(tài)的MOSFET。
圖4是表示本發(fā)明實施形態(tài)2的MOSFET的結(jié)構(gòu)的截面圖。
在所述實施形態(tài)1中，在溝道15內(nèi)分割的柵極電極18之間，經(jīng)絕緣膜19埋入源極電極21的一部分，但并不一定需要像這樣由與源極電極21相同的材料來一體形成在柵極電極18之間形成的導電性材料，或?qū)⒃跂艠O電極18之間形成的導電性材料直接連接于源極電極21上。
例如，如圖4所示，也可在溝道15內(nèi)分割的柵極電極18之間，經(jīng)絕緣膜19埋入與源極電極21不同材質(zhì)的導電性材料23。其它結(jié)構(gòu)和效果與所述實施形態(tài)1一樣。
另外，圖5是表示本發(fā)明實施形態(tài)3的MOSFET的結(jié)構(gòu)的截面圖。如圖5所示，也可將溝道15底面上的絕緣膜17A的厚度形成得比溝道15側(cè)面上(隧道部上)形成的柵極絕緣膜17厚。這可以在由RIE法蝕刻多晶硅膜后，再追加后氧化工序。根據(jù)這種結(jié)構(gòu)，與所述實施形態(tài)1相比，可進一步降低柵極-漏極間的反饋容量，可進一步高速化開關(guān)特性。其它結(jié)構(gòu)和效果與所述實施形態(tài)1一樣。
并且，圖6是表示本發(fā)明實施形態(tài)4的MOSFET的結(jié)構(gòu)的截面圖。在所述實施形態(tài)1中，在溝道15的兩側(cè)面上形成分割的兩個柵極電極18，但在該實施形態(tài)4中，在溝道15內(nèi)形成一個柵極電極24。另外，將溝道15底面上的絕緣膜17A的厚度形成得比溝道15側(cè)面上(隧道部上)形成的柵極絕緣膜17厚。并且，僅在柵極電極24下的p型基極區(qū)域13與n-型外延層12的交界區(qū)域部分中分別形成分離的n+型半導體區(qū)域16A、16B。根據(jù)這種結(jié)構(gòu)，可降低柵極-漏極間的容量，高速化開關(guān)特性。另外，也不必擔心后述的柵極電極的電阻變高。其它結(jié)構(gòu)和效果與所述實施形態(tài)1一樣。
另外，具有分割的兩個柵極電極結(jié)構(gòu)的所述實施形態(tài)1-3中，擔心柵極電極的電阻變高。但是，該擔心可通過以下結(jié)構(gòu)來消除。
例如在通過RIE法蝕刻多晶硅膜后，通過濺射法在多晶硅膜上堆積鈦(Ti)，施加熱工序，由此多邊化多晶硅表面。從而，可降低柵極電極的電阻。與現(xiàn)有的不使柵極分割的結(jié)構(gòu)相比，因為可將多邊化的面積形成的很大，所以可有效實現(xiàn)柵極電阻的降低。
另外，從元件表面看的平面圖通常如圖7所示，溝道15和柵極電極18變?yōu)閹?。相反，在所述實施形態(tài)1-3中，如圖8所示，在構(gòu)成兩個柵極電極18的2條多晶硅布線的一部分中，在2條多晶硅布線之間殘留多晶硅，形成連接2條多晶硅布線之間的部分33。由此，可降低柵極電極18的電阻。
圖7和圖8中沿A-A線的截面分別如圖1、圖4和圖5中所示，圖8中沿B-B線的截面如圖9所示。如圖8所示，當在柵極電極18的一部分中形成在溝道15內(nèi)殘留多晶硅的部分33的情況下，如圖9所示，在溝道15的底面下形成雜質(zhì)濃度比p型基極區(qū)域13高的p+型半導體區(qū)域25，而非n型半導體區(qū)域。這是因為在圖9所示的截面結(jié)構(gòu)中，柵極電極26被埋入溝道15整體中，柵極-漏極間的反饋容量變大，所以即使施加柵極電壓時，p+型半導體區(qū)域25也不會反轉(zhuǎn)。圖9中僅將溝道15底面下設為p+型半導體區(qū)域25，但也可將溝道15側(cè)面的溝道部設為雜質(zhì)濃度比p型基極區(qū)域13高的p+型半導體區(qū)域。
另外，在上述實施形態(tài)中，說明將第1導電型設為n型，將第2導電型設為p型，但即使將第1導電型設為p型，將第2導電型設為n型，也可得到與本發(fā)明的實施形態(tài)一樣的效果。
另外，上述各實施形態(tài)不僅可分別單獨實施，也可適當組合后實施。并且，也可在所述各實施形態(tài)中包含各階段的發(fā)明，通過各實施形態(tài)中公開的多個構(gòu)成要件的適當組合，提取各階段的發(fā)明。另外，本發(fā)明的實施形態(tài)在不脫離其精度的范圍下可進行各種變形來實施。
發(fā)明效果如上所述，根據(jù)本發(fā)明，可提供一種導通電阻低、具有高速開關(guān)特性的半導體器件及其制造方法。
權(quán)利要求
1.一種半導體器件，其特征在于具備第1導電型的第1半導體層；形成于所述第1半導體層上的第2導電型的第2半導體區(qū)域；選擇地形成于所述第2半導體區(qū)域上的第1導電型的第3半導體區(qū)域；溝道，從所述第3半導體區(qū)域的表面橫穿所述第3半導體區(qū)域和所述第2半導體區(qū)域而形成，貫穿所述第3半導體區(qū)域，其深度比所述第2半導體區(qū)域的最深的底部淺，其底面下不存在第2半導體區(qū)域；經(jīng)由柵極絕緣膜形成于所述溝道的相對的兩側(cè)面上、彼此分隔的柵極電極；和經(jīng)由絕緣膜形成于所述溝道的兩側(cè)面上的所述柵極電極間的導電性材料。
2.一種半導體器件，其特征在于具備第1導電型的第1半導體層；形成于所述第1半導體層上的第2導電型的第2半導體區(qū)域；形成于所述第2半導體區(qū)域上的第1導電型的第3半導體區(qū)域；溝道，從所述第3半導體區(qū)域的表面貫穿所述第3半導體區(qū)域和所述第2半導體區(qū)域，其深度比所述第2半導體區(qū)域的最深的底部淺；形成于所述溝道的相對的兩側(cè)面上的柵極絕緣膜；形成于所述溝道內(nèi)的所述柵極絕緣膜上的柵極電極；形成于所述溝道的底面與所述柵極電極之間、膜厚比形成于所述溝道兩側(cè)面上的所述柵極絕緣膜厚的絕緣膜。
3.根據(jù)權(quán)利要求1或2所述的半導體器件，其特征在于在所述溝道的底面與所述第1半導體區(qū)域之間，形成濃度比所述第1半導體區(qū)域的雜質(zhì)濃度高的第1導電型的第4半導體區(qū)域。
4.根據(jù)權(quán)利要求3所述的半導體器件，其特征在于形成于所述溝道的底面與所述第1半導體區(qū)域之間的所述第4半導體區(qū)域，分隔配置在所述第1半導體層與所述第2半導體區(qū)域的交界區(qū)域中。
5.根據(jù)權(quán)利要求1或2所述的半導體器件，其特征在于在所述第2半導體區(qū)域上形成濃度比該第2半導體區(qū)域的雜質(zhì)濃度高的第2導電型的第5半導體區(qū)域，在該第5半導體區(qū)域上和第3半導體區(qū)域上形成源極電極。
6.根據(jù)權(quán)利要求5所述的半導體器件，其特征在于所述導電性材料被電連接于所述源極電極。
7.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于所述導電性材料是漂移電極。
8.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于所述分隔的柵極電極的一部分連接于所述溝道的內(nèi)部。
9.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于在連接所述分隔的柵極電極的所述一部分下的所述溝道的底面與所述第1半導體區(qū)域之間，形成濃度比與所述柵極絕緣膜相鄰的所述第2半導體區(qū)域的雜質(zhì)濃度高的第2導電型的第6半導體區(qū)域。
10.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于形成于所述溝道的底面與所述分隔的柵極電極之間、及所述溝道的底面和所述導電性材料之間的絕緣膜的膜厚，比形成于所述溝道兩側(cè)面上的所述柵極絕緣膜厚。
11.根據(jù)權(quán)利要求1或2所述的半導體器件，其特征在于構(gòu)成的MOS型場效應晶體管，所述第1半導體層是漏極區(qū)域、所述第2半導體區(qū)域是基極區(qū)域、所述第3半導體區(qū)域是源極區(qū)域。
12.一種半導體器件的制造方法，其特征在于具備如下工序在半導體基板上形成第1半導體層；在所述第1半導體層上形成規(guī)定深度的溝道；在所述第1半導體層的表面區(qū)域中形成接觸所述溝道側(cè)面的第2半導體區(qū)域；在所述溝道的相對的兩側(cè)面上形成柵極絕緣膜；在所述柵極絕緣膜上堆積導電膜；將所述導電膜各向異性蝕刻，僅在所述溝道的兩側(cè)面上殘留導電膜；和通過將所述溝道的兩側(cè)面上的所述導電膜變?yōu)檠谀さ淖哉{(diào)整(self align)法，將雜質(zhì)離子注入，并在所述溝道的底面下形成第4半導體區(qū)域。
全文摘要
提供一種導通電阻低、具有高速開關(guān)特性的半導體器件。該半導體器件由如下部件構(gòu)成n－型外延層12；形成于n－型外延層12上的p型基極區(qū)域13；形成于p型基極區(qū)域13上的n+型源極區(qū)域14；溝道15，從n+型源極區(qū)域14的表面橫穿該n+型源極區(qū)域14和p型基極區(qū)域13形成，貫穿n+型源極區(qū)域14，其深度比p型基極區(qū)域13的最深的底部淺，其底面下不存在p型基極區(qū)域13；經(jīng)柵極絕緣膜17形成于溝道15的相對兩側(cè)面上、彼此分隔的柵極電極18；和經(jīng)絕緣膜19形成于溝道15的兩側(cè)面上的柵極電極18間的導電性材料。
文檔編號H01L29/76GK1540770SQ200410035338
公開日2004年10月27日 申請日期2004年4月22日 優(yōu)先權(quán)日2003年4月23日
發(fā)明者小野升太郎, 川口雄介, 中川明夫, 介, 夫 申請人:株式會社東芝