專利名稱：用以解決集成電路實(shí)體設(shè)計(jì)中時(shí)序違反問(wèn)題的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種集成電路設(shè)計(jì)(IC design)方法，特別是有關(guān)于一種利用一選擇性在位最適化(selective IPO；In-Place Optimization)程序所建構(gòu)的具有更快速時(shí)序收斂與較佳品質(zhì)結(jié)果的集成電路實(shí)體設(shè)計(jì)方法。
背景技術(shù)：
商業(yè)用的自動(dòng)化電子設(shè)計(jì)(Electronic Design Automation；EDA)軟件提供了一種在位最適化(In-Place Optimization；IPO)功能，其可調(diào)整面積(sizing)、插入非閘/緩沖器(buffer/inverter insertion)以及分割內(nèi)聯(lián)機(jī)(interconnect)負(fù)載以修正關(guān)鍵路徑(critical path)中的時(shí)序問(wèn)題。然而，此軟件有其限制，例如，此軟件是針對(duì)所有關(guān)鍵路徑進(jìn)行操作且包含過(guò)多的組件與可能性；上述的特征常會(huì)拉長(zhǎng)執(zhí)行時(shí)間、減低最適化操作的效果、增加布局面積以及在執(zhí)行上述的在位最適化程序后反而產(chǎn)生更多的壅塞問(wèn)題。
參閱圖1所示，其為傳統(tǒng)在位最適化程序的步驟流程圖100。上述的自動(dòng)化電子設(shè)計(jì)軟件在操作在位最適化程序時(shí)，其所接收的所欲電路設(shè)計(jì)(desired circuit design)為一內(nèi)聯(lián)機(jī)清單(netlist)(對(duì)于邏輯組件連結(jié)關(guān)系的描述)形式，此清單包含所有構(gòu)成該所欲電路的組件及其相互連結(jié)關(guān)系。在布置步驟(placement step)102中，自動(dòng)化電子設(shè)計(jì)軟件將上述的內(nèi)聯(lián)機(jī)清單轉(zhuǎn)譯成為結(jié)合各組件與內(nèi)聯(lián)機(jī)的實(shí)體布局。上述的預(yù)布置過(guò)程極少產(chǎn)生最適化的布局設(shè)計(jì)，因此，在步驟104中需執(zhí)行一時(shí)序分析(timing analysis)程序以確保集成電路內(nèi)每一個(gè)路徑與內(nèi)聯(lián)機(jī)的功能正常。上述的時(shí)序分析程序的輸出是為一辨認(rèn)列有具有時(shí)序問(wèn)題的關(guān)鍵路徑的回報(bào)信息。
步驟106為評(píng)估上述的時(shí)序分析程序的結(jié)果以便于接著在步驟108中選擇出有違反時(shí)序(timing violation)問(wèn)題的路徑(隨后并針對(duì)其進(jìn)行在位最適化程序)。執(zhí)行在位最適化程序之后，在步驟110中，自動(dòng)化電子設(shè)計(jì)軟件會(huì)執(zhí)行一布線程序(routing process)。
傳統(tǒng)在位最適化程序(包含調(diào)整大小(resize)、分割負(fù)載、插入緩沖器/非閘以及修正設(shè)計(jì)準(zhǔn)則等)是針對(duì)所有關(guān)鍵路徑進(jìn)行程序工具將違背時(shí)序的路徑視為關(guān)鍵路徑，其意義為所有在此路徑中之對(duì)象皆具有關(guān)鍵性質(zhì)；此外，程序工具同時(shí)針對(duì)電路設(shè)計(jì)中所有關(guān)鍵路徑中的組件與內(nèi)聯(lián)機(jī)進(jìn)行操作，也即將其全部視為具有同等的關(guān)鍵性質(zhì)。上述的特征造成傳統(tǒng)在位最適化程序的某些限制，例如，整體關(guān)鍵路徑集中具有過(guò)多的組件與可能性。此種狀況常會(huì)拉長(zhǎng)執(zhí)行時(shí)間、減低最適化操作的效果、增加布局面積以及在執(zhí)行位最適化程序后反而產(chǎn)生更多的壅塞問(wèn)題。

發(fā)明內(nèi)容
為了解決上述的產(chǎn)業(yè)對(duì)于傳統(tǒng)在位最適化程序具有更佳效能的需求，本發(fā)明提供了一種新的最適化方法。本發(fā)明所提供的在位最適化程序引入了一種″違反時(shí)序的可能性″(timing violation potential)的概念以給予位于關(guān)鍵路徑中的組件或內(nèi)聯(lián)機(jī)優(yōu)先處理順序。本發(fā)明根據(jù)使用者所輸入的條件(criteria)選出具有較大的違反時(shí)序可能性的組件或內(nèi)聯(lián)機(jī)(或兩者同時(shí))，且僅針對(duì)此種組件或內(nèi)聯(lián)機(jī)執(zhí)行最適化操作。與傳統(tǒng)的在位最適化程序相較，本發(fā)明所提供的選擇性在位最適化程序可減少關(guān)鍵路徑以及關(guān)鍵路徑中的最差負(fù)延遲(worst negativeslacks，WNS)的總數(shù)，并據(jù)此達(dá)到較佳品質(zhì)結(jié)果如縮小布局面積、減少壅塞問(wèn)題、較佳時(shí)序以及較短執(zhí)行時(shí)間(較佳品質(zhì)結(jié)果)。其中，本發(fā)明是通過(guò)大幅減少處理標(biāo)的以達(dá)到大幅縮短執(zhí)行時(shí)間的目的；此外，由于最嚴(yán)重的時(shí)序違反狀況必定會(huì)被移除或是減少，因而可改良時(shí)序。并且，針對(duì)最關(guān)鍵的內(nèi)聯(lián)機(jī)進(jìn)行處理也可連帶輕易修正許多其它具有時(shí)序違反問(wèn)題的路徑，進(jìn)而可改良整體的時(shí)序。藉由上述特征，本發(fā)明也可縮減最終設(shè)計(jì)結(jié)果的布局面積、減少路徑壅塞并達(dá)成更快速的時(shí)序收斂(也即縮短設(shè)計(jì)時(shí)間)。
如上所述，本發(fā)明提供一種新的方法以解決在集成電路的實(shí)體設(shè)計(jì)過(guò)程中，存在于組件以及內(nèi)聯(lián)機(jī)中的時(shí)序違反問(wèn)題。本發(fā)明所提供的方法包含針對(duì)具有一個(gè)以上有違反時(shí)序可能性的組件或是內(nèi)聯(lián)機(jī)執(zhí)行一時(shí)序分析程序；接著，從上述的組件或內(nèi)聯(lián)機(jī)中挑選出具有最大違反時(shí)序的可能性的并針對(duì)其執(zhí)行一在位最適化程序，藉此達(dá)到選擇性在位最適化(selective in-place optimization)的效果。上述的在位最適化程序中包含一步驟以獲取使用者所提供的條件，其中該條件包含格延遲(cell delay)、轉(zhuǎn)換時(shí)間(transition time)、內(nèi)聯(lián)機(jī)的電容值(interconnect capacitance)以及內(nèi)聯(lián)機(jī)延遲(interconnect delay)。整體設(shè)計(jì)所需的時(shí)序、轉(zhuǎn)換、電容值違反資料(capacitance violation data)、電阻電容(RC)訊息與關(guān)鍵內(nèi)聯(lián)機(jī)等相關(guān)信息會(huì)形成一組回報(bào)信息并被仔細(xì)掃描觀察以得到一選擇清單(selection list)；選擇清單中的時(shí)脈訊號(hào)內(nèi)聯(lián)機(jī)(clock net)會(huì)被移除，隨后并執(zhí)行一邏輯操作以根據(jù)使用者提供的條件選出具有最大違反時(shí)序可能性的組件或是內(nèi)聯(lián)機(jī)(或兩者同時(shí))。最后，針對(duì)該組件或是內(nèi)聯(lián)機(jī)(或兩者同時(shí))執(zhí)行一在位最適化程序。


上述本發(fā)明的發(fā)明特征、優(yōu)點(diǎn)與實(shí)施方式將通過(guò)由詳細(xì)敘述、權(quán)利要求與所附圖標(biāo)加以說(shuō)明，其中圖1所示為一傳統(tǒng)在位最適化程序的步驟流程圖；圖2所示為本發(fā)明一實(shí)施例的步驟流程圖；圖3所示為一根據(jù)本發(fā)明一實(shí)施例所建構(gòu)的選擇性在位最適化程序的步驟流程圖；圖4所示為圖3中所示程序的其它細(xì)部?jī)?nèi)容；圖5A所示為一電容違反檔案(capacitance violation file)范例；圖5B所示為一轉(zhuǎn)換時(shí)序回報(bào)信息(transition timing report)范例；
圖5C所示為一關(guān)鍵內(nèi)聯(lián)機(jī)回報(bào)信息(critical net report)范例；圖5D所示為一時(shí)序分析回報(bào)信息檔案(timing analysis reportfile)；圖5E所示為一選擇性在位最適化程序的內(nèi)聯(lián)機(jī)檔案(Netfile)范例；以及圖6所示為一在位最適化程序指令檔案范例。
主要代表符號(hào)100傳統(tǒng)在位最適化程序的步驟流程圖102布置步驟 104時(shí)序分析步驟106評(píng)估時(shí)序分析程序結(jié)果步驟108選出有違反時(shí)序問(wèn)題的路徑步驟110布線步驟200本發(fā)明一實(shí)施例的步驟流程圖202布置步驟 204時(shí)序分析步驟206選擇性在位最適化步驟 208時(shí)序評(píng)估步驟210在位最適化步驟 212第二時(shí)序分析步驟214布線步驟 300接收使用者條件步驟302產(chǎn)生回報(bào)信息步驟 304報(bào)信息306語(yǔ)法剖析步驟 308智能型選擇/過(guò)濾步驟310執(zhí)行單元步驟402比較使用者條件值并選出具有最大違反時(shí)序可能性的路徑與內(nèi)聯(lián)機(jī)步驟404比較使用者條件值并選出具有最大違反時(shí)序可能性的路徑與內(nèi)聯(lián)機(jī)步驟406加入內(nèi)聯(lián)機(jī)至一內(nèi)聯(lián)機(jī)檔案中408執(zhí)行步驟具體實(shí)施方式
本發(fā)明所提供的方法有助于解決存在于傳統(tǒng)在位最適化程序中，因上述原因所造成的許多不同類型問(wèn)題，例如較長(zhǎng)執(zhí)行時(shí)間、較大布局面積、壅塞問(wèn)題、時(shí)序改良效果不明顯以及較長(zhǎng)設(shè)計(jì)時(shí)間等。本發(fā)明藉由引入一″違反時(shí)序可能性(timing violation potential)″概念以解決上述問(wèn)題，其中，本發(fā)明所提供的方法包含根據(jù)使用者所輸入的條件選出具有最大違反時(shí)序可能性的組件或是內(nèi)聯(lián)機(jī)(interconnect)，隨后，針對(duì)所選擇的組件或是內(nèi)聯(lián)機(jī)執(zhí)行一在位最適化程序(in-placeoptimization，IPO)。一時(shí)序分析器(timing analyzer)會(huì)回報(bào)關(guān)鍵路徑(critical path)信息，然而并非所有位于關(guān)鍵路徑中的對(duì)象皆能獲得同等的改良效果。上述的″違反時(shí)序可能性″概念是用以特征化每一組件或是內(nèi)聯(lián)機(jī)具有較大違反時(shí)序可能性的組件或是內(nèi)聯(lián)機(jī)可能造成較嚴(yán)重的時(shí)序違反狀況，因此若事先針對(duì)此一問(wèn)題進(jìn)行處理則能達(dá)到最大的時(shí)序改良效果。對(duì)于其它組件或是內(nèi)聯(lián)機(jī)，即使其仍位于關(guān)鍵路徑中，然而由于對(duì)其進(jìn)行處理所能獲得的改善效果有限，因此本方法中這些其它組件或是內(nèi)聯(lián)機(jī)是直接自一列有關(guān)鍵組件或內(nèi)聯(lián)機(jī)信息的清單中移除。時(shí)脈訊號(hào)內(nèi)聯(lián)機(jī)(clock net)有時(shí)也會(huì)對(duì)訊號(hào)轉(zhuǎn)換(transition)以及電容值(capacitance)造成嚴(yán)重的違反狀況，不過(guò)這些狀況可以藉由時(shí)脈訊號(hào)樹狀組合(clock tree synthesis)來(lái)解決，因此在本發(fā)明中時(shí)脈訊號(hào)內(nèi)聯(lián)機(jī)也不在處理項(xiàng)目考慮之列。藉由針對(duì)具有最大違反時(shí)序可能性的組件的處理工作，可大幅減少關(guān)鍵路徑中的最差負(fù)遲緩(Worst Negative Slack，WNS)；僅具有輕微時(shí)序違反問(wèn)題的關(guān)鍵路徑則可獲得足夠的時(shí)序改良效果而成為非關(guān)鍵路徑。因此，本發(fā)明所提供的選擇性在位最適化程序也可減少設(shè)計(jì)中的關(guān)鍵路徑總數(shù)以及總負(fù)遲緩(Total Negative Slack，TNS)。由于本方法中所處理的組件或是內(nèi)聯(lián)機(jī)(或兩者同時(shí))僅占不到總組件與內(nèi)聯(lián)機(jī)數(shù)的10％，因此所需的執(zhí)行時(shí)間與內(nèi)存用量均優(yōu)于傳統(tǒng)程序。此外，基于與上述相同的理由，本發(fā)明所提供的在位最適化程序也不需如傳統(tǒng)程序般藉由大幅增加布局面積；插入大量緩沖器/非閘；或分割出大量節(jié)點(diǎn)(node)，以達(dá)到相同的時(shí)序改良效果。因此，本發(fā)明所提供的方法在施行后于電路面積與壅塞量的增加幅度方面也均優(yōu)于傳統(tǒng)技術(shù)(增加幅度較小)。在高密度的超深-次微米(UDSM；UltraDeep-SubMicron)實(shí)體設(shè)計(jì)上，本發(fā)明所提供的方法也具有較快速的時(shí)序收斂與較佳的時(shí)序改良。
參閱圖2所示，其為本發(fā)明一實(shí)施例的步驟流程圖200，其包含一布置步驟(placement step)202、一時(shí)序分析步驟(timing analysisstep)204、一選擇性在位最適化步驟(selective IPO step)206、一時(shí)序評(píng)估步驟(timing evaluation step)208、一在位最適化步驟(IPO step)210、一第二時(shí)序分析步驟(second timing analysis step)212，以及一布線步驟(routing step)214。在步驟202中，上述的自動(dòng)化電子設(shè)計(jì)軟件輸出電路是根據(jù)上述的內(nèi)聯(lián)機(jī)清單(netlist)(對(duì)邏輯組件及其連結(jié)關(guān)系的描述)而來(lái)，其中該內(nèi)聯(lián)機(jī)清單包含一列有所有組成本裝置的組件與內(nèi)聯(lián)機(jī)的清單。在步驟204會(huì)執(zhí)行一初始時(shí)序分析程序以指出具有違反時(shí)序問(wèn)題的關(guān)鍵路徑與內(nèi)聯(lián)機(jī)。
在本發(fā)明一實(shí)施例中，時(shí)序分析的結(jié)果儲(chǔ)存于一時(shí)序分析回報(bào)檔案中，如圖5D所示。
步驟206是執(zhí)行一選擇性在位最適化程序，此程序先尋址(address)具有最大″違反時(shí)序可能性″的路徑與內(nèi)聯(lián)機(jī)，并記錄上述路徑與內(nèi)聯(lián)機(jī)對(duì)于整體電路執(zhí)行效能的影響。接著，步驟208則是判定時(shí)序條件是否符合使用者條件若為是，則進(jìn)行步驟214以執(zhí)行一布線程序(routing)；若為否，則流程進(jìn)入一循環(huán)，此循環(huán)包含上述的在位最適化步驟210與第二時(shí)序分析步驟212。循環(huán)執(zhí)行一輪過(guò)后則流程重新回到步驟208以核對(duì)時(shí)序，如此直至?xí)r序條件符合使用者條件之后流程始繼續(xù)進(jìn)入步驟214以執(zhí)行布線程序。
參閱圖3所示，其是為根據(jù)本發(fā)明一實(shí)施例所建構(gòu)的選擇性在位最適化程序(步驟206)的步驟流程圖。其中，此流程包含(i)一步驟302以產(chǎn)生內(nèi)含整體設(shè)計(jì)所需的時(shí)序、轉(zhuǎn)換、電容值違反資料(capacitanceviolation data)、電阻電容訊息(RC information)與關(guān)鍵內(nèi)聯(lián)機(jī)等相關(guān)信息的一組回報(bào)信息，且此回報(bào)信息是以標(biāo)號(hào)304標(biāo)示；(ii)一語(yǔ)法剖析步驟306以讀取并分析上述的回報(bào)信息；(iii)一智能型選擇/過(guò)濾步驟308以自選擇清單(selection list)中移除時(shí)脈訊號(hào)內(nèi)聯(lián)機(jī)(clock net)并執(zhí)行一邏輯操作以根據(jù)使用者所提供的工作條件選出具有較大違反時(shí)序可能性的組件或是內(nèi)聯(lián)機(jī)(或兩者同時(shí))，其中上述的工作條件包括格延遲(cell delay)、轉(zhuǎn)換時(shí)間(transition time)、內(nèi)聯(lián)機(jī)的電容值(interconnect capacitance)與內(nèi)聯(lián)機(jī)延遲(interconnect delay)；以及(iv)執(zhí)行單元步驟310以針對(duì)上述的所選擇對(duì)象執(zhí)行在位最適化程序。
上述的選擇性在位最適化程序步驟206首先是于步驟300中接收使用者條件并據(jù)此決定具有最大″違反時(shí)序可能性″的關(guān)鍵路徑與內(nèi)聯(lián)機(jī)，其中，上述的使用者條件可包含格延遲(cell delay)值、轉(zhuǎn)換時(shí)間值、內(nèi)聯(lián)機(jī)延遲值(inter-connect delay)，內(nèi)聯(lián)機(jī)的電容值(netcapacitance value，net cap value)，以及將時(shí)脈訊號(hào)自選擇清單中移除的要求。
在步驟302中會(huì)產(chǎn)生許多回報(bào)信息304，例如時(shí)序回報(bào)信息、電阻電容(RC)回報(bào)信息、轉(zhuǎn)換違反(transition violation)回報(bào)信息、電容值違反(cap violation)回報(bào)信息與關(guān)鍵內(nèi)聯(lián)機(jī)回報(bào)信息；參閱圖5A、圖5B與圖5C所示，其即是為上述的電容值違反回報(bào)信息，時(shí)序違反回報(bào)信息與關(guān)鍵內(nèi)聯(lián)機(jī)回報(bào)信息的范例。
步驟306是針對(duì)上述的回報(bào)信息進(jìn)行語(yǔ)法剖析動(dòng)作以便于后續(xù)進(jìn)行選擇性在位最適化程序；步驟308是選出符合使用者輸入條件的路徑與內(nèi)聯(lián)機(jī)；最后步驟310(也稱為執(zhí)行步驟)針對(duì)上述的根據(jù)使用者條件經(jīng)由選擇與過(guò)濾程序所選出的路徑與內(nèi)聯(lián)機(jī)執(zhí)行在位最適化程序。
與傳統(tǒng)在位最適化程序相較，本發(fā)明所提供的選擇性在位最適化程序可減少關(guān)鍵路徑以及最差負(fù)遲緩(worst negative slacks，WNS)的總數(shù)。因此，本發(fā)明可提供較佳品質(zhì)的結(jié)果，例如縮減布局面積、減少壅塞問(wèn)題、較佳時(shí)序以及較短執(zhí)行時(shí)間等。
其中，本發(fā)明由于處理對(duì)象較少因而可縮短執(zhí)行時(shí)間，且本發(fā)明可藉由移除較嚴(yán)重的時(shí)序違反狀況達(dá)到改良時(shí)序的目的。此外，針對(duì)最關(guān)鍵內(nèi)聯(lián)機(jī)進(jìn)行處理也可連帶輕易修正許多其它具有時(shí)序違反問(wèn)題的路徑，進(jìn)而改良整體的時(shí)序。同樣地，藉由上述的特征，本發(fā)明也可縮減最終設(shè)計(jì)結(jié)果的布局面積、減少路徑壅塞并達(dá)成更快速的時(shí)序收斂(也即縮短設(shè)計(jì)時(shí)間)。
參閱圖4所示，其是為根據(jù)本發(fā)明一實(shí)施例所建構(gòu)的選擇性在位最適化程序(步驟206)的其它細(xì)部?jī)?nèi)容。如圖4所示，經(jīng)過(guò)如圖2中所示的布置步驟202后，隨后是時(shí)序分析步驟204(也即圖4中標(biāo)示為302者)以產(chǎn)生不同的回報(bào)信息304，例如時(shí)序回報(bào)信息、電阻電容(RC)回報(bào)信息、轉(zhuǎn)換違反回報(bào)信息(transition violation report)、電容值違反回報(bào)信息(cap violation report)與關(guān)鍵內(nèi)聯(lián)機(jī)回報(bào)信息。步驟306藉由一語(yǔ)法剖析程序(parser)306解讀并剖析上述的回報(bào)信息304以便于進(jìn)行后續(xù)的選擇性在位最適化程序。圖3中所示的步驟308是一篩選/過(guò)濾步驟，其是根據(jù)使用使所提供的條件如格延遲(cell delay)、轉(zhuǎn)換時(shí)間、電容值違反(capacitance violation)狀況、內(nèi)聯(lián)機(jī)延遲(interconnect delay)與線路負(fù)載值(wireload value)以便于優(yōu)先選出具有最大違反時(shí)序可能性的路徑，并隨后針對(duì)其進(jìn)行在位最適化程序。因此，在步驟402與404中所進(jìn)行的是比較不同的使用者所提供條件值并據(jù)此選出具有最大違反時(shí)序可能性的路徑與內(nèi)聯(lián)機(jī)。例如，在步驟402中，若某一內(nèi)聯(lián)機(jī)的tran_time(轉(zhuǎn)換時(shí)間)訊號(hào)大于0.5或是出現(xiàn)電容值違反(Cap isviolated)狀況，則該內(nèi)聯(lián)機(jī)會(huì)在步驟406中被加入至一內(nèi)聯(lián)機(jī)檔案(NetFile)中；在步驟404中，若某一內(nèi)聯(lián)機(jī)的線路負(fù)載(wireload)大于0.3且延遲大于0.5，則該內(nèi)聯(lián)機(jī)會(huì)在步驟406中被加入至一內(nèi)聯(lián)機(jī)檔案(NetFile)中。參閱圖5E所示，其為包含一列有所選擇關(guān)鍵路徑與內(nèi)聯(lián)機(jī)的清單的內(nèi)聯(lián)機(jī)檔案范例。
執(zhí)行步驟408是針對(duì)上述的內(nèi)聯(lián)機(jī)檔案中根據(jù)使用者條件與其它值所選擇的組件進(jìn)行一內(nèi)部(internal)在位最適化程序。此選擇性在位最適化程序包含下列步驟*最適化扇出(fanout)*縮減組件體積(Down size components)*重訂組件尺寸(Resize components)*增加組件體積(Upsize components)在位最適化程序也可執(zhí)行額外的操作參閱圖6所示，其是為根據(jù)本發(fā)明一實(shí)施例所建構(gòu)的在位最適化程序指令的范例。
上述的詳細(xì)敘述僅為本發(fā)明的較佳實(shí)施例，本發(fā)明仍可能有其它形式的實(shí)施方式，因此，本發(fā)明的精神與范圍不應(yīng)限制于上述的實(shí)施例中。
權(quán)利要求
1.一種用以解決集成電路實(shí)體設(shè)計(jì)中由組件及內(nèi)聯(lián)機(jī)所組成的網(wǎng)狀結(jié)構(gòu)的時(shí)序違反問(wèn)題的方法，該方法包含針對(duì)該網(wǎng)狀結(jié)構(gòu)執(zhí)行一時(shí)序分析程序以選擇出于該網(wǎng)狀結(jié)構(gòu)中至少一個(gè)具有一違反時(shí)序可能性的組件與內(nèi)聯(lián)機(jī)；以及執(zhí)行一選擇性在位最適化程序，其中，該選擇性在位最適化程序包含一辨認(rèn)程序以辨認(rèn)該網(wǎng)狀結(jié)構(gòu)中具有最大該違反時(shí)序可能性的組件或內(nèi)聯(lián)機(jī)，并隨后針對(duì)所辨認(rèn)出的該組件或該內(nèi)聯(lián)機(jī)執(zhí)行一在位最適化程序。
2.如權(quán)利要求1所述的方法，其中上述的執(zhí)行該選擇性在位最適化程序的步驟包含獲取一使用者所提供的條件，其中該使用者所提供的條件包含格延遲、轉(zhuǎn)換時(shí)間、內(nèi)聯(lián)機(jī)電容值與內(nèi)聯(lián)機(jī)延遲；產(chǎn)生一組整體設(shè)計(jì)所需的回報(bào)信息，其中該回報(bào)信息包含時(shí)序、轉(zhuǎn)換、電容值違反資料、電阻電容訊息與關(guān)鍵內(nèi)聯(lián)機(jī)；掃描該回報(bào)信息并產(chǎn)生一選擇清單；自該選擇清單中移除時(shí)脈訊號(hào)內(nèi)聯(lián)機(jī)并執(zhí)行一邏輯操作以根據(jù)該使用者所提供條件選擇出具有最大該違反時(shí)序可能性的該組件、內(nèi)聯(lián)機(jī)或兩者同時(shí)選??；以及針對(duì)所選擇的該組件、該內(nèi)聯(lián)機(jī)或兩者同時(shí)執(zhí)行該在位最適化程序。
3.如權(quán)利要求2所述的方法，其中上述所選擇的具有最大違反時(shí)序可能性的該組件或該內(nèi)聯(lián)機(jī)是儲(chǔ)存于一內(nèi)聯(lián)機(jī)檔案中。
4.如權(quán)利要求1所述的方法，其中上述的選擇性在位最適化程序至少包含最適化扇出、縮減組件體積與增加組件體積。
5.一種嵌于一計(jì)算機(jī)可讀媒介中并用以解決集成電路實(shí)體設(shè)計(jì)中由組件及內(nèi)聯(lián)機(jī)所組成的網(wǎng)狀結(jié)構(gòu)的時(shí)序違反問(wèn)題的計(jì)算機(jī)程序，該計(jì)算機(jī)程序包含程序代碼以針對(duì)該網(wǎng)狀結(jié)構(gòu)中至少一個(gè)具有一違反時(shí)序的可能性的組件或內(nèi)聯(lián)機(jī)進(jìn)行一時(shí)序分析程序；以及程序代碼以執(zhí)行一選擇性在位最適化程序，其中該選擇性在位最適化程序包含一辨認(rèn)程序以辨認(rèn)該網(wǎng)狀結(jié)構(gòu)中具有最大該違反時(shí)序可能性的組件或內(nèi)聯(lián)機(jī)，并隨后針對(duì)所辨認(rèn)出的該組件或該內(nèi)聯(lián)機(jī)執(zhí)行一在位最適化程序。
6.如權(quán)利要求5所述的計(jì)算機(jī)程序，其中上述的用以執(zhí)行一選擇性在位最適化程序的程序代碼包含程序代碼以獲取一使用者所提供的條件，其中該使用者所提供的條件包含格延遲、轉(zhuǎn)換時(shí)間、內(nèi)聯(lián)機(jī)電容值與內(nèi)聯(lián)機(jī)延遲；程序代碼以產(chǎn)生一組整體設(shè)計(jì)所需的回報(bào)信息，其中該回報(bào)信息包含時(shí)序、轉(zhuǎn)換、電容值違反資料、電阻電容訊息與關(guān)鍵內(nèi)聯(lián)機(jī)；程序代碼以掃描該回報(bào)信息并產(chǎn)生一選擇清單；程序代碼以自該選擇清單中移除時(shí)脈訊號(hào)內(nèi)聯(lián)機(jī)并執(zhí)行一邏輯操作以根據(jù)該使用者所提供條件選擇出具有最大該違反時(shí)序可能性的該組件、內(nèi)聯(lián)機(jī)或兩者同時(shí)選??；以及程序代碼以針對(duì)所選擇的該組件、該內(nèi)聯(lián)機(jī)或兩者同時(shí)執(zhí)行該在位最適化程序。
7.一種用以解決集成電路實(shí)體設(shè)計(jì)中由組件及內(nèi)聯(lián)機(jī)所組成的網(wǎng)狀結(jié)構(gòu)的時(shí)序違反問(wèn)題的系統(tǒng)，該系統(tǒng)包含一處理器以針對(duì)該網(wǎng)狀結(jié)構(gòu)中至少一個(gè)具有一違反時(shí)序可能性的組件或內(nèi)聯(lián)機(jī)進(jìn)行一時(shí)序分析程序；以及執(zhí)行裝置以執(zhí)行一選擇性在位最適化程序，其中該選擇性在位最適化程序包含一辨認(rèn)程序以辨認(rèn)該網(wǎng)狀結(jié)構(gòu)中具有最大該違反時(shí)序可能性的組件或內(nèi)聯(lián)機(jī)，并隨后針對(duì)所辨認(rèn)出的該組件或該內(nèi)聯(lián)機(jī)執(zhí)行一在位最適化程序。
全文摘要
本發(fā)明提供一種根據(jù)一“違反時(shí)序可能性”概念所建構(gòu)的選擇性在位最適化(In Place Optimization)程序以給予位于一關(guān)鍵路徑中的組件與內(nèi)聯(lián)機(jī)優(yōu)先處理順序。其中，本發(fā)明藉由一使用者輸入條件選擇具有較高“違反時(shí)序可能性”的組件與內(nèi)聯(lián)機(jī)(或兩者同時(shí))，并僅針對(duì)所選擇的組件或內(nèi)聯(lián)機(jī)(或兩者同時(shí))進(jìn)行處理。與傳統(tǒng)在位最適化程序相較，本發(fā)明可藉由上述的選擇性在位最適化程序步驟以減少關(guān)鍵路徑以及關(guān)鍵路徑中的最差負(fù)遲緩(worstnegative slacks，WNS)的總數(shù)。
文檔編號(hào)H01L21/82GK1497707SQ20031010189
公開日2004年5月19日 申請(qǐng)日期2003年10月23日 優(yōu)先權(quán)日2003年10月23日
發(fā)明者張常欣, 王芃芃, 莊叔民 申請(qǐng)人:威盛電子股份有限公司