專利名稱：在使用中可編程的具有超薄垂直體晶體管的邏輯陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路，并且更具體而言，涉及有超薄垂直體晶體管的閃存。
背景技術(shù)：
邏輯電路是數(shù)字系統(tǒng)如計算機(jī)的主要部分。本質(zhì)上，邏輯電路處理多個輸入以產(chǎn)生多個輸出以便于數(shù)字系統(tǒng)使用。所述輸入和輸出通常為電信號，其取兩個“二進(jìn)制”值之一，“高”邏輯值或“低”邏輯值。邏輯電路使用二進(jìn)制邏輯來操縱輸入，所述二進(jìn)制邏輯以數(shù)學(xué)方式來描述邏輯電路的輸入和輸出之間的給定或所需關(guān)系。
適合于特定用戶的特定需要的邏輯電路在商業(yè)基礎(chǔ)上的制造可以是很貴的。因此，通用的超大規(guī)模集成(VLSI)電路被定義。VLSI電路起盡可能多的邏輯作用，這有助于合并(consolidate)所需的邏輯功能。然而，仍需要隨機(jī)邏輯電路以將數(shù)字系統(tǒng)的各個元件結(jié)合在一起。
幾種方案被用于實施這些隨機(jī)邏輯電路。一個解決方案是標(biāo)準(zhǔn)邏輯，如晶體管-晶體管邏輯(TTL)。TTL集成電路是通用的，這是因為它們僅集成了相對小數(shù)量的常用邏輯功能。缺點是特定應(yīng)用典型地需要大量TTL集成電路。這增加了功率和板空間的消耗，并且提高了數(shù)字系統(tǒng)的總成本。
標(biāo)準(zhǔn)邏輯的一個替換是完全定制的邏輯集成電路。定制的邏輯電路精確地適合于特定應(yīng)用的需要。這使顯著減小系統(tǒng)所需零件數(shù)量的特定電路體系結(jié)構(gòu)得以實施。然而，定制的邏輯器件需要明顯較多的工程時間和精力，這增加了開發(fā)這些電路的成本并且可能亦延遲了終端系統(tǒng)的生產(chǎn)。
定制邏輯的較便宜的替換是“可編程邏輯陣列”。可編程邏輯陣列利用了以下事實復(fù)雜的組合邏輯功能可被減少并簡化為各種標(biāo)準(zhǔn)形式。例如，邏輯功能可被操縱并縮減為傳統(tǒng)的積和(SOP)形式。在積和形式中，邏輯功能僅使用按順序被實施的兩個類型的邏輯功能。這被稱為二電平邏輯，并可用各種常規(guī)邏輯功能例如AND-OR、NAND-NAND、NOR-NOR來實施。
可編程邏輯陣列的一個好處是它提供一種規(guī)則、系統(tǒng)的途徑用于隨機(jī)、組合邏輯電路的設(shè)計。可從公用構(gòu)件塊例如晶體管陣列生成大量邏輯功能。通過生成特定的金屬化圖形以互連陣列中的各個晶體管從而實施所需功能，邏輯陣列被定制或“編程”。
可編程邏輯陣列是使用照相平板印刷技術(shù)來制造的，該技術(shù)允許半導(dǎo)體和其它材料被操縱以形成集成電路，如本領(lǐng)域所知道的。這些照相平板印刷技術(shù)本質(zhì)上是使用通過透鏡和掩模而聚焦的光從而以微觀尺寸來限定材料中的圖形。被用于實施照相平板印刷術(shù)的設(shè)備和技術(shù)提供了對用所述材料形成的電路的大小的限制。本質(zhì)上，有時平板印刷術(shù)不能生成有足夠透明度的足夠精細(xì)的圖像以減小電路元件的大小。換句話說，存在一個通過常規(guī)照相平板印刷術(shù)可實現(xiàn)的最小尺寸。這個最小尺寸被稱為照相平板印刷過程的“臨界尺寸”(CD)或最小“特征尺寸”(F)。最小特征尺寸在可編程邏輯陣列的部件大小上強(qiáng)加了一個約束。為了跟上較大可編程邏輯陣列的要求，設(shè)計者們尋找了減小陣列部件大小的方式。
隨著邏輯和存儲器中的密度要求變得越來越高，使器件面積最小化變得越來越關(guān)鍵。NOR-NOR配置中可編程邏輯陣列(PLA)電路是用于實施邏輯電路體系結(jié)構(gòu)的一個實例。
閃存元是對高密度存儲器要求的一個可能的解決方案。閃存包括單個晶體管，并且有了高密度，將具有替換計算機(jī)系統(tǒng)中硬盤驅(qū)動器數(shù)據(jù)存儲的能力。這將導(dǎo)致精密的機(jī)械系統(tǒng)由結(jié)實(rugged)、小且耐用的固態(tài)存儲器包裝來代替，并且在計算機(jī)系統(tǒng)中構(gòu)成明顯的優(yōu)點。然后所需的是有最高可能密度或最小可能元面積的閃存。
然而，即使對閃存，連續(xù)按比例縮放亦提出了問題，這是因為閃存中的單個晶體管具有常規(guī)MOSFET技術(shù)的相同設(shè)計規(guī)則限制。就是說，對溝道長度小于0.1微米、100nm或1000的深亞微米區(qū)的連續(xù)按比例縮放導(dǎo)致常規(guī)晶體管結(jié)構(gòu)中的顯著問題。如

圖1中所示，結(jié)深度應(yīng)大大小于1000的溝道長度，或者這意味著幾百埃的結(jié)深度。這樣的淺結(jié)難以通過常規(guī)植入和擴(kuò)散技術(shù)來形成。需要極高水平的溝道摻雜以抑制短溝道效應(yīng)，如漏感應(yīng)阻擋(drain-induced barrier)降低；閾值電壓衰減，和亞閾值導(dǎo)通。亞閾值導(dǎo)通在MOSFET技術(shù)中是特別有問題的，這是因為它減小了電容器元上的電荷存儲保持時間。這些極高摻雜水平導(dǎo)致增加泄漏和減小載流子遷移率。這樣，使溝道較短以提高性能被較低的載流子遷移率否定。
因此，在本領(lǐng)域需要提供使用亞微米溝道長度晶體管的改進(jìn)的在使用中可編程的邏輯陣列，同時避免短溝道效應(yīng)的有害效應(yīng)，如漏感應(yīng)障礙降低；閾值電壓衰減，和亞閾值導(dǎo)通，增加泄漏以及減小載流子遷移率。
發(fā)明概述有關(guān)在使用中可編程的邏輯陣列的以上提及的問題和其它問題由本發(fā)明處理并將通過閱讀和學(xué)習(xí)以下說明書而理解。系統(tǒng)和方法被提供用于在使用中可編程的邏輯陣列，其使用有超薄體的亞微米溝道長度晶體管或表面空間電荷區(qū)隨著其它晶體管尺寸按比例縮小而按比例縮小的晶體管。
在本發(fā)明的一個實施例中，在使用中可編程的有超薄垂直體晶體管的邏輯陣列被提供。在使用中可編程的邏輯陣列包括接收許多輸入信號的第一邏輯平面。第一邏輯平面具有以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出。第二邏輯平面具有以行和列被安排的多個邏輯元，其接收第一邏輯元的輸出并被互連以產(chǎn)生許多邏輯輸出，從而使在使用中可編程的邏輯陣列實施邏輯功能。每個邏輯元都包括從半導(dǎo)體基片向外延伸的垂直支柱。每個支柱包括由氧化物層分開的單晶第一接觸層和第二接觸層。每個邏輯元都包括與每個垂直支柱相鄰而布置的至少一個單晶超薄垂直浮柵晶體管。單晶垂直浮柵晶體管包括被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)、被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)、以及與氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)。垂直浮柵與超薄單晶垂直體區(qū)相對。
本發(fā)明的這些和其它實施例、方面、優(yōu)點和特點將在隨后的描述中被部分提出，而部分通過參考本發(fā)明的以下描述和參考附圖或通過實施本發(fā)明，對本領(lǐng)域的技術(shù)人員將變得顯然。本發(fā)明的方面、優(yōu)點和特點將借助在所附的權(quán)利要求中具體指出的手段、過程和組合來實現(xiàn)。
附圖簡述圖1是常規(guī)MOSFET晶體管的圖解，說明了當(dāng)連續(xù)按比例縮放發(fā)生于溝道長度小于0.1微米、100nm或1000的深亞微米區(qū)時這種常規(guī)MOSFET的缺點。
圖2是說明依照本發(fā)明所講沿支柱側(cè)部形成的垂直超薄體晶體管的圖。
圖3A-3C說明用于形成支柱的初始過程序列，依照本發(fā)明所講，垂直超薄體晶體管可在以后沿所述支柱的側(cè)部形成。
圖4A-4C說明結(jié)合圖3A-3C所述的以上技術(shù)可借助體(bulk)CMOS技術(shù)或絕緣體上硅(SOI)技術(shù)來實施。
圖5A-5C說明從圖3A-4C中提供的支柱形成實施例延續(xù)以沿支柱側(cè)部形成垂直超薄體晶體管的過程序列。
圖6A-6F說明用于依照本發(fā)明所講形成堆疊的水平浮柵和控制柵結(jié)構(gòu)實施例的過程序列。
圖7A-7F說明一個實施例的過程描述，依照本發(fā)明所講，通過該實施例，垂直浮柵和垂直控制柵可沿垂直超薄晶體管體結(jié)構(gòu)的側(cè)部形成。
圖8A-8E說明一個實施例的過程描述，依照本發(fā)明所講，通過該實施例，垂直浮柵可沿垂直超薄晶體管體結(jié)構(gòu)的側(cè)部形成，并且水平取向的控制柵可在垂直取向的浮柵之上形成。
圖9是說明常規(guī)NOR-NOR可編程邏輯陣列的示意圖。
圖10是概括說明依照本發(fā)明所講具有浮柵晶體管的新型在使用中可編程的邏輯陣列(PLA)或邏輯元的一個實施例的體系結(jié)構(gòu)的示意圖。
圖11是依照本發(fā)明所講電子系統(tǒng)的高水平組織的簡化示意圖。
優(yōu)選實施例的描述在以下對本發(fā)明的詳述中，參照了形成其一部分的附圖，在其中借助圖解示出了可實施本發(fā)明的特定實施例。所述實施例欲以足夠的細(xì)節(jié)來描述本發(fā)明的方面以使本領(lǐng)域的技術(shù)人員能實施本發(fā)明。可利用其它實施例，并且可在本發(fā)明的范圍內(nèi)做出改變。在以下描述中，術(shù)語晶片和基片可互換地用于概括地指在其上形成集成電路的任何結(jié)構(gòu)，并且亦指在集成電路制造的各個階段內(nèi)的這樣的結(jié)構(gòu)。這兩個術(shù)語均包括摻雜和未摻雜的半導(dǎo)體、支撐半導(dǎo)體或絕緣材料上的半導(dǎo)體的外延層、這樣的層的組合以及本領(lǐng)域已知的其它這樣的結(jié)構(gòu)。以下詳述不具有局限性意義，并且本發(fā)明的范圍僅由所附的權(quán)利要求來限定。
圖2是說明依照本發(fā)明所講形成的超薄單晶垂直晶體管或存取(access)FET 200的圖。如圖2中所示，存取FET 200包括垂直超薄體晶體管，或換句話說超薄單晶垂直晶體管。依照本發(fā)明所講，存取FET 200包括從半導(dǎo)體基片202向外延伸的支柱201。所述支柱包括由氧化物層208垂直分開的單晶第一接觸層204和第二接觸層206。超薄單晶垂直晶體管210沿支柱201的側(cè)部形成。超薄單晶垂直晶體管210包括超薄單晶垂直體區(qū)212，其分開超薄單晶垂直第一源/漏區(qū)214和超薄單晶垂直第二源/漏區(qū)216。超薄單晶垂直第一源/漏區(qū)214被耦合于第一接觸層204，而超薄單晶垂直第二源/漏區(qū)216被耦合于第二接觸層。柵218與超薄單晶垂直體區(qū)212相對而形成并且通過薄柵氧化物層220與其分開。
依照本發(fā)明的實施例，超薄單晶垂直晶體管210包括具有小于100納米的垂直長度和小于10納米的水平寬度的晶體管。這樣，在一個實施例中，超薄單晶垂直體區(qū)212包括具有小于100納米的垂直長度(L)的溝道。同樣，超薄單晶垂直體區(qū)212具有小于10納米的水平寬度(W)。并且，超薄單晶垂直第一源/漏區(qū)214和超薄單晶垂直第二源/漏區(qū)216具有小于10納米的水平寬度。依照本發(fā)明所講，超薄單晶垂直晶體管210從固相外延生長而形成。
如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，有本發(fā)明超薄體的超薄單晶垂直晶體管提供隨著其它晶體管尺寸按比例縮小而按比例縮小的表面空間電荷區(qū)。本發(fā)明的這種結(jié)構(gòu)便于增加密度和設(shè)計規(guī)則要求，同時抑制短溝道效應(yīng)，如漏感應(yīng)障礙降低；閾值電壓衰減，和亞閾值導(dǎo)通。
n溝道型晶體管在圖2的實施例中被示出。然而，基于閱讀本公開內(nèi)容，本領(lǐng)域的普通技術(shù)人員將進(jìn)一步理解，在此所述的傳導(dǎo)性類型可通過變換摻雜類型而顛倒，因此本發(fā)明同等地適合于包括具有超薄垂直取向的單晶p溝道型晶體管的結(jié)構(gòu)。本發(fā)明不被這樣局限。
圖3A-3C說明一個初始過程序列，用于依照本發(fā)明所講，作為形成在使用中可編程的邏輯陣列的一部分而形成支柱，垂直超薄體晶體管可在以后沿所述支柱的側(cè)部形成。建議的尺寸適合于0.1μm元尺寸(CD)技術(shù)并可為其它CD大小而相應(yīng)地按比例縮放。在圖3A的實施例中，p型體硅基片310原材料被使用。諸如通過離子植入、外延生長或這種技術(shù)的組合以形成單晶第一接觸層312，n++和n+硅合成第一接觸層312被形成于基片310上。依照本發(fā)明所講，第一接觸層312的較重傳導(dǎo)性地?fù)诫s的較低部分亦起到位線302的作用。第一接觸層312的n++部分的厚度是所需位線302的厚度，其可近似在0.1μm到0.25μm之間。第一接觸層312的總厚度可以是近似在0.2到0.5μm之間。近似100納米(nm)，0.1μm或以下的厚度的氧化物層314被形成于第一接觸層312上。在一個實施例中，可通過熱氧化物生長技術(shù)形成氧化物層314。通過使用已知技術(shù)以形成多晶第二接觸層316，n+硅的第二接觸層316被形成于氧化物層314上。第二接觸層316被形成至100nm或以下的厚度。
接下來，近似10nm的薄二氧化硅層(SiO2)318被淀積于第二接觸層316上。厚度為近似100nm的較厚的氮化硅層(Si3N4)320被淀積于薄二氧化硅層(SiO2)318上以形成墊層，例如層318和320。這些墊層318和320可通過使用任何適當(dāng)?shù)募夹g(shù)如通過化學(xué)氣相淀積(CVD)來淀積。
諸如通過反應(yīng)性離子刻蝕(RIE)，光致抗蝕劑被應(yīng)用并被選擇性地曝光以提供用于溝槽325的定向刻蝕的掩模。定向刻蝕產(chǎn)生多個列條330，包含氮化物層320、墊氧化物層318、第二接觸層316、氧化物層314和第一接觸層312的堆疊。溝槽325被刻蝕到足以到達(dá)基片310的表面的深度，由此提供傳導(dǎo)性地?fù)诫s的位線302之間的間距。光致抗蝕劑被去除。條330現(xiàn)在被取向于位線302方向，例如列方向。在一個實施例中，條330具有近似一個微米或以下的表面線寬度。每個溝槽325的寬度可近似等于條330的線寬。該結(jié)構(gòu)現(xiàn)在如圖3A中所出現(xiàn)的。
在圖3B中，絕緣材料333如SiO2被淀積以填充溝槽325。然后，諸如通過化學(xué)機(jī)械拋光/平整化(CMP)來平整化工作表面。第二光致抗蝕劑被應(yīng)用并被選擇性地曝光以提供用于正交于位線302方向，例如行方向的溝槽335的定向刻蝕的掩模?？墒褂萌魏芜m當(dāng)?shù)募夹g(shù)來形成溝槽335，如通過反應(yīng)性離子刻蝕(RIE)。溝槽335通過被曝露的SiO2以及被曝露氮化物層320、墊氧化物層318、第二接觸層316、氧化物層314的堆疊且被刻蝕到第一接觸層312中的，，但僅到足以留下所需位線302厚度，例如典型為100nm的剩余位線厚度的深度。該結(jié)構(gòu)現(xiàn)在如圖3B中所出現(xiàn)的，其具有單獨限定的支柱340-1、340-2、340-3和340-4。
圖3C說明沿切割線3C-3C所取的圖3B中所示的結(jié)構(gòu)的橫斷面視圖。圖3C示出在任何給定列中連接相鄰支柱340-1和340-2的連續(xù)位線302。如以下所述，溝槽335為在支柱的相鄰行如通過支柱340-1和340-4形成的行和通過支柱340-2和340-3形成的行之間隨后形成浮柵和控制柵而保留。
圖4A-4C說明結(jié)合圖3A-3C所述的以上技術(shù)可被實施于體CMOS技術(shù)基片或絕緣體上硅(SOI)技術(shù)基片上。圖4A表示圖3A-3C中所示的過程步驟的完整序列，減去在輕微摻雜的p型體硅基片410上形成的墊層。圖4A中所示的結(jié)構(gòu)類似于圖3C中的橫斷面視圖，并示出有支柱堆疊440-1和440-2在其上形成的連續(xù)位線402。支柱440-1和440-2包括在其上形成的n+第一接觸層412、氧化物層414以及在氧化物層414上形成的第二n+接觸層416。
圖4B表示圖3A-3C中所示的過程步驟的完整序列，減去在商用SOI晶片如SIMOX上形成的墊層。如圖4B中所示，埋入的氧化物層411存在于基片410的表面上。圖4B中所示的結(jié)構(gòu)亦類似于圖3C中的橫斷面視圖，并示出有支柱堆疊440-1和440-2在其上形成的連續(xù)位線402，僅僅在此連續(xù)位線402通過埋入的氧化物層411被與基片410分開。同樣，支柱440-1和440-2包括在其上形成的n+第一接觸層412、氧化物層414以及在氧化物層414上形成的第二n+接觸層416。
圖4C表示圖3A-3C中所示的過程步驟的完整序列，減去在絕緣體上形成硅島的墊層，其中絕緣體413已通過氧化物底切(oxide undercut)形成。這樣的過程包括在1997年11月25日授予的LeonardForbes的題目為“Technique for Producing Small Islands ofSilicon on Insulator”的U.S.專利no.5,691,230中詳述的過程，該專利在此引入作為參考。圖4C中所示的結(jié)構(gòu)亦類似于圖3C中的橫斷面視圖，并示出有支柱堆疊440-1和440-2在其上形成的連續(xù)位線402，僅僅在此是連續(xù)位線402通過諸如依照以上參考的過程通過氧化物底切形成的絕緣體413被與基片410分開。同樣，支柱440-1和440-2包括在其上形成的n+第一接觸層412、氧化物層414以及在氧化物層414上形成的第二n+接觸層416。這樣，依照本發(fā)明所講，如圖3A-3C中所示的形成支柱的過程步驟的序列可包括在如圖4A-4C中所示的至少三個不同類型的基片上形成相同的內(nèi)容。
圖5A-5C說明一個過程序列，其從圖3A-3C中提供的支柱形成實施例和圖4A-4C中所示的任何基片延續(xù)，以沿諸如圖3C中的支柱340-1和340-2的支柱側(cè)部形成垂直超薄體晶體管。僅為了說明的目的，圖5A說明了支柱540-1和540-2被形成于p型基片510上并通過溝槽530分開的實施例。類似于結(jié)合圖5A-5C提供的描述，圖5A示出了第一單晶n+接觸層512，在一個實施例中，其一部分是與n++位線502整體地形成的。氧化物層區(qū)514被形成于第一接觸層512上的支柱540-1和540-2中。示出了第二n+接觸層516被形成于支柱540-1和540-2中的氧化物層區(qū)514上。并且，分別示出了(SiO2)518和(Si3N4)520的墊層被形成于支柱540-1和540-2中的第二接觸層516上。
在圖5B中，輕微摻雜的p型多晶硅層545被淀積于支柱540-1和540-2上并被定向刻蝕以在支柱540-1和540-2的側(cè)壁550上留下輕微摻雜的p型材料545。在依照本發(fā)明所講的一個實施例中，輕微摻雜的p型多晶硅層被定向刻蝕以在支柱540-1和540-2的側(cè)壁550上留下輕微摻雜的p型材料545，使其具有10nm或以下的寬度(W)或水平厚度。該結(jié)構(gòu)現(xiàn)在如圖5B中所示。
結(jié)合圖5C來描述過程步驟接下來的序列。此時，與在以上已描述的相同，另一個屏蔽步驟可被用于在一些側(cè)壁550中將多晶硅545各向同性地刻蝕掉并僅在支柱540-1和540-2的一個側(cè)壁上留下多晶硅545，如果這是一些特定配置例如僅在支柱540-1和540-2的一側(cè)上形成超薄體晶體管所需要的。
在圖5C中，示出了用于僅在支柱540-1和540-2的一側(cè)上形成超薄單晶垂直晶體管或超薄體晶體管的實施例。在圖5C中，晶片在近似攝氏550度被加熱到700度。在該步驟中，多晶硅545將再結(jié)晶并且將垂直發(fā)生橫向外延固相再生長。如圖5C中所示，支柱540-1和540-2的底部處的單晶硅將為該晶體種晶(seed)生長，并且超薄單晶膜546將形成，其可被用作超薄單晶垂直MOSFET晶體管的溝道。在圖5C中的實施例中，在僅在支柱的一側(cè)留下膜的地方，結(jié)晶將垂直繼續(xù)進(jìn)行并進(jìn)入支柱540-1和540-2的頂部上的n+單晶硅第二接觸材料/層516。然而，如果支柱540-1和540-2的兩側(cè)均被覆蓋，則結(jié)晶將在支柱540-1和540-2的頂部上的中心附近留下晶粒邊界。該實施例被示出于圖5D中。
如圖5C和5D中所示，通過從第一和第二接觸層512和516摻雜的n+的外擴(kuò)散，在退火過程中，沿支柱540-1和540-2的側(cè)壁550，漏和源區(qū)551和552將分別被形成于超薄單晶膜546中。在退火過程中，超薄單晶膜546的這些部分，現(xiàn)在與n+摻雜劑一起，在垂直發(fā)生橫向外延固相生長時，將類似地再結(jié)晶為單晶結(jié)構(gòu)。漏和源區(qū)551和552將通過由p型材料形成的垂直單晶體區(qū)552而被分開。在本發(fā)明的一個實施例中，垂直單晶體區(qū)將具有小于100nm的垂直長度。該結(jié)構(gòu)現(xiàn)在被示出于圖5C或5D中。如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，常規(guī)柵絕緣體可被生長或淀積于該超薄單晶膜546上。并且，水平或垂直柵結(jié)構(gòu)可被形成于溝槽530中。
如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，依照本發(fā)明所講，分別為551和552的漏和源區(qū)已被形成于超薄單晶膜456中以形成超薄單晶垂直晶體管或超薄體晶體管的一部分。超薄單晶膜546現(xiàn)在包括被耦合于第一接觸層512的超薄單晶垂直第一源/漏區(qū)551和被耦合于第二接觸層516的超薄單晶垂直第二源/漏區(qū)552。超薄p型單晶垂直體區(qū)553沿氧化物層514的側(cè)部或相對側(cè)保留并且將第一源/漏區(qū)551耦合于第二源/漏區(qū)552。結(jié)果是超薄p型單晶垂直體區(qū)553分別分開漏和源區(qū)，551和552，并且當(dāng)溝道通過所施加的電勢形成于其中時，可電耦合漏和源區(qū)551和552。通過在退火步驟中發(fā)生的橫向固相外延再生長，分別為551和552的漏和源區(qū)以及超薄體區(qū)553由單晶材料形成。
所述結(jié)構(gòu)的尺寸現(xiàn)在包括超薄單晶體區(qū)553，其具有小于100nm的垂直長度，在其中可形成具有小于100nm的垂直長度的溝道。還有，該尺寸包括分別為551和552的漏和源區(qū)，其具有由超薄單晶膜546的水平厚度限定的結(jié)深度，例如小于10nm。這樣，本發(fā)明已提供了大大小于器件溝道長度并可隨著設(shè)計規(guī)則進(jìn)一步收縮而按比例縮放的結(jié)深度。此外，本發(fā)明已為有超薄體的晶體管提供了一種結(jié)構(gòu)以使隨著其它晶體管尺寸的按比例縮小，晶體管體中的表面空間電荷區(qū)亦按比例縮小。結(jié)果是通過從物理上使MOSFET的體區(qū)超薄，例如10nm或以下，表面空間電荷區(qū)已被最小化。
基于閱讀本公開內(nèi)容，本領(lǐng)域的普通技術(shù)人員將進(jìn)一步理解，在此所述的傳導(dǎo)性類型可通過變換摻雜類型而顛倒，因此本發(fā)明同等地適合于包括具有超薄垂直取向的單晶p溝道型晶體管的結(jié)構(gòu)。本發(fā)明不被這樣局限。從以上所述的過程描述，可繼續(xù)制造過程以如結(jié)合以下附圖所述而形成多個不同的水平和垂直柵結(jié)構(gòu)實施例。
圖6A-6F說明用于形成結(jié)合本發(fā)明在此被稱為水平替換柵的堆疊的水平浮柵和控制柵結(jié)構(gòu)實施例的過程序列。在以下過程步驟中建議的尺寸適合于0.1微米CD技術(shù)并可為其它CD大小而相應(yīng)地按比例縮放。圖6A表示類似于圖5C中所示的結(jié)構(gòu)。就是說，圖6A示出了在溝槽630中沿支柱640-1和640-2的側(cè)壁650的超薄單晶膜646。此時超薄單晶膜646包括被耦合于第一接觸層612的超薄單晶垂直第一源/漏區(qū)651和被耦合于第二接觸層616的超薄單晶垂直第二源/漏區(qū)652。超薄p型單晶垂直體區(qū)653沿氧化物層614的側(cè)部或相對側(cè)存在并將第一源/漏區(qū)651耦合于第二源/漏區(qū)652。依照圖6A中所示的過程實施例，諸如通過CVD技術(shù)，n+摻雜的氧化物層621或如本領(lǐng)域的普通技術(shù)人員所將知道和理解的PSG層被淀積于支柱640-1和640-2上。該n+摻雜的氧化物層621然后被平整化以去離支柱640-1和640-2的頂部表面。進(jìn)行刻蝕過程以在溝槽630的底部留下大約50nm。接下來，未摻雜的多晶硅層622或未摻雜的氧化物層622被淀積于支柱640-1和640-2上并被CMP平整化以再次從支柱640-1和640-2的頂部表面去除。然后，諸如通過RIE來刻蝕未摻雜的多晶硅層622以沿氧化物層614的側(cè)部或相對側(cè)在溝槽630中留下100nm或以下的厚度。接下來，諸如通過CVD過程，另一個n+摻雜的氧化物層621或如本領(lǐng)域的普通技術(shù)人員所將知道和理解的PSG層被淀積于支柱640-1和640-2上。該結(jié)構(gòu)現(xiàn)在如圖6A中所出現(xiàn)的。
圖6B說明在制造步驟接下來的序列之后的結(jié)構(gòu)。在圖6B中，熱處理被應(yīng)用以使n型摻雜劑從例如分別為621和623的PSG層擴(kuò)散出來到垂直超薄單晶膜646中以另外形成分別為651和652的漏和源區(qū)。接下來，如圖6B所示，如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將知道和理解的，選擇性刻蝕被執(zhí)行以去除溝槽630中的頂部PSG層623和未摻雜的多晶硅層622或氧化物層622。該結(jié)構(gòu)現(xiàn)在如圖6B中所出現(xiàn)的。
接下來，在圖6C中，諸如通過熱氧化，如本領(lǐng)域的技術(shù)人員將知道和理解的，薄柵氧化物625生長用于超薄單晶垂直體區(qū)653的表面上的超薄單晶垂直晶體管或超薄體晶體管。接下來，摻雜的n+型多晶硅層642可被淀積以形成用于超薄單晶垂直晶體管或超薄體晶體管的柵642。該結(jié)構(gòu)然后經(jīng)歷CMP過程以從支柱640-1和640-2的頂部表面去除摻雜的n+型多晶硅層642，并被RIE刻蝕以形成用于超薄單晶垂直晶體管或超薄體晶體管的柵642的所需厚度。在一個實施例中，摻雜的n+型多晶硅層642被RIE刻蝕以形成被集成形成的、水平取向的浮柵642，其具有小于100納米的垂直側(cè)，與超薄單晶垂直體區(qū)653相對。接下來，諸如通過CVD過程來淀積氧化物層644，并且通過CMP過程來平整化，從而填充溝槽630。依照上述技術(shù)進(jìn)行刻蝕過程以從所述結(jié)構(gòu)除去氮化物層620。這可包括使用磷酸的磷刻蝕過程。該結(jié)構(gòu)現(xiàn)在如圖6C中所示而出現(xiàn)。
圖6D說明制造步驟接下來的序列。在圖6D中，諸如通過RIE，水平取向的浮柵642的頂部上的氧化物層644被屏蔽和刻蝕以去除層間多晶的(interpoly)柵絕緣體或控制柵絕緣體將被形成的區(qū)域中的氧化物層644。接下來，層間多晶的柵絕緣體或控制柵絕緣體660被形成。如本領(lǐng)域的普通技術(shù)人員將知道和理解的，層間多晶的柵絕緣體或控制柵絕緣體660可以是熱生長的氧化物層660或淀積的氮氧化物控制柵絕緣體層660。層間多晶的柵絕緣體或控制柵絕緣體660被形成至近似2到4納米的厚度。接下來，多晶硅控制柵662被形成。可通過常規(guī)的照相平板印刷技術(shù)來形成多晶硅控制柵以便于圖形化，然后諸如通過CVD來淀積水平取向的浮柵642上的多晶硅控制柵線。諸如通過CVD，另一個氧化物層可被淀積于該結(jié)構(gòu)的表面上以繼續(xù)進(jìn)行進(jìn)一步的制造步驟。
如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，接觸可被形成于支柱640-1和640-2的頂部上的第二接觸層616以繼續(xù)互連線664的形成和標(biāo)準(zhǔn)BEOL過程。這些方法可包括常規(guī)的接觸孔、端子金屬和水平間絕緣體(inter level insulator)步驟以完成元和外圍電路的接線。圖6E是完整結(jié)構(gòu)的透視圖。并且，圖6F是沿切割線6F-6F所取的相同內(nèi)容的橫斷面視圖。
可替換的是，制造的以上序列可已被遵循而減去了替換柵步驟。在該可替換實施例中，所述過程將已再次從類似于圖5C中所示的結(jié)構(gòu)開始。然而，在圖6A中，共形氮化物層將已被淀積至近似10nm然后被定向刻蝕以在支柱的側(cè)壁上留下氮化物。熱氧化物將生長以隔離源線602或y尋址線條602的曝露段。然后將通過各向同性刻蝕(例如磷酸)除去氮化物，并且近似1到2nm的薄隧道效應(yīng)、浮柵氧化物將生長于曝露的超薄單晶膜646的壁上。n型多晶硅層將被淀積以填充溝槽(例如＞100nm)并被平整化(例如通過CMP)然后被略微凹陷于超薄單晶膜646頂部水平以下。該過程然后將以如上述的刻蝕過程而簡單地繼續(xù)，從而從所述結(jié)構(gòu)除去氮化物層620。這可包括使用磷酸的磷刻蝕過程。從圖6C往前，該過程將如以上所述繼續(xù)以完成所述結(jié)構(gòu)。
圖7A-7E說明了一個實施例的過程描述，通過該實施例，垂直浮柵和垂直控制柵可沿垂直超薄晶體管體結(jié)構(gòu)的側(cè)部形成。這些結(jié)構(gòu)可由集成電路制造領(lǐng)域的一些技術(shù)人員基于閱讀本公開內(nèi)容而實現(xiàn)。在以下過程步驟中建議的尺寸適合于0.1μm CD技術(shù)并可為其它CD大小而相應(yīng)地按比例縮放。圖7A表示類似于圖5C中所示的結(jié)構(gòu)。就是說，圖7A示出了在溝槽730中沿支柱740-1和740-2的側(cè)壁的超薄單晶膜746。此時超薄單晶膜746包括被耦合于第一接觸層712的超薄單晶垂直第一源/漏區(qū)751和被耦合于第二接觸層716的超薄單晶垂直第二源/漏區(qū)752。超薄p型單晶垂直體區(qū)753沿氧化物層714的側(cè)部或相對側(cè)存在并將第一源/漏區(qū)751耦合于第二源/漏區(qū)752。依照圖7A中所示的過程實施例，諸如通過CVD，近似10nm的共形氮化物層被淀積并被定向刻蝕以僅在支柱740-1和740-2的側(cè)壁上留下。氧化物層721然后諸如通過熱氧化而生長至近似20nm的厚度以隔離曝露的位線條702。支柱740-1和740-2的側(cè)壁上的共形氮化物層防止沿超薄單晶膜746的氧化。然后使用如本領(lǐng)域的普通技術(shù)人員所將知道和理解的常規(guī)除去過程來除去氮化物層。該結(jié)構(gòu)現(xiàn)在如圖7A中所出現(xiàn)的。
如圖7B中所示，薄隧道效應(yīng)氧化物756熱生長于曝露的超薄單晶膜746的側(cè)壁上。薄隧道效應(yīng)氧化物756生長至1到2nm的厚度。諸如通過CVD，n+摻雜的多晶硅材料或適當(dāng)?shù)慕饘?50被淀積以填充溝槽至近似40nm或以下的厚度。諸如通過CMP，n+摻雜的多晶硅材料750然后被平整化，并諸如通過RIE凹陷至略為在超薄單晶膜746的頂部水平以下的高度。氮化物層761然后諸如通過CVD來淀積至近似20nm的厚度以便于間隔物形成，并被定向刻蝕以在分別為718和720的厚氧化物和氮化物墊層的側(cè)壁上留下。該結(jié)構(gòu)現(xiàn)在如在圖7B中所示。
圖7C說明了在處理步驟接下來的序列之后的結(jié)構(gòu)。在圖7C中，氮化物間隔物761被用作掩模，并且支柱列之間的曝光的氧化物，例如圖3B中的氧化物333，在源線702之間被選擇性刻蝕至近似與源線/y尋址線702上的氧化物721相齊的深度。接下來，再次使用氮化物間隔物761作為掩模，曝露的n+摻雜的多晶硅材料750被選擇性刻蝕，停止于源線/y尋址線702上的氧化物層721上，由此在溝槽730中生成一對垂直取向的浮柵763。該結(jié)構(gòu)現(xiàn)在如圖7C中所出現(xiàn)的。
圖7D說明制造過程的本實施例中接下來的序列。在圖7D中，層間多晶的柵絕緣體或控制柵絕緣體760被形成于溝槽730中，其覆蓋垂直取向的浮柵763。如本領(lǐng)域的普通技術(shù)人員將知道和理解的，層間多晶的柵絕緣體或控制柵絕緣體760可以是熱生長的氧化物層760或淀積的氮氧化物控制柵絕緣體層760。層間多晶的柵絕緣體或控制柵絕緣體760被形成至近似7到15納米的厚度。n+摻雜的多晶硅材料或適當(dāng)?shù)臇挪牧?62諸如通過CVD而淀積以填充溝槽或柵通孔槽(gatethrough trough)730至近似100nm的厚度。然后諸如通過CMP來平整化n+摻雜的多晶硅材料762，停止于厚氮化物墊層720上。然后諸如通過RIE使n+摻雜的多晶硅材料762凹陷至近似超薄單晶膜746的頂部水平。接下來，從支柱740-1和740-2去除氮化物墊層720?？墒褂昧卓涛g或其它適當(dāng)?shù)募夹g(shù)來去除氮化物墊層。然后諸如通過CVD將氧化物775淀積于該結(jié)構(gòu)上以覆蓋表面。該結(jié)構(gòu)現(xiàn)在如圖7D中所出現(xiàn)的。
如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，接觸可被形成于支柱740-1和740-2的頂部上的第二接觸層716以繼續(xù)互連線764的形成和標(biāo)準(zhǔn)BEOL過程。這些方法可包括常規(guī)的接觸孔、端子金屬和水平間絕緣體步驟以完成元和外圍電路的接線。圖7E是完整結(jié)構(gòu)的透視圖。并且，圖7F是沿切割線7F-7F所取的相同內(nèi)容的橫斷面視圖。
圖8A-8E說明了一個實施例的過程描述，通過該實施例，垂直浮柵可沿垂直超薄晶體管體結(jié)構(gòu)的側(cè)部形成并且水平取向的控制柵可在垂直取向的浮柵上形成。這些結(jié)構(gòu)可由集成電路制造領(lǐng)域的一些技術(shù)人員基于閱讀本公開內(nèi)容而實現(xiàn)。在以下過程步驟中建議的尺寸適合于0.1μm CD技術(shù)并可為其它CD大小而相應(yīng)地按比例縮放。圖8A表示類似于圖5C中所示的結(jié)構(gòu)。就是說，圖8A示出了在溝槽830中沿支柱840-1和840-2的側(cè)壁的超薄單晶膜846。此時超薄單晶膜846包括被耦合于第一接觸層812的超薄單晶垂直第一源/漏區(qū)851和被耦合于第二接觸層816的超薄單晶垂直第二源/漏區(qū)852。超薄p型單晶垂直體區(qū)853沿氧化物層814的側(cè)部或相對側(cè)存在并將第一源/漏區(qū)851耦合于第二源/漏區(qū)852。依照圖8A中所示的過程實施例，諸如通過CVD，近似10nm的共形氮化物層被淀積并被定向刻蝕以僅在支柱840-1和840-2的側(cè)壁上留下。氧化物層821然后諸如通過熱氧化而生長至近似20nm的厚度以隔離曝露的位線條802。支柱840-1和840-2的側(cè)壁上的共形氮化物層防止沿超薄單晶膜846的氧化。然后使用如本領(lǐng)域的普通技術(shù)人員所將知道和理解的常規(guī)除去過程來除去氮化物層。該結(jié)構(gòu)現(xiàn)在如圖8A中所出現(xiàn)的。
如圖8B中所示，薄隧道效應(yīng)氧化物856熱生長于曝露的超薄單晶膜846的側(cè)壁上。薄隧道效應(yīng)氧化物856生長至1到2nm的厚度。諸如通過CVD，n+摻雜的多晶硅材料或適當(dāng)?shù)慕饘?50被淀積以填充溝槽至近似40nm或以下的厚度。諸如通過CMP，n+摻雜的多晶硅材料850然后被平整化，并諸如通過RIE凹陷至略為在超薄單晶膜846的頂部水平以下的高度。氮化物層861然后諸如通過CVD來淀積至近似50nm的厚度以便于間隔物形成，并被定向刻蝕以在分別為818和820的厚氧化物和氮化物墊層的側(cè)壁上留下。該結(jié)構(gòu)現(xiàn)在如在圖8B中所示。
圖8C說明了在處理步驟接下來的序列之后的結(jié)構(gòu)。在圖8C中，氮化物間隔物861被用作掩模，并且支柱列中間的曝光的氧化物，例如圖3B中的氧化物333，在源線802之間被選擇性刻蝕至近似與源線/y尋址線802上的氧化物821相齊的深度。接下來，再次使用氮化物間隔物861作為掩模，曝露的n+摻雜的多晶硅材料850被選擇性刻蝕，停止于源線/y尋址線802上的氧化物層821上，由此在溝槽830中生成一對垂直取向的浮柵863。該結(jié)構(gòu)現(xiàn)在出現(xiàn)于圖8C中。
圖8D說明制造過程的本實施例中接下來的序列。在圖8D中，氧化物層880被淀積于溝槽830中，其覆蓋垂直取向的浮柵863。氧化物層880諸如通過CMP來平整化，停止于厚氮化物墊層820上。氧化物層880然后諸如通過RIE被凹陷至近似超薄單晶膜846的頂部水平。接下來，氮化物墊層820從支柱840-1和840-2被去除，并且氮化物間隔物861亦被去除?？墒褂昧卓涛g或其它適當(dāng)?shù)募夹g(shù)來去除氮化物墊層820和氮化物間隔物861。層間多晶的柵絕緣體或控制柵絕緣體860被形成于溝槽830中的氧化物層880上和垂直取向的浮柵863上。如本領(lǐng)域的普通技術(shù)人員將知道和理解的，層間多晶的柵絕緣體或控制柵絕緣體860可以是熱生長的氧化物層860或淀積的氮氧化物控制柵絕緣體層860。層間多晶的柵絕緣體或控制柵絕緣體860在垂直取向的浮柵863上被形成至近似2到4納米的厚度。n+摻雜的多晶硅材料或適當(dāng)?shù)臇挪牧?62諸如通過CVD而淀積于層間多晶的柵絕緣體或控制柵絕緣體860上和垂直取向的浮柵863上至近似50nm的厚度。如本領(lǐng)域的普通技術(shù)人員將知道和理解的，然后多晶硅材料862被圖形化為水平條或控制柵線。氧化物875然后可諸如通過CVD而淀積以覆蓋表面。該結(jié)構(gòu)現(xiàn)在如圖8D中所出現(xiàn)的。
如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，接觸可被形成于支柱840-1和840-2的頂部上的第二接觸層816以繼續(xù)互連線864的形成和標(biāo)準(zhǔn)BEOL過程。這些方法可包括常規(guī)的接觸孔、端子金屬和水平間絕緣體步驟以完成元和外圍電路的接線。圖8E是完整結(jié)構(gòu)的透視圖。
圖9示出常規(guī)的NOR-NOR邏輯陣列900，通過在陣列中線的交點處制造薄氧化物柵晶體管，例如邏輯元901-1，901-2，...901-N和903-1，903-2，...903-N，或在這樣的交點處不制造薄氧化物柵晶體管，例如缺少了薄氧化物晶體管902-1，902-2，...902-N，該陣列在柵掩模水平是可編程的。如本領(lǐng)域的普通技術(shù)人員基于閱讀本公開內(nèi)容而將理解的，相同的技術(shù)被常規(guī)地用于形成未示出的其它類型的邏輯陣列。如圖9中所示，分別為916和918的許多耗盡模式NMOS晶體管被用作負(fù)載器件。
圖9中所示的常規(guī)邏輯陣列包括第一邏輯平面910，其在輸入線912處接收許多輸入信號。在該實例中，沒有反相器被提供用于產(chǎn)生該輸入信號的求補(bǔ)。然而，當(dāng)在特定應(yīng)用中需要時，第一邏輯平面910可包括反相器以產(chǎn)生求補(bǔ)信號。
第一邏輯平面910包括許多薄氧化物柵晶體管，例如晶體管901-1，901-2，...901-N。薄氧化物柵晶體管901-1，901-2，...901-N位于輸入線912和互連線914的交點。在圖9的常規(guī)PLA中，薄氧化物柵晶體管，例如晶體管901-1，901-2，...901-N的這種選擇性制造被稱為編程，這是因為由可編程邏輯陣列實施的邏輯功能是通過陣列中輸入線912和互連線914的交點處的薄氧化物柵晶體管或邏輯元901-1，901-2，...901-N的選擇性安排而輸入到陣列中的。
在該實施例中，每個互連線914用作用于輸入線912的NOR門，所述輸入線通過陣列的薄氧化物柵晶體管901-1，901-2，...901-N連接于互連線914。例如，互連線914A用作用于輸入線912A和912B上的信號的NOR門。就是說，互連線914A被維持在高電勢，除非被耦合于互連線914A的薄氧化物柵晶體管901-1，901-2，...901-N的一個或多個由一個輸入線912上的高邏輯電平信號開啟。當(dāng)控制柵地址通過輸入線912激勵時，每個薄氧化物柵晶體管，例如晶體管901-1，901-2，...901-N導(dǎo)通，其執(zhí)行NOR正邏輯電路功能，OR電路功能的反相由通過陣列的薄氧化物柵晶體管901-1，901-2，...901-N進(jìn)行的到互連線914上的數(shù)據(jù)的反相而如圖9中所示，提供了第二邏輯平面924，其包括許多薄氧化物柵晶體管，例如晶體管903-1，903-2，...903-N。薄氧化物柵晶體管903-1，903-2，...903-N位于互連線914和輸出線920的交點。在此，第二邏輯平面924的邏輯功能再次由第二邏輯平面924中的互連線914和輸出線920的交點處薄氧化物柵晶體管903-1，903-2，...903-N的選擇性安排來實施。第二邏輯平面924亦被配置以使輸出線920包括來自互連線914的信號的邏輯NOR功能，所述互連線通過第二邏輯平面924的薄氧化物柵晶體管903-1，903-2，...903-N耦合于特定的輸出線920。這樣，在圖9中，如本領(lǐng)域的普通技術(shù)人員所知道的和通過閱讀本公開內(nèi)容而將理解的，每個線上的輸入信號可被用于驅(qū)動NOR邏輯陣列中的晶體管的柵。
圖10說明依照本發(fā)明所講形成的新型在使用中可編程的邏輯陣列(PLA)的實施例。在圖10中，PLA1000使用二電平邏輯途徑來實施說明性邏輯功能。具體而言，PLA1000包括第一和第二邏輯平面1010和1022。在該實例中，使用NOR-NOR邏輯來實施邏輯功能。如圖10中所示，第一和第二邏輯平面1010和1022每個都分別包括邏輯元或浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N的陣列，如結(jié)合圖3A和8E而較詳細(xì)描述和示出的，其具有被耦合于源線或傳導(dǎo)性源平面的其第一源/漏區(qū)。這些浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N被配置成實施FPLA1000的邏輯功能。浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N被示出為n溝道浮柵晶體管。還有，如圖10中所示，許多p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管被提供為分別為1016和1024的負(fù)載器件晶體管，它們的漏區(qū)被耦合于電壓電勢(VDD)。分別為1016和1024的這些負(fù)載器件晶體管對浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N求補(bǔ)操作以形成負(fù)載反相器。
應(yīng)指出，提供圖10的配置是為了舉例而不是為了局限。具體而言，本發(fā)明所講不局限于NOR-NOR途徑的可編程邏輯陣列。此外，本申請所講不局限于圖10中所示的特定邏輯功能。通過使用各種二電平邏輯途徑的任何一個，在本發(fā)明的有分別為1016和1024的負(fù)載器件晶體管以及浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N的可編程邏輯陣列中可實施其它邏輯功能。
第一邏輯平面1010在輸入線1012處接收許多輸入信號。在該實例中，沒有反相器被提供用于產(chǎn)生所述輸入信號的求補(bǔ)。然而，當(dāng)在特定應(yīng)用中需要時，第一邏輯平面1010可包括反相器以產(chǎn)生求補(bǔ)信號。
第一邏輯平面1010包括形成陣列的多個浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N。浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N位于輸入線1012和互連線1014的交點。不是所有的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N都在第一邏輯平面中在工作上導(dǎo)通。相反，如在以下所詳述的，浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N被選擇性編程以響應(yīng)輸入線1012并改變互連線1014的電勢以實施所需邏輯功能。這種選擇性互連被稱為編程是因為由可編程邏輯陣列實施的邏輯功能是通過陣列中輸入線1012和互連線1014的交點處所使用的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N而輸入到陣列中的。
在該實施例中，每個互連線1014用作用于輸入線1012的NOR門，所述輸入線通過陣列1000的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N連接于互連線1014。例如，互連線1014A用作用于輸入線1012A、1012B和1012C上信號的NOR門。垂直浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N的可編程性是通過對垂直浮柵充電而實現(xiàn)的。當(dāng)垂直浮柵被充電時，那個浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N將保持?jǐn)酄顟B(tài)直到它被重新編程。對垂直浮柵施加和去除電荷在以下被較詳細(xì)地討論。被編程于斷狀態(tài)的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N保持那個狀態(tài)，直到電荷從其垂直浮柵被去除。
不具有對應(yīng)的被充電的垂直浮柵的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N在通狀態(tài)或斷狀態(tài)下工作，其中由輸入線1012A、1012B和1012C接收的輸入信號確定可適用的狀態(tài)。如果任何輸入線1012A、1012B和1012C通過輸入線1012A、1012B和1012C所接收的輸入信號而開啟，則接地被提供于負(fù)載器件晶體管1016。負(fù)載器件晶體管1016被附著于互連線1014。當(dāng)被連接于對應(yīng)的輸出線的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N的任何一個被激勵時，負(fù)載器件晶體管1016提供低電壓電平。這執(zhí)行了NOR邏輯電路功能，OR電路功能的反相由通過陣列1000的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N進(jìn)行的到互連線1014的數(shù)據(jù)的反相而產(chǎn)生。當(dāng)浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N處于斷狀態(tài)時，開路(open)被提供于負(fù)載器件晶體管1016的漏。當(dāng)負(fù)載器件晶體管1016通過在負(fù)載器件晶體管1016的柵接收的時鐘信號(Φ)而開啟時，VDD電壓電平被施加給對應(yīng)的輸入線，例如用于第二邏輯平面1022的互連線1014。如結(jié)合圖3A-8E所詳述的，在此所述的浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N的每個是依照本發(fā)明所講而形成的。
以類似方式，第二邏輯平面1022包括浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N的第二陣列，其被選擇性編程以提供實施特定邏輯功能所需的二電平邏輯的第二電平。在該實施例中，浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N的陣列亦被配置以使輸出線1020包括來自互連線1014的信號的邏輯NOR功能，所述互連線通過第二邏輯平面1012的浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N耦合于特定輸出線。
垂直浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N的可編程性是通過對垂直浮柵充電而實現(xiàn)的。當(dāng)垂直浮柵被充電時，那個浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N將保持?jǐn)酄顟B(tài)直到它被重新編程。對垂直浮柵施加和去除電荷在以下被較詳細(xì)地討論。被編程于斷狀態(tài)的浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N保持那個狀態(tài)，直到電荷從垂直浮柵被去除。
不具有對應(yīng)的被充電的垂直浮柵的浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N工作在通狀態(tài)或斷狀態(tài)下，其中由互連線1014接收的信號確定可適用的狀態(tài)。如果任何互連線1014被開啟，則通過將地電勢施加給被耦合于在此所述的晶體管第一源/漏區(qū)的源線或傳導(dǎo)性源平面將地提供于負(fù)載器件晶體管1024。負(fù)載器件晶體管1024被附著于輸出線1020。當(dāng)被連接于對應(yīng)的輸出線的浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N的任何一個被激勵時，負(fù)載器件晶體管1024提供低電壓電平。這執(zhí)行了NOR邏輯電路功能，OR電路功能的反相由通過陣列1000的浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N進(jìn)行的輸出線1020的數(shù)據(jù)的反相而產(chǎn)生。當(dāng)浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N處于斷狀態(tài)時，開路被提供于負(fù)載器件晶體管1024的漏。當(dāng)負(fù)載器件晶體管1024通過在負(fù)載器件晶體管1024的柵接收的時鐘信號(Φ)而開啟時，VDD電壓電平被施加給用于第二邏輯平面1022的對應(yīng)的輸出線1020。以這種方式，利用一般的PLA陣列結(jié)構(gòu)最容易地實施了NOR-NOR電可編程邏輯陣列。如結(jié)合圖3A-8E所詳述的，在此所述的浮柵驅(qū)動器晶體管1002-1，1002-2，...1002-N的每個是依照本發(fā)明所講而形成的。
這樣，圖10示出了邏輯陣列中有超薄體的新型、非易失性的浮柵晶體管的應(yīng)用。如果浮柵驅(qū)動器晶體管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N用垂直浮柵上的負(fù)電荷來編程，則它從陣列中被有效地去除。以這種方式，即使當(dāng)電路處于終接電路中或處于現(xiàn)場中并且被用于一個系統(tǒng)中時，陣列邏輯功能亦可被編程。
浮柵上所存電荷的不存在和存在通過對輸入線1012或控制柵線和y列/源線進(jìn)行尋址以形成特定浮柵處地址的一致性而讀取?？刂茤啪€將以例如1.0伏的某種電壓被驅(qū)動為正并且y列/源線被接地，如果浮柵未用電子來充電，則垂直側(cè)壁晶體管將開啟，趨向于保持那個特定行上的互連線處于下狀態(tài)(down)，表示元中所存“一”的存在。如果該特定浮柵用所存電子來充電，所述晶體管將不開啟并且表示元中所存“零”的存在。以這種方式，特定浮柵上所存的數(shù)據(jù)可被讀取。實際上，通過不僅對單個浮柵而且對特定控制柵尋址線的每側(cè)上的相鄰的支柱的行中的浮柵二者均進(jìn)行尋址，數(shù)據(jù)以“位對”被讀出。通過熱電子注入將數(shù)據(jù)存儲到所述元中。在此情況下，被耦合于超薄單晶垂直第二源/漏區(qū)的互連線用0.1微米技術(shù)的較高漏電壓如2伏來驅(qū)動，并且通過兩倍于該值的范圍內(nèi)的某種額定電壓來尋址控制柵線。超薄單晶垂直浮柵晶體管的溝道中所產(chǎn)生的熱電子將通過柵或隧道注入到尋址方案所選的晶體管的浮柵上。擦除是通過以下來實現(xiàn)的用負(fù)電壓驅(qū)動控制柵線并用正偏壓驅(qū)動晶體管的源線，因此總的電壓差處于3伏的量級，導(dǎo)致電子隧穿離開浮柵。依照本發(fā)明的一個實施例，能以“位對”來擦除數(shù)據(jù)，這是因為控制柵的每側(cè)上的浮柵均可被同時擦除。該體系結(jié)構(gòu)服從塊尋址方案，其中陣列的部分同時被擦除和復(fù)位。
圖11是依照本發(fā)明所講電子系統(tǒng)1100的高水平組織的簡化方塊圖。如圖11中所示，電子系統(tǒng)1100是一種這樣的系統(tǒng)其功能元件由算術(shù)/邏輯單元(ALU)例如處理器1120、控制單元1130、存儲器單元1140或存儲器裝置1140以及輸入/輸出(I/O)裝置1150組成。通常這種電子系統(tǒng)1100將具有本地的一組指令，所述指令指定待由ALU1120對數(shù)據(jù)執(zhí)行的操作以及ALU 1120、存儲器裝置1140和I/O裝置1150之間的其它交互。存儲器裝置1140包含數(shù)據(jù)加上所存的指令清單。
通過連續(xù)循環(huán)經(jīng)過導(dǎo)致從存儲器裝置1140獲取并執(zhí)行指令的一組操作，控制單元1130協(xié)調(diào)ALU1120、存儲器裝置1140和I/O裝置1150之間的所有操作。依照本發(fā)明所講，在使用中可編程的邏輯陣列可被實施成執(zhí)行由這些部件執(zhí)行的許多邏輯功能。對于ALU 1120、控制單元1130和I/O裝置1150，任意的邏輯功能可以以本領(lǐng)域技術(shù)人員眾所周知的“積和”的形式而實現(xiàn)?？墒褂萌魏蔚刃У亩娖竭壿嬇渲脕韺嵤┻壿嫻δ芊e和AND-OR、NAND-NAND、NOR-OR、OR-NOR、AND-NOR、NAND-AND、或者OR-AND。
結(jié)論為了舉例而不是為了局限，已參照有超薄體晶體管的在使用中可編程的邏輯陣列描述了以上結(jié)構(gòu)和制造方法。示出了不同類型的浮動和控制柵結(jié)構(gòu)，其可被利用于三種不同類型的基片上以形成在使用中可編程的邏輯陣列。
已表明邏輯陣列中越來越高的密度要求導(dǎo)致結(jié)構(gòu)和晶體管越來越小的尺寸。常規(guī)的平面晶體管結(jié)構(gòu)難以按比例縮放至深亞微米尺寸體系(regime)。本發(fā)明提供了在沿氧化物支柱的側(cè)壁生長的超薄單晶硅膜中制造的浮柵晶體管。有超薄體區(qū)的這些浮柵晶體管自然地按比例縮放至越來越小的尺寸，同時保留較小器件的性能優(yōu)點。用于較高密度和較高性能的較小尺寸的優(yōu)點均在本發(fā)明的可編程邏輯陣列中實現(xiàn)。
依照本發(fā)明所講，任何任意的組合邏輯功能能以所謂的積和的形式而實現(xiàn)?？赏ㄟ^使用二電平邏輯配置，如圖10中所示的NOR-NOR陣列或通過NOR門和NAND門的組合來實施積和。NAND的門可通過有經(jīng)反相的輸入的NOR門來實現(xiàn)。通過斷開與基片隔離的支柱中的第一接觸層，這些陣列可被現(xiàn)場編程或擦除并重新編程以實現(xiàn)所需邏輯功能。
權(quán)利要求
1.一種在使用中可編程的邏輯陣列，包括第一邏輯平面，其接收多個輸入信號，該第一邏輯平面具有以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出；第二邏輯平面，具有以行和列被安排的多個邏輯元，其接收第一邏輯平面的輸出并被互連以產(chǎn)生多個邏輯輸出以使在使用中可編程的邏輯陣列實施邏輯功能；并且其中每個邏輯元都包括垂直支柱，其從半導(dǎo)體基片向外延伸，其中每個支柱都包括由氧化物層分開的單晶第一接觸層和第二接觸層；以及至少一個單晶超薄垂直浮柵晶體管，其被選擇性地布置得與所述垂直支柱相鄰，其中每個單晶垂直浮柵晶體管都包括被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；以及與所述超薄單晶垂直體區(qū)相對的浮柵。
2.權(quán)利要求1的在使用中可編程的邏輯陣列，其中第一邏輯平面和第二邏輯平面每個都包括NOR平面。
3.權(quán)利要求1的在使用中可編程的邏輯陣列，其中超薄單晶垂直體區(qū)包括具有小于100納米垂直長度的溝道，并且其中超薄單晶垂直體區(qū)具有小于10納米的水平寬度。
4.權(quán)利要求1的在使用中可編程的邏輯陣列，其中超薄單晶垂直體區(qū)從固相外延生長而形成。
5.權(quán)利要求1的在使用中可編程的邏輯陣列，其中單晶超薄垂直浮柵晶體管包括相鄰于浮柵的溝槽中形成的控制柵。
6.權(quán)利要求1的在使用中可編程的邏輯陣列，其中單晶超薄垂直浮柵晶體管包括位于所述浮柵之上的控制柵。
7.權(quán)利要求1的在使用中可編程的邏輯陣列，其中溝槽分開支柱的相鄰行，并且該溝槽容納輸入線，該輸入線用作控制線以便于對溝槽的任一側(cè)上的所選晶體管的浮柵進(jìn)行尋址。
8.權(quán)利要求1的在使用中可編程的邏輯陣列，其中溝槽分開支柱的相鄰行，并且該溝槽容納用于在溝槽的相對側(cè)上形成的相應(yīng)的單晶超薄垂直浮柵晶體管的兩個浮柵。
9.權(quán)利要求1的在使用中可編程的邏輯陣列，其中超薄單晶垂直體區(qū)包括輕微摻雜的體區(qū)，因此單晶超薄垂直浮柵晶體管起到完全耗散的晶體管的作用。
10.權(quán)利要求1的在使用中可編程的邏輯陣列，其中支柱的單晶第一接觸層被耦合在一起。
11.一種可編程邏輯陣列，包括多個輸入線，用于接收輸入信號；多個輸出線；以及一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中第一邏輯平面和第二邏輯平面包括以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中每個邏輯元都包括超薄單晶垂直第一源/漏區(qū)；超薄單晶垂直第二源/漏區(qū)；耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；其中用于第一和第二超薄單晶垂直源/漏區(qū)的水平結(jié)深度大大小于超薄單晶垂直體區(qū)的垂直長度；以及與超薄單晶垂直體區(qū)相對的浮柵。
12.一種可編程邏輯陣列，包括多個輸入線，用于接收輸入信號；多個輸出線；以及一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中第一邏輯平面和第二邏輯平面包括以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中每個邏輯元都包括垂直支柱，其從半導(dǎo)體基片向外延伸，其中該支柱包括由氧化物層分開的單晶第一接觸層和第二接觸層；以及至少一個單晶超薄垂直浮柵晶體管，其被布置得與所述垂直支柱相鄰，其中所述至少一個單晶垂直浮柵晶體管包括；被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；以及與所述超薄單晶垂直體區(qū)相對的浮柵。
13.權(quán)利要求12的可編程邏輯陣列，其中每個輸入線整體地形成用于尋址浮柵的控制柵。
14.權(quán)利要求12的可編程邏輯陣列，其中每個輸入線整體地形成在與浮柵相對的溝槽中形成的控制柵。
15.權(quán)利要求12的可編程邏輯陣列，其中每個超薄單晶垂直體區(qū)都包括具有小于100納米垂直長度的p型溝道。
16.權(quán)利要求12的可編程邏輯陣列，其中可編程邏輯陣列包括多個埋入的源線，其與第一接觸層整體地形成并且通過氧化物層與半導(dǎo)體基片分開。
17.權(quán)利要求12的可編程邏輯陣列，其中每個輸入線都包括水平取向的輸入線，其具有小于100納米的垂直側(cè)長度。
18.權(quán)利要求12的可編程邏輯陣列，其中每個輸入線都包括垂直取向的輸入線，其具有小于100納米的垂直長度。
19.一種可編程邏輯陣列，包括多個輸入線，用于接收輸入信號；多個輸出線；以及一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中第一邏輯平面和第二邏輯平面包括以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中每個邏輯元都包括垂直支柱，其從半導(dǎo)體基片向外延伸，其中該支柱包括由氧化物層分開的單晶第一接觸層和第二接觸層；一對單晶超薄垂直晶體管，其沿所述支柱的相對側(cè)形成，其中每個單晶垂直晶體管都包括；被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；以及與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；其中用于所述單晶垂直晶體管的表面空間電荷區(qū)隨著晶體管其它尺度的按比例縮小而按比例縮??；以及與所述超薄單晶垂直體區(qū)相對的浮柵，并且其中浮柵被形成于所述多個支柱的行之間的溝槽中，并且被共享于與相鄰的支柱的列中的溝槽相鄰的超薄單晶垂直浮柵晶體管之間；多個埋入的源線，其由單晶半導(dǎo)體材料形成，并且被布置于陣列中的支柱以下以便于與陣列中支柱的第一接觸層互連；并且其中所述多個輸入線的每個都被布置于所述支柱的行之間，并且與單晶垂直浮柵晶體管的浮柵相對以便于用作控制柵。
20.權(quán)利要求19的可編程邏輯陣列，其中每個超薄單晶垂直體區(qū)都包括具有小于100納米垂直長度的p型溝道。
21.權(quán)利要求19的可編程邏輯陣列，其中所述多個埋入的源線與第一接觸層整體地形成并且通過氧化物層與半導(dǎo)體基片分開。
22.權(quán)利要求19的可編程邏輯陣列，其中每個輸入線都包括水平取向的輸入線并且通過絕緣體層與浮柵分開。
23.一種低電壓可編程邏輯陣列，包括多個輸入線，用于接收輸入信號；多個輸出線；以及第一邏輯平面，其接收所述多個輸入線上的多個輸入信號，該第一邏輯平面具有以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出；第二邏輯平面，其通過多個互連線耦合于所述第一邏輯平面，該第二邏輯平面具有以行和列被安排的多個邏輯元，其接收互連線上第一邏輯平面的輸出并被互連以在輸出線上產(chǎn)生多個邏輯輸出以使所述可編程邏輯陣列實施邏輯功能；并且其中每個邏輯元都包括垂直支柱，其在輸入線和互連線的交點處以及互連線和輸出線的交點處從半導(dǎo)體基片向外延伸，其中每個支柱都包括由氧化物層分開的單晶第一接觸層和第二接觸層；以及多個單晶超薄垂直晶體管，其沿每個支柱的所選側(cè)形成，其中每個單晶垂直晶體管都包括被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；以及與所述超薄單晶垂直體區(qū)相對并通過隧道氧化物與其分開的浮柵；多個埋入的源線，其由單晶半導(dǎo)體材料形成，并且被布置于陣列中的支柱以下以便于與陣列中相鄰的支柱的列的第一接觸層互連。
24.權(quán)利要求23的低電壓可編程邏輯陣列，其中所述多個輸入線被布置于第一邏輯平面中支柱的行之間的溝槽中并與單晶垂直晶體管的浮柵相對以便于用作控制柵，并且其中所述多個互連線耦合于支柱的列中的第二接觸層以便于在第一邏輯平面中實施邏輯功能。
25.權(quán)利要求23的低電壓可編程邏輯陣列，其中所述多個互連線被布置于第二邏輯平面中支柱的行之間的溝槽中并與單晶垂直晶體管的浮柵相對以便于用作控制柵，并且其中所述多個輸出線耦合于支柱的列中的第二接觸層以便于實施第二邏輯平面中的邏輯功能。
26.權(quán)利要求23的低電壓可編程邏輯陣列，其中相鄰的支柱的列由溝槽分開，并且每個溝槽都包括一對浮柵，其與所述溝槽的相對側(cè)上的超薄單晶垂直體區(qū)相對。
27.權(quán)利要求26的低電壓可編程邏輯陣列，其中第一邏輯平面中的每個所述輸入線都包括垂直取向的輸入線，其被形成于所述的一對浮柵之間的溝槽中以便于用作控制柵。
28.權(quán)利要求26的低電壓可編程邏輯陣列，其中第二邏輯平面中的每個所述互連線都包括垂直取向的互連線，其被形成于所述的一對浮柵之間的溝槽中以便于用作控制柵。
29.權(quán)利要求26的低電壓可編程邏輯陣列，其中第一邏輯平面中的每個所述輸入線都包括水平取向的輸入線，其位于所述的一對浮柵之上以便于用作控制柵。
30.權(quán)利要求26的低電壓可編程邏輯陣列，其中一對輸入線被形成于第一邏輯平面中的每個溝槽中的所述一對浮柵之上以便于用作控制線，并且一對互連線被形成于第二邏輯平面中的每個溝槽中的所述一對浮柵之上以便于用作控制線。
31.權(quán)利要求23的低電壓可編程邏輯陣列，其中每個單晶垂直晶體管都具有小于100納米的垂直長度和小于10納米的水平寬度。
32.一種電子系統(tǒng)，包括存儲器；被耦合于存儲器的處理器；并且其中處理器包括至少一個在使用中可編程的邏輯陣列，該邏輯陣列包括第一邏輯平面，其接收多個輸入信號，該第一邏輯平面具有以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出；第二邏輯平面，具有以行和列被安排的多個邏輯元，其接收第一邏輯平面的輸出并被互連以產(chǎn)生多個邏輯輸出以使所述可編程邏輯陣列實施邏輯功能；并且其中每個邏輯元都包括垂直支柱，其從半導(dǎo)體基片向外延伸，其中每個支柱都包括由氧化物層分開的單晶第一接觸層和第二接觸層；以及至少一個單晶超薄垂直晶體管，其被選擇性地布置相鄰所述垂直支柱，其中每個單晶垂直晶體管都包括被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；以及與所述垂直體區(qū)相對并通過隧道氧化物與其分開的浮柵。
33.權(quán)利要求32的電子系統(tǒng)，其中第一邏輯平面和第二邏輯平面每個都包括NOR平面。
34.權(quán)利要求32的電子系統(tǒng)，其中超薄單晶垂直體區(qū)包括具有小于100納米垂直長度的溝道，并且其中超薄單晶垂直體區(qū)具有小于10納米的水平寬度。
35.權(quán)利要求32的電子系統(tǒng)，其中超薄單晶垂直體區(qū)從固相外延生長而形成。
36.權(quán)利要求32的電子系統(tǒng)，其中單晶超薄垂直晶體管包括相鄰于超薄單晶垂直體區(qū)的溝槽中形成的垂直取向的浮柵。
37.權(quán)利要求32的電子系統(tǒng)，其中每個支柱都包括在該支柱的相對側(cè)上形成的一對單晶超薄垂直晶體管，并且其中每個單晶超薄垂直晶體管都包括浮柵，其被形成于所述支柱的相對側(cè)上相鄰于超薄單晶垂直體區(qū)的溝槽中。
38.權(quán)利要求37的電子系統(tǒng)，其中所述溝槽分開第一邏輯平面中的支柱的相鄰行，并且該溝槽容納輸入線，該輸入線用作控制柵以便于對溝槽的任一側(cè)上的相鄰的支柱的列中的晶體管的浮柵進(jìn)行尋址。
39.權(quán)利要求37的電子系統(tǒng)，其中一對輸入線被形成為與第一邏輯平面中的每個溝槽中的所述一對浮柵相對以便于用作控制線，并且一對互連線被形成為與第二邏輯平面中的每個溝槽中的所述一對浮柵相對以便于用作控制線。
40.權(quán)利要求32的電子系統(tǒng)，其中每個超薄單晶垂直體區(qū)都包括輕微摻雜的體區(qū)，因此單晶超薄垂直晶體管起到完全耗散的晶體管的作用。
41.權(quán)利要求32的電子系統(tǒng)，其中支柱的單晶第一接觸層被耦合在一起。
42.一種電子系統(tǒng)，包括存儲器；被耦合于存儲器的處理器；并且其中處理器包括至少一個可編程邏輯陣列，該邏輯陣列包括一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中第一邏輯平面和第二邏輯平面包括以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中每個邏輯元都包括超薄單晶垂直第一源/漏區(qū)；超薄單晶垂直第二源/漏區(qū)；耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；并且其中用于第一和第二超薄單晶垂直源/漏區(qū)的水平結(jié)深度大大小于超薄單晶垂直體區(qū)的垂直長度；以及與垂直體區(qū)相對并通過隧道氧化物與其分開的浮柵。
43.一種電子系統(tǒng)，包括存儲器；被耦合于存儲器的處理器；并且其中處理器包括至少一個可編程邏輯陣列，該邏輯陣列包括多個輸入線，用于接收輸入信號；多個輸出線；以及一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中第一邏輯平面和第二邏輯平面包括以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中每個邏輯元都包括垂直支柱，其從半導(dǎo)體基片向外延伸，其中每個支柱都包括由氧化物層分開的單晶第一接觸層和第二接觸層；以及多個單晶超薄垂直晶體管，其被布置得與所述垂直支柱相鄰，其中每個單晶垂直晶體管都包括；被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；和與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；以及與所述垂直體區(qū)相對并通過隧道氧化物與其分開的浮柵。
44.權(quán)利要求43的電子系統(tǒng)，其中每個輸入線整體地形成控制柵并與第一邏輯平面中單晶垂直晶體管的浮柵相對。
45.權(quán)利要求43的電子系統(tǒng)，其中每個輸出線都被耦合于第二邏輯平面中相鄰的支柱的行中的第二層。
46.權(quán)利要求43的電子系統(tǒng)，其中每個超薄單晶垂直體區(qū)都包括具有小于100納米垂直長度的p型溝道。
47.權(quán)利要求43的電子系統(tǒng)，其中可編程邏輯陣列包括多個埋入的源線，其與第一接觸層而整體地形成并且通過氧化物層與半導(dǎo)體基片分開。
48.權(quán)利要求43的電子系統(tǒng)，其中每個輸入線都包括水平取向的輸入線，其具有小于100納米的垂直側(cè)長度。
49.權(quán)利要求43的電子系統(tǒng)，其中每個輸入線都包括垂直取向的輸入線，其具有小于100納米的垂直長度。
50.一種電子系統(tǒng)，包括存儲器；被耦合于存儲器的處理器；并且其中處理器和存儲器的至少一個包括可編程邏輯陣列，該邏輯陣列包括多個輸入線，用于接收輸入信號；多個輸出線；第一邏輯平面，其接收所述多個輸入線上的多個輸入信號，該第一邏輯平面具有以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出；第二邏輯平面，其通過多個互連線耦合于所述第一邏輯平面，該第二邏輯平面具有以行和列被安排的多個邏輯元，其接收互連線上第一邏輯平面的輸出并被互連以在輸出線上產(chǎn)生多個邏輯輸出以使所述可編程邏輯陣列實施邏輯功能；其中每個邏輯元都包括垂直支柱，其在輸入線和互連線的交點處以及互連線和輸出線的交點處從半導(dǎo)體基片向外延伸，其中每個支柱都包括由氧化物層分開的單晶第一接觸層和第二接觸層；以及多個單晶超薄垂直晶體管，其沿每個支柱的所選側(cè)形成，其中每個單晶垂直晶體管都包括被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)；被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；以及與所述垂直體區(qū)相對在溝槽中形成并通過柵氧化物與其分開的浮柵；多個埋入的源線，其由單晶半導(dǎo)體材料形成，并且被布置于陣列中的支柱以下以便于與陣列中的支柱的第一接觸層互連。
51.權(quán)利要求50的電子系統(tǒng)，其中所述多個輸入線被布置于第一邏輯平面中支柱的行之間以便于對溝槽中單晶垂直晶體管的浮柵進(jìn)行尋址，并且其中所述多個互連線耦合于第一邏輯平面中支柱的行中的第二接觸層以便于實施第一邏輯平面中的邏輯功能。
52.權(quán)利要求50的電子系統(tǒng)，其中所述多個互連線被布置于第二邏輯平面中支柱的行之間以便于對溝槽中單晶垂直晶體管的浮柵進(jìn)行尋址，并且其中所述多個輸出線耦合于第二邏輯平面中支柱的行中的第二接觸層以便于實施第二邏輯平面中的邏輯功能。
53.權(quán)利要求51的電子系統(tǒng)，其中每個輸入線都包括垂直取向的輸入線，其具有小于100nm的垂直長度并被布置于第一邏輯平面中溝槽的相對側(cè)上的一對浮柵之間的溝槽中。
54.權(quán)利要求52的電子系統(tǒng)，其中每個互連線都包括垂直取向的互連線，其具有小于100nm的垂直長度并被布置于第二邏輯平面中溝槽的相對側(cè)上的一對浮柵之間的溝槽中。
55.權(quán)利要求50的電子系統(tǒng)，其中每個單晶垂直晶體管都具有小于100納米的垂直長度和小于10納米的水平寬度。
56.一種用于形成可編程邏輯陣列的方法，包括形成第一邏輯平面，其接收多個輸入信號，其中形成該第一邏輯平面包括形成以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出；形成第二邏輯平面，其中形成該第二邏輯平面包括形成以行和列被安排的多個邏輯元，其接收第一邏輯平面的輸出并被互連以產(chǎn)生多個邏輯輸出以使可編程邏輯陣列實施邏輯功能；并且其中形成每個邏輯元包括形成垂直支柱，其從半導(dǎo)體基片向外延伸，其中形成每個支柱包括形成由氧化物層分開的單晶第一接觸層和第二接觸層；以及形成單晶超薄垂直晶體管，其被布置得與所述垂直支柱相鄰，其中形成單晶垂直晶體管包括在所述支柱上淀積第二傳導(dǎo)性類型的輕微摻雜的多晶硅層，并且定向刻蝕第二傳導(dǎo)性類型的多晶硅層以僅在所述支柱的側(cè)壁上留下；對所述支柱進(jìn)行退火以使第二傳導(dǎo)性類型的輕微摻雜的多晶硅層再結(jié)晶并且垂直發(fā)生橫向外延固相再生長以形成第二傳導(dǎo)性類型的單晶垂直取向的材料；并且其中退火導(dǎo)致第一傳導(dǎo)性類型的單晶第一和第二接觸層使第一傳導(dǎo)性類型的單晶材料種晶生長到第二類型的輕微摻雜的多晶硅層，從而形成由體區(qū)分開的第一傳導(dǎo)性類型的垂直取向的第一和第二源漏區(qū)，所述體區(qū)由第二傳導(dǎo)性類型的單晶垂直取向的材料形成；以及形成與所述垂直體區(qū)相對并通過柵氧化物與其分開的浮柵。
57.權(quán)利要求56的方法，其中形成第一邏輯平面和第二邏輯平面每個都包括形成NOR平面。
58.權(quán)利要求56的方法，其中形成單晶垂直晶體管包括形成具有小于100納米垂直長度和小于10納米水平寬度的單晶垂直晶體管。
59.權(quán)利要求56的方法，其中形成單晶超薄垂直晶體管包括形成與浮柵相對的控制柵以便于接收所述多個輸入信號。
60.權(quán)利要求56的方法，其中形成單晶超薄垂直晶體管包括在每個支柱的相對側(cè)上形成一對單晶超薄垂直晶體管，以及相鄰于所述支柱的相對側(cè)上超薄單晶垂直體區(qū)在溝槽中形成浮柵。
61.權(quán)利要求56的方法，其中該方法包括形成分開支柱相鄰行的溝槽，并且形成溝槽包括在該溝槽中形成輸入線，其與所述溝槽的任一側(cè)上的超薄單晶垂直晶體管的浮柵相對。
62.權(quán)利要求56的方法，其中該方法進(jìn)一步包括形成被布置于支柱的行之間的浮柵之上的用于接收輸入信號并用于用作對第一邏輯平面中超薄單晶垂直晶體管的控制柵的一對輸入線。。
63.權(quán)利要求56的方法，其中形成超薄單晶垂直體區(qū)包括形成輕微摻雜的體區(qū)以使單晶超薄垂直晶體管起到完全耗散的晶體管的作用。
64.權(quán)利要求56的方法，其中形成單晶第一接觸層包括整體地形成較重?fù)诫s的源線，其將相鄰的支柱的列中的第一接觸層耦合在一起。
65.一種用于形成在使用中可編程的邏輯陣列的方法，包括形成多個輸入線，用于接收輸入信號；形成多個輸出線；以及形成一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中形成第一邏輯平面和第二邏輯平面形成以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中形成每個邏輯元包括形成超薄單晶垂直第一源/漏區(qū)；形成超薄單晶垂直第二源/漏區(qū)；形成耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)；其中形成每個邏輯元包括形成用于第一和第二超薄單晶垂直源/漏區(qū)的水平結(jié)深度，其大大小于超薄單晶垂直體區(qū)的垂直長度；以及形成與所述垂直體區(qū)相對并通過柵氧化物與其分開的浮柵。
66.一種用于形成可編程邏輯陣列的方法，包括形成多個輸入線，用于接收輸入信號；形成多個輸出線；以及形成一個或多個陣列，其具有在輸入線和輸出線之間被連接的第一邏輯平面和第二邏輯平面，其中形成第一邏輯平面和第二邏輯平面包括形成以行和列被安排的多個邏輯元，用于響應(yīng)于所接收的輸入信號在輸出線上提供積和項，其中形成每個邏輯元包括形成支柱，其從半導(dǎo)體基片向外延伸，其中形成每個支柱包括形成由氧化物層分開的單晶第一接觸層和第二接觸層；以及形成單晶超薄垂直晶體管，其被布置得與所述垂直支柱相鄰，其中形成所述單晶垂直晶體管包括在每個支柱上淀積第二傳導(dǎo)性類型的輕微摻雜的多晶硅層，并且定向刻蝕第二傳導(dǎo)性類型的多晶硅層以僅在所述支柱的側(cè)壁上留下；對所述支柱進(jìn)行退火以使第二傳導(dǎo)性類型的輕微摻雜的多晶硅層再結(jié)晶并且垂直發(fā)生橫向外延固相再生長以形成第二傳導(dǎo)性類型的單晶垂直取向的材料；并且其中退火導(dǎo)致第一傳導(dǎo)性類型的單晶第一和第二接觸層使第一傳導(dǎo)性類型的單晶材料的種晶生長到第二類型的輕微摻雜的多晶硅層，從而形成由體區(qū)分開的第一傳導(dǎo)性類型的垂直取向的第一和第二源漏區(qū)，所述體區(qū)由第二傳導(dǎo)性類型的單晶垂直取向的材料形成；以及形成與所述垂直體區(qū)相對并通過柵氧化物與其分開的浮柵。
67.權(quán)利要求66的方法，其中形成每個輸入線包括整體地形成控制柵，其與單晶超薄垂直晶體管的浮柵相對。
68.權(quán)利要求66的方法，其中形成第二傳導(dǎo)性類型的超薄單晶垂直體區(qū)包括形成具有小于100納米垂直長度的p型體區(qū)。
69.權(quán)利要求66的方法，其中形成可編程邏輯陣列包括形成多個埋入的源線，其與第一接觸層整體地形成并且通過氧化物層與半導(dǎo)體基片分開。
70.權(quán)利要求66的方法，其中形成每個輸入線包括形成水平取向的輸入線，其位于支柱的行之間的每個浮柵之上并且通過絕緣體層與浮動分開。
71.權(quán)利要求66的方法，其中形成每個輸入線包括形成垂直取向的輸入線，其與被布置于支柱的行之間的溝槽中的浮柵相對，并且其中每個輸入線都具有小于100納米的垂直長度。
72.一種用于形成低電壓可編程邏輯陣列的方法，包括形成多個輸入線，用于接收輸入信號；形成多個輸出線；以及形成第一邏輯平面，其接收所述多個輸入線上的多個輸入信號，其中形成該第一邏輯平面包括形成以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出；形成第二邏輯平面，其通過形成多個互連線而耦合于所述第一邏輯平面，其中形成該第二邏輯平面包括形成以行和列被安排的多個邏輯元，其接收互連線上第一邏輯平面的輸出并被互連以在輸出線上產(chǎn)生多個邏輯輸出以使所述可編程邏輯陣列實施邏輯功能；并且其中形成每個邏輯元包括形成垂直支柱，其在輸入線和互連線的交點處以及互連線和輸出線的交點處從半導(dǎo)體基片向外延伸，其中形成每個支柱包括形成由氧化物層分開的單晶第一接觸層和第二接觸層；以及在相對的每個支柱上形成一對單晶超薄垂直晶體管，其中形成每個單晶垂直晶體管包括在每個支柱上淀積第二傳導(dǎo)性類型的輕微摻雜的多晶硅層，并且定向刻蝕第二傳導(dǎo)性類型的多晶硅層以僅在所述支柱的側(cè)壁上留下；對所述支柱進(jìn)行退火以使第二傳導(dǎo)性類型的輕微摻雜的多晶硅層再結(jié)晶并且垂直發(fā)生橫向外延固相再生長以形成第二傳導(dǎo)性類型的單晶垂直取向的材料；并且其中退火導(dǎo)致第一傳導(dǎo)性類型的單晶第一和第二接觸層使第一傳導(dǎo)性類型的單晶材料的種晶生長到第二類型的輕微摻雜的多晶硅層，從而形成由體區(qū)分開的第一傳導(dǎo)性類型的垂直取向的第一和第二源漏區(qū)，所述體區(qū)由第二傳導(dǎo)性類型的單晶垂直取向的材料形成；以及形成與所述垂直體區(qū)相對并通過柵氧化物與其分開的浮動?xùn)?；以及形成多個埋入的源線，其由單晶半導(dǎo)體材料形成，并且被布置于陣列中的支柱之下以便于與陣列中支柱的第一接觸層互連。
73.權(quán)利要求72的方法，其中形成所述多個輸入線包括形成被布置于第一邏輯平面中支柱的行之間的溝槽中的多個輸入線以便于對在所述溝槽的相對側(cè)上相鄰于所述溝槽的單晶垂直晶體管的浮柵進(jìn)行尋址，并且其中形成所述多個互連線包括將所述多個互連線耦合于支柱的行中的第二接觸層以便于實施第一邏輯平面中的邏輯功能。
74.權(quán)利要求72的方法，其中形成所述多個互連線包括形成被布置于第二邏輯平面中支柱的行之間的溝槽中的多個互連線以便于對在所述溝槽的相對側(cè)上相鄰于所述溝槽的單晶垂直晶體管的浮柵進(jìn)行尋址，并且其中形成所述多個輸出線包括將所述多個輸出線耦合于支柱的行中的第二接觸層以便于實施第二邏輯平面中的邏輯功能。
75.權(quán)利要求73的方法，其中形成所述多個輸入線包括形成具有小于100納米垂直長度的垂直取向的輸入線。
76.權(quán)利要求72的方法，其中形成所述多個互連線包括形成水平取向的互連線，其被布置于第二邏輯平面中支柱的行之間以便于用作與第二邏輯平面中的浮柵相對的控制柵。
77.權(quán)利要求72的方法，其中形成每個單晶垂直晶體管包括形成具有小于100納米的垂直長度和小于10納米的水平寬度的單晶垂直晶體管。
全文摘要
用于具有超薄垂直體晶體管的在使用中可編程的邏輯陣列的結(jié)構(gòu)和方法被提供。在使用中可編程的邏輯陣列包括接收多個輸入信號的第一邏輯平面。第一邏輯平面具有以行和列被安排的多個邏輯元，其被互連以提供多個邏輯輸出。第二邏輯平面具有以行和列被安排的多個邏輯元，其接收第一邏輯平面的輸出并被互連以產(chǎn)生多個邏輯輸出以使在使用中可編程的邏輯陣列實施邏輯功能。每個邏輯元都包括從半導(dǎo)體基片向外延伸的垂直支柱。每個支柱都包括由氧化物層分開的單晶第一接觸層和第二接觸層。至少一個單晶超薄垂直浮柵晶體管被布置得與每個垂直支柱相鄰。單晶垂直浮柵晶體管包括被耦合于第一接觸層的超薄單晶垂直第一源/漏區(qū)，被耦合于第二接觸層的超薄單晶垂直第二源/漏區(qū)；以及與所述氧化物層相對并耦合第一和第二源/漏區(qū)的超薄單晶垂直體區(qū)。垂直浮柵與所述超薄單晶垂直體區(qū)相對。
文檔編號H01L29/788GK1491484SQ02804793
公開日2004年4月21日 申請日期2002年2月6日 優(yōu)先權(quán)日2001年2月9日
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