專利名稱：具有改進的導(dǎo)通狀態(tài)特性的高壓薄膜晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明包括一種在導(dǎo)通狀態(tài)下操作時具有改進的電流處理能力的高壓薄膜半導(dǎo)體絕緣體(SOI)器件。具體地說，本發(fā)明包括特定的SOI器件的結(jié)構(gòu)以及用于制造所述器件的方法，所述方法在本體和薄漂移區(qū)之間引入一個用于改變厚度的偏離區(qū)，這大大改進了SOI器件的電流處理能力。
本發(fā)明涉及一種適用于高電壓應(yīng)用的集成電路器件，具體地說，涉及一種利用半導(dǎo)體絕緣體(SOI)技術(shù)制造的集成電路器件，其具有改進的導(dǎo)通狀態(tài)電流處理能力，同時保持改進的截止?fàn)顟B(tài)電壓擊穿特性。
現(xiàn)有的高壓晶體管一直用于控制高電壓。當(dāng)使用這些器件時，一直需要使用相關(guān)的控制電路(最好是在復(fù)雜應(yīng)用中的集成電路)，用于控制高壓晶體管的開關(guān)功能。相關(guān)的控制電路一般在比高壓晶體管低得多的電壓下操作。由于許多實際的原因，其中包括工作電壓的不同，低壓控制電路和高壓晶體管曾經(jīng)被制成單獨的器件。
為了實現(xiàn)最大封裝效率和減少總的元件數(shù)的有關(guān)目標(biāo)，需要在集成電路中制造高壓晶體管和相關(guān)的控制電路。在單片集成電路中制造要求這些電路的低壓部分和高壓部分在電氣上絕緣，并要求所述電路對于給定的應(yīng)用具有足夠的電流處理能力。
這些要求涉及高壓晶體管集成電路的兩種不同的操作方式，即截止?fàn)顟B(tài)和導(dǎo)通狀態(tài)。截止?fàn)顟B(tài)的性能由擊穿電壓能力測量。導(dǎo)通狀態(tài)性能由電阻和電流處理能力測量。在高壓集成電路中遇到的第一個問題涉及在器件的截止?fàn)顟B(tài)期間發(fā)生電壓擊穿。這個問題是由各個元件和分支電路部分的不足的電絕緣引起的，并且這種器件易于受到破壞性的電壓擊穿而成為導(dǎo)通狀態(tài)。
一種使集成電路內(nèi)的元件電絕緣的方法被稱為“介電絕緣”方法。在這種方法中，電絕緣材料，例如氧化硅，用于隔離在不同的電位下操作的各個元件。所謂的“硅絕緣”(SOI)技術(shù)，其中“絕緣”指的是氧化硅，“硅”指的是被淀積在絕緣層上面的半導(dǎo)體層，是介電絕緣方法的一個例子。在這種技術(shù)中，器件被在厚度大約為0.1-2微米的硅層上制造，所述硅層利用一般厚度為0.1-5微米的氧化硅介電層隔開。
對于高壓集成電路的電壓擊穿能力的另一個改進是通過在本體和漏極區(qū)之間的薄漂移區(qū)中引入線性摻雜分布(linear dopingprofile)來實現(xiàn)的。Merchant等人的美國專利5300448披露了一種特別用于極薄的(小于1微米)SOI膜的專門實現(xiàn)高電壓擊穿能力的器件結(jié)構(gòu)和制造方法，該專利全文在此列為參考。這些器件在截止?fàn)顟B(tài)期間實現(xiàn)了高擊穿電壓能力(＞700V)，并且如果不是由于在要求相當(dāng)高的電流處理能力的應(yīng)用的情況下遇到的第二個限制，則應(yīng)當(dāng)提供對于許多高壓應(yīng)用的有吸引力的設(shè)計方案。本發(fā)明的主題特別涉及對于具有極薄的(小于1微米)SOI膜的器件的改進，通過改善其電流和功率處理能力克服這個限制。
解決的問題和克服的限制涉及到這種器件對于在和本體區(qū)相鄰的薄膜層內(nèi)的夾斷現(xiàn)象的敏感性。這個問題特別存在于在源極跟隨器(源極高)應(yīng)用中操作的薄膜SOI器件中。功率晶體管的一個重要用途是用于集成的橋式電路中，被用于合成任意形狀和頻率的波形。典型的例子是電子鎮(zhèn)流器和電動機驅(qū)動裝置。在這種應(yīng)用中，兩個開關(guān)的上部的源極，即源極跟隨器的高壓側(cè)晶體管的源極，必須在地電位以上浮動，并且可以被偏置到處于電路中的最高電壓。
當(dāng)源極相對于襯底(0電位或地電位)被偏置為正(Vs)時，器件的漂移區(qū)的一部分成為耗盡的，因而減少了可用于流通電流的橫截面積，因而導(dǎo)通電阻增加。此外，硅襯底作為電場的陽極，使得在高的漏極電壓下電流飽和。在漂移區(qū)內(nèi)的耗盡層降低飽和電流的幅值。
均勻地增加層的厚度不能增加器件的功率處理能力，因為只在薄膜層中線性摻雜分布才增加擊穿電壓能力。因此，在需要相當(dāng)高的電流處理能力時，這種限制限制了薄膜SOI器件的應(yīng)用。
因此本發(fā)明的目的在于增加薄膜高壓SOI器件的電流和功率處理能力，同時維持器件的所需電壓擊穿性能。
因此本發(fā)明的另一個目的在于減少薄膜高壓SOI器件的導(dǎo)通電阻，同時維持器件的所需電壓擊穿性能。
因此本發(fā)明的目的在于增加薄膜高壓SOI器件的電流和功率處理能力，而不會不可接受地增加器件的尺寸。
因此本發(fā)明的另一個目的在于減少薄膜高壓SOI器件的導(dǎo)通電阻，而不會不可接受地增加器件的尺寸。
因此本發(fā)明的目的在于增加在薄膜高壓SOI器件在源極跟隨器方式下操作時所述器件的電流和功率處理能力。
因此本發(fā)明的目的在于減少在薄膜高壓SOI器件在源極跟隨器方式下操作時所述器件的導(dǎo)通電阻。
因此本發(fā)明的目的在于提供一種薄膜高壓SOI器件，其具有改善的電流功率處理能力，并且制造成本低。
因此本發(fā)明的目的在于提供一種用于制造薄膜高壓SOI器件的方法，所述器件具有改善的電流功率處理能力。
因此本發(fā)明的目的在于提供一種用于制造薄膜高壓SOI器件的方法，所述器件具有減少的導(dǎo)通電阻。
因此本發(fā)明的目的在于提供一種用于制造薄膜高壓SOI器件的方法，所述器件在源極跟隨器方式下操作時具有改善的電流功率處理能力。
因此本發(fā)明的目的在于提供一種用于制造薄膜高壓SOI器件的方法，所述器件在源極跟隨器方式下操作時具有減少的導(dǎo)通電阻。
在現(xiàn)有技術(shù)中遇到的問題通過改變薄膜SOI器件的結(jié)構(gòu)在本發(fā)明的實施例中解決了。已經(jīng)發(fā)現(xiàn)，在線性摻雜分布的開始偏離LDMOS器件中的漂移區(qū)的變薄能夠顯著地改善所述器件的源極跟隨器的電流，同時維持器件的所需電壓擊穿性能。還發(fā)現(xiàn)，在所述偏離區(qū)上形成氧化物層能夠進一步改善器件的源極跟隨器電流處理能力，同時保持器件的所需的電壓擊穿性能，其中所述偏離區(qū)使在薄漂移區(qū)上形成的相鄰絕緣層的厚度改變多達大約一半。
在本發(fā)明的第一實施例中，具有改善的源極跟隨器電流處理能力的薄膜SOI器件包括在硅襯底上淀積的SOI層。在所述SOI層中按照橫向的順序形成源極區(qū)、本體區(qū)、偏離區(qū)、漂移區(qū)和漏極區(qū)。在漂移區(qū)上制造氧化物層。在偏離區(qū)和漂移區(qū)中提供線性摻雜分布，從而提供高擊穿電壓能力。在本體區(qū)和薄漂移區(qū)之間引入偏離區(qū)，通過相對于線性摻雜分布的偏離使漂移區(qū)變薄，將大大減少在現(xiàn)有技術(shù)的薄膜SOI器件中遇到的耗盡效應(yīng)，因而大大增加器件的電流處理能力，同時保持器件的所需高擊穿電壓性能。
在本發(fā)明的第二實施例中，一種具有改進的源極跟隨器電流處理能力的薄膜SOI器件同樣包括被淀積在硅襯底上方的SOI層。在SOI層上，按照橫向順序形成有源極區(qū)，本體區(qū)，偏離區(qū)，漂移區(qū)和漏極區(qū)。在偏離區(qū)和漂移區(qū)上制造氧化物層。在偏離區(qū)上的氧化物層的厚度使得漂移區(qū)上的氧化物層的厚度改變大約多達一半。在偏離區(qū)和漂移區(qū)中提供線性摻雜分布，從而提供高擊穿電壓能力。在偏離區(qū)上制造氧化物層允許偏離區(qū)的橫向范圍進一步增加，借以進一步改善器件的源極跟隨器電流處理能力，同時保持器件的所需高擊穿電壓性能。
本發(fā)明的用于實現(xiàn)薄膜SOI器件的源極跟隨器電流處理能力的改善的方法包括具有在薄膜SOI器件中在本體區(qū)和漂移區(qū)之間引入偏離區(qū)的附加的制造步驟的制造技術(shù)。這些制造步驟相對于線性摻雜分布具有移動變薄漂移區(qū)的開始的效果。本發(fā)明的附加的方法包括在偏離區(qū)上形成氧化物層的制造步驟，所述氧化物層的厚度大約為在薄漂移區(qū)上淀積的氧化物層厚度的一半。在偏離區(qū)上制造氧化物層使得能夠增加偏離區(qū)的橫向范圍，借以進一步增加器件的源極跟隨器電流處理能力，而不使器件的擊穿電壓能力變劣。
本發(fā)明的上述的和其它的目的和優(yōu)點通過結(jié)合附圖閱讀下面的說明將會更加清楚，其中

圖1是現(xiàn)有技術(shù)的薄膜高壓SOI晶體管的截面圖；圖2是一種典型的半橋電路的平面圖，其中包括一對薄膜高壓SOI晶體管，其中的一個以源極跟隨器方式操作；圖3是本發(fā)明的第一實施例的截面圖；圖4是本發(fā)明的第二實施例的截面圖；圖5是和圖1所示的現(xiàn)有技術(shù)的器件對比的圖3和圖4所示的本發(fā)明的兩個實施例的漏極電流對漏極電壓的曲線；圖6說明一個制造步驟，其中在SOI層中植入線性橫向電荷分布(profile)；圖7說明在漂移區(qū)上生成氧化物層的制造步驟；圖8說明在偏離區(qū)上生成氧化物層的制造步驟；圖9說明在器件中制造多晶硅柵極的步驟；圖10說明進行PI溝道植入的制造步驟；以及圖11說明在器件中形成源極區(qū)和漏極區(qū)的制造步驟。
現(xiàn)有技術(shù)圖1表示按照現(xiàn)有技術(shù)制成的現(xiàn)有技術(shù)的高壓SOI LDMOS晶體管。所述晶體管包括襯底10，氧化物層20，外延膜層30，源極60，柵極70和漏極80。
從源極區(qū)31開始，薄膜層30從左到右按照橫向順序還包括源極區(qū)31，本體區(qū)32，薄漂移區(qū)35，和漏極區(qū)36。薄漂移區(qū)35延伸一個長度L，從由參考線5表示的原始位置開始，延伸到參考線7。在薄膜層30的上方形成柵極氧化物層41和漂移區(qū)絕緣層42。在柵極氧化物層41和漂移區(qū)絕緣層42上方，制成多晶硅柵極50。為了實現(xiàn)高擊穿電壓能力，漂移區(qū)35被弄薄使得小于1微米，并在漂移區(qū)內(nèi)引入線性摻雜分布。摻雜分布從在本體區(qū)32附近的區(qū)33內(nèi)的最小值改變?yōu)樵诼O區(qū)34附近的漂移區(qū)內(nèi)的最大值。在圖1的器件中線性摻雜分布的開始(onset)和形成薄漂移區(qū)35的SOI層30的變薄是一致的，兩者都在由參考線5表示的原始位置開始。這種結(jié)構(gòu)能夠?qū)崿F(xiàn)高擊穿電壓(＞700V)，然而，在圖2所示的源極跟隨器方式中，現(xiàn)有技術(shù)的器件遇到了問題。
圖2表示一種典型的在同一芯片上包括兩個功率晶體管的集成半橋電路。所述電路包括控制電路92，源極跟隨器晶體管94，共源極晶體管96，和負載98。在這種電路中，源極跟隨器晶體管94的源極節(jié)點根據(jù)操作條件可以被偏置達到700V。
當(dāng)源極相對于襯底(地電位或0電位)被偏置為正時，和器件的本體區(qū)32相鄰的漏極區(qū)35的部分33則成為耗盡的，因而減少了可用于流通電流的橫截面積，結(jié)果使導(dǎo)通電阻增加。此外，硅襯底作為電場的極板，這在高的漏極電壓下引起電流飽和。在漂移區(qū)內(nèi)的耗盡層降低了飽和電流的幅值。圖5(a)的曲線表示按照現(xiàn)有技術(shù)制成的器件的漏極電流對漏極電壓的特性，這使得器件具有相當(dāng)小的電流處理能力。本發(fā)明解決了這些問題，從而用下述方式改善了這些器件的電流處理能力。
第一實施例圖3表示本發(fā)明的第一實施例。晶體管包括襯底110，氧化物層120，外延膜層130，源極160，柵極170和漏極180。從源極區(qū)131開始，薄膜層130從左到右按照橫向順序還包括源極區(qū)131，本體區(qū)132，偏離區(qū)134，漂移區(qū)135，和漏極區(qū)136。漂移區(qū)135延伸一個長度L，從由參考線105表示的原始位置開始，延伸到參考線107。偏離區(qū)134從參考線105到參考線106延伸一個橫向長度D。
在薄膜層130的上方形成柵極氧化物層141和漂移區(qū)絕緣層142。在柵極氧化物層141和漂移區(qū)絕緣層142上方，制成多晶硅柵極150。在圖1中，漂移區(qū)變薄的開始和線性摻雜分布的開始是一致的，都在原始位置5。在圖3所示的器件中，雖然線性摻雜分布在原始位置105開始，但是漂移區(qū)變薄的開始不和原始位置105一致，而是偏移了一個距離D，D表示在參考線105和參考線106之間的橫向距離。通過引入其厚度大于薄漂移區(qū)135的厚度的偏離區(qū)134，使得和圖1的器件相比在本體區(qū)132附近的用于流通電流的可利用的橫截面積明顯增加。
引入偏離區(qū)134引起源極跟隨器飽和電流的顯著增加，對于2微米的偏離，如圖5的曲線(b)所示，而不妨礙這種SOI器件結(jié)構(gòu)的高壓擊穿性能。這使得得到一種能夠以源極跟隨器方式向負載提供大功率的器件。這種器件結(jié)構(gòu)可以應(yīng)用于一個寬的電壓范圍(因而也是寬的應(yīng)用范圍)，例如高達1100V。在這個電壓范圍內(nèi)，典型的器件尺寸是SOI層厚度0.25-1.5微米；嵌入的氧化物厚度1.0-6.0微米；偏離區(qū)長度D2-6微米；偏離區(qū)厚度Toffset1.0-1.5微米；漂移區(qū)長度L10.0-100.0微米；漂移區(qū)厚度Tdrift0.2-0.5微米。
通過在偏離區(qū)134和薄漂移區(qū)135中引入線性摻雜分布實現(xiàn)高擊穿電壓能力。所述分布從和本體區(qū)132相鄰的偏離區(qū)134中的最小值改變?yōu)楹吐O區(qū)相鄰的薄漂移區(qū)中的最大值。摻雜分布最好按照下面的公式改變，其中Q(0)是最小摻雜值；X是離開參考原始位置105的橫向距離；L是薄漂移區(qū)的長度；以及D是偏離區(qū)的長度Q(X)＝Q(0)+(X/(L+D))QmaxQ(0)的典型值范圍為6×1011cm-2-1.5×1012cm-2，同時Qmax的典型值一般范圍為1.4×1013cm-2-3.4×1013cm-2。
通過使漂移區(qū)氧化物層掩模相對于線性摻雜分布掩模移動一個距離D，實現(xiàn)和圖1的器件對照的圖3的器件的改善的源極跟隨器電流處理能力。結(jié)果，在偏離區(qū)134中的SOI層130比圖1所示的器件的本體區(qū)32附近的相應(yīng)的區(qū)33具有較大的厚度和較大的橫向范圍。所述厚度的不同意味著，對于任何背景電荷Q，圖3的器件的偏離區(qū)134的體摻雜濃度小于圖1的器件的和本體區(qū)32直接相鄰的漂移區(qū)33的體摻雜濃度。
載流子遷移率是體摻雜濃度的函數(shù)，并且遷移率隨著體摻雜值的增加而減少。因為對于任何背景電荷值，在圖3的器件的偏離區(qū)134中的遷移率大于圖1的器件和本體區(qū)直接相鄰的薄漂移區(qū)33的遷移率，所以歐姆電流必然較大。因而這種偏離區(qū)結(jié)構(gòu)增加了在源極低和源極高兩種偏置方式下的飽和電流。
在源極高偏置方式下，這種偏離區(qū)結(jié)構(gòu)的效果更明顯。因為圖1或圖3的器件的各自的源極區(qū)被偏置到高于襯底晶片，在圖1的器件的區(qū)33中和圖3的器件的偏離區(qū)134中形成損耗和倒置層。圖1的器件對于形成損耗層尤其敏感，這是因為和圖3的器件的較厚的偏離區(qū)134相比其層相對較薄。結(jié)果，在圖1的器件中形成的損耗層大大減少了圖1的器件的區(qū)33中的可供電流流動的截面積，因而大大減少了器件的飽和電流。
增加層厚的相對效果可以通過把圖3的偏離區(qū)134當(dāng)作電壓控制的電阻進行確定。此時，飽和電流密度可以表示為Jsat～qvsat(tsoi-w)Q/qtsoi(1)其中Q是背景電荷值，tsoi是在偏離區(qū)134或區(qū)33中的SOI層厚度，Vsat是飽和速度，W是由于源極跟隨器偏置而離開襯底MOS電容器的損耗層寬度。在任何點的最大損耗層寬度可以表示為w(x)＝[(4esi tsoi(x)Vf(x)/Q(x))1/2(2)其中Vf是沿著SOI/嵌入的氧化物界面的費爾米電位。因為Jsat正比于tsoi-tsoi1/2，由圖3的器件的偏離區(qū)134和圖1的器件的區(qū)33的厚度之間的相對厚度差表示的SOI層厚度的增加將導(dǎo)致Jsat的增加。圖3的偏離區(qū)134的tsoi應(yīng)當(dāng)大于來自MOS電容器的最大損耗寬度，并且tsoi越厚，飽和電流越大。
因而，已經(jīng)表明，通過相對于線性摻雜分布的原始位置偏移漂移區(qū)氧化物層掩模，從而增加SOI層厚度，可以改善源極低和源極高歐姆電流和飽和電流密度?？梢允褂玫钠x的最大長度由相對的SOI和氧化物層厚度以及對器件結(jié)構(gòu)中的平均橫向電場的臨界比確定。
如上所述，飽和電流密度正比于偏離區(qū)內(nèi)的背景電荷值。增加背景摻雜值將導(dǎo)致飽和電流大大增加，隨著歐姆導(dǎo)電的增加和在源極高偏置下的襯底MOS的損耗區(qū)的凈效果較小，產(chǎn)生較大的供電流流動的截面積。
第二實施例圖4表示本發(fā)明的第二實施例。晶體管包括襯底210，氧化物層220，外延膜層230，源極260，柵極270和漏極280。從源極區(qū)231開始，薄膜層230從左到右按照橫向順序還包括源極區(qū)231，本體區(qū)232，偏離區(qū)234，漂移區(qū)235，和漏極區(qū)236。在薄膜層230上方，形成有柵極氧化物層241，偏離區(qū)氧化物層242和漂移區(qū)絕緣層243。在柵極氧化物層241的上方，制造偏離區(qū)氧化物層242，并且漂移區(qū)絕緣層243是多晶硅柵極250。和圖3的器件一樣，雖然線性摻雜分布在205開始，漂移區(qū)變薄的開始和區(qū)205不一致，但是被偏移一個由參考線205和參考線206之間的距離測量的距離D。和圖3所示的第一實施例一樣，引入其厚度大于薄漂移區(qū)的厚度的偏離區(qū)增加了和本體區(qū)相鄰的可供電流流動的面積。
SOI LDMOS薄膜結(jié)構(gòu)的電流處理能力的進一步增加通過在漂移區(qū)上方制造一個附加的氧化物層242來實現(xiàn)。通過在偏離區(qū)上方這樣制造氧化物層242，使得氧化物層的厚度的改變多達大約為在漂移區(qū)上方淀積的氧化物層243的厚度的一半，則可以引入偏離區(qū)的橫向范圍的進一步增加，而不減少器件的擊穿電壓能力。具有12微米長的偏離區(qū)的器件的電流特性如圖5的曲線(c)所示，并且表明偏離區(qū)和氧化物層的組合的基本優(yōu)點。典型的器件尺寸是D＝2到12微米；Toffset＝0.75到1.0微米；L＝10到100微米；Tdrift＝0.2-0.5微米。偏離區(qū)氧化物層和漂移區(qū)氧化物層的典型厚度分別是1.0-1.5微米和2.0-3.0微米。
可以使用二維氧化技術(shù)進一步平滑在漂移區(qū)氧化物層和偏離區(qū)氧化物層之間的氧化物過渡區(qū)。結(jié)果，所述器件具有一種改進的更接近理想的柵極二極管結(jié)構(gòu)。偏離區(qū)大大改善了導(dǎo)通狀態(tài)特性(導(dǎo)通電阻和最大電流)，并且偏離區(qū)氧化物層改善了偏離結(jié)構(gòu)的擊穿電壓。
在偏離區(qū)234上方生成氧化物層242具有有益的效果，理由如下。當(dāng)偏離區(qū)向著漏極沿橫向增加時，在偏離區(qū)中的總的電場增加。對于背景摻雜和橫向偏離長度的某個組合，在偏離區(qū)內(nèi)器件結(jié)構(gòu)的擊穿是可能的，因為在偏離區(qū)內(nèi)的垂直通路貢獻于總的離子通路。為了減少由于偏離區(qū)的結(jié)構(gòu)而降低擊穿電壓的可能性，在偏離硅層的頂部生成二氧化硅層242，以便使該區(qū)變薄。所述的變薄(氧化物生成)對于電壓處理能力具有以下的影響。
首先，在偏離區(qū)中的SOI層的變薄減少了垂直擊穿通路的影響，因而增加偏離區(qū)不會使擊穿電壓特性變劣。第二，作為漂移區(qū)氧化物層厚度的主要部分的氧化物的生成對器件的該區(qū)中的電場整形，使得消除電場的峰值，以提高擊穿電壓。這形成更接近理想的柵極二極管結(jié)構(gòu)的結(jié)構(gòu)。第三，在偏離區(qū)生成厚的氧化物可用于消除由于消除漂移區(qū)氧化物層而留下的缺陷，因而大大改善了柵極氧化物的整體性。
制造方法圖4所示的器件的結(jié)構(gòu)可以使用用于制造橫向MOS晶體管的技術(shù)制造，所述器件具有6微米長的偏離區(qū)，大約44微米長的漂移區(qū)，擊穿電壓為700V，制造方法說明如下。下面的說明針對的是一種優(yōu)化過以便達到700V的擊穿電壓的器件，其具有3微米厚的嵌入氧化物層和0.5微米厚的SOI層。開始的SOI層230利用任何標(biāo)準的技術(shù)獲得，例如，區(qū)熔化重新金屬化，或者直接焊接，并被形成在硅襯底210上在襯底210和SOI層230之間插入有嵌入的氧化物層220。硅襯底210可以是n型或p型材料。SOI層230具有小于1.5微米的厚度和大于0.1歐姆-厘米的電阻率。其可以用n型或p型材料制造，但是為了便于說明，假定使用n型材料制造。
通過圖6所示的分段掩模370利用離子注入在SOI層230中引入偏離區(qū)234和漂移區(qū)235的線性摻雜分布。為清楚起見，掩模370沿垂直方向被移動。掩模370的起始位置和參考原始位置205一致，并且可以由利用標(biāo)準技術(shù)由光刻法成形的光刻膠層制成。此后，植入能量為160KeV的磷離子。光刻膠掩模370具有5個不同尺寸的開口，以便使磷離子能夠以不同的數(shù)量植入硅層230中。以原始位置205為參考，在光刻膠掩模中的5個開口的開始和結(jié)束位置如下開口371在8.25微米開始，在9.75微米結(jié)束；開口372在16.5微米開始，在19.5微米結(jié)束；開口373在25微米開始，在28.75微米結(jié)束；開口374在33.5微米開始，在38.5微米結(jié)束；開口375在41.75微米開始，在71微米結(jié)束。這5個開口具有不同的橫向尺寸，開口的尺寸從左到右而增加。對于給定的尺寸，第1開口371的寬度是1.5微米；第2開口372的寬度是3.0微米；第3開口373的寬度是3.75微米；第4開口374的寬度是5.0微米；第5開口375的寬度是28.25微米。對于長度為44微米的漂移區(qū)，橫向電場應(yīng)當(dāng)大約為15V/微米。這規(guī)定了植入劑量Qmax為1.4-1.6×1013cm2的數(shù)量級。在SOI漂移區(qū)中的最小摻雜量(在SOI開始材料中的背景摻雜量加上植入的種子)應(yīng)當(dāng)小于1.5×1012cm-2n型。
為了使用上述的光刻膠掩模開口實現(xiàn)均勻的橫向摻雜分布，熱擴散長度應(yīng)當(dāng)遵守(Dt)1/2＝cc/2的關(guān)系，其中cc是光刻膠掩模窗口的中心到中心的距離(在這種情況下是9.0微米)。(Dt)1/2是在植入的種子的擴散溫度下的擴散長度。這通過在實行離子植入之后除去光刻膠層370并且利用0.14微米厚的氮化硅層覆蓋并密封來實現(xiàn)。所述密封可以在不同的時間間隔內(nèi)在大約1150℃的溫度下進行。所述時間間隔必須足夠長，以便確保摻雜濃度從左到右單調(diào)增加。這種掩模、離子植入和密封的組合確保在SOI層230的偏離區(qū)234和漂移區(qū)235中的磷摻雜的近似線性的改變。這種線性的橫向摻雜分布是用于實現(xiàn)所述器件的改善的擊穿電壓的關(guān)鍵特征。
偏離區(qū)氧化物層242和漂移區(qū)氧化物層243通過使用工業(yè)標(biāo)準LOCOS處理(硅的局部氧化)被選擇地生成，其步驟如圖7-8所示。進行LOCOS處理的詳細說明由“The Invention of LOCOS”E.Kooi，IEEE，NY，NY，1991提供，其在此列為參考。下面簡要說明用于SOI的一種典型的LOCOS處理。
在SOI層的表面上形成0.06微米的底層(濕的)氧化物，并在底層氧化物上厚度為0.14微米的LPCVD氮化硅層。使用光刻掩模和反應(yīng)離子刻蝕處理形成氮化物層(未示出)，并除去光刻膠層。這在氮化物層中留下開口380。開口380的邊界以原始位置205為參考表示，如圖8-11中所示的其它掩模步驟的邊界那樣。在高溫擴散之前進行擴散清潔(利用HF進行RCA清潔)。在1050℃的溫度下經(jīng)過規(guī)定的擴散時間生成層厚為2.2微米數(shù)量級的漂移區(qū)氧化物層243。進行類似的步驟，從而形成偏離區(qū)氧化物層242，從而得到具有間隙395的被合適刻蝕的氮化物層395。如圖8所示，所示間隙的一部分395a延伸超過在前一步形成的漂移區(qū)絕緣層243，留下在生成偏離區(qū)氧化物層242的區(qū)中暴露的SOI層230。偏離區(qū)氧化物層242被生成到1.0微米的厚度。使用緩沖的HF浸漬出去可能在氮化硅層上生成的任何表面氧化物，并利用反應(yīng)離子刻蝕或濕化學(xué)處理除去氮化物層。
在進行柵極氧化之前，進行犧牲氧化，從而除去在LOCOS步驟的區(qū)域的邊沿上可能存在的任何缺陷。這些缺陷被稱為“白帶”或“黑帶”缺陷，這些缺陷是由于在LOCOS氧化期間硅表面的橫向氮化而發(fā)生的。所述缺陷的嚴重性直接和在LOCOS期間生成的氧化物層的總量相關(guān)。和漂移區(qū)氧化物層的生成相關(guān)的缺陷比和偏離區(qū)氧化物層生成相關(guān)的缺陷更多更嚴重。為除去這些缺陷，利用HF溶液剝除底層氧化物層，并在SOI的表面上生成0.1微米或更小的濕(或干)熱氧化物。然后，把所述氧化物剝除(因而犧牲)，可以使用標(biāo)準的柵極氧化物處理。
用于漂移區(qū)氧化物層生成的氮化程度小得多，這是由于其氧化的熱周期是偏離區(qū)氧化物層242的4倍。圖4所示的本發(fā)明的第二實施例導(dǎo)致健壯得多的柵極氧化物性能，其中和漂移區(qū)生成一道使用偏離區(qū)氧化物層生成242。其理由是，由于漂移區(qū)氧化物層的生成，使得在除去缺陷時進行的犧牲氧化并不總是成功的，并且在漂移區(qū)氧化物層生成之后的偏離區(qū)氧化物層生成在除去氮化的缺陷結(jié)構(gòu)方面是非常有效的。因為對于漂移區(qū)氧化物層生成而言缺陷密度非常小，所以在除去偏離區(qū)氧化物層氮化物缺陷方面犧牲氧化是非常有效的。
如圖9所示，在芯片表面的上方生成0.06微米的柵極氧化物層241。提供光刻膠掩模400(為清楚起見，所有的掩蓋步驟被沿垂直方向移動了，并保留前面的步驟，用于說明在這些步驟當(dāng)中的尺寸和空間關(guān)系)，以便形成多晶硅層。淀積大約0.5微米厚的多晶硅層250，利用反應(yīng)離子刻蝕除去延伸超過由掩模400代表的區(qū)之外的所述層的未被掩蓋的部分。然后，除去光刻膠掩模400，并在多晶硅柵極250上生成0.03微米厚的二氧化硅層(未示出)。
如圖10所示，P本體區(qū)232通過光刻膠掩模410在區(qū)232中植入能量為40KeV劑量大約為3.0×1013/cm2的硼離子而形成。所述光刻膠掩模被這樣設(shè)置，使得所述植入對多晶硅柵極自對準。在剝除所述光刻膠之后，晶片在1100℃下被退火340分鐘，從而把硼驅(qū)動到嵌入的氧化物層220，并且形成大約1.5微米寬的溝道區(qū)。
此后，使用掩模420通過植入能量為190KeV，劑量大約為5×1015/cm2的砷離子形成源極區(qū)231和漏極區(qū)236。接著，使用掩模430通過植入劑量大約為5×1015/cm2的硼離子形成p型本體接觸部分。砷離子提供N+源極區(qū)231，和漏極區(qū)236。在剝除光刻膠之后，晶片在950℃下被退火30分鐘。
在晶片上淀積厚度大約為1.3微米的大約具有8％百分數(shù)磷的二氧化硅層。該層由具有開口440的光刻膠掩蓋，如圖11所示，以便只暴露出需要源極區(qū)231，柵極區(qū)250和漏極區(qū)236的鋁接觸部分的區(qū)域。利用反應(yīng)離子刻蝕提供到達區(qū)231，250和236的開口，然后，剝除光刻膠。晶片在1000℃下被退火30分鐘，以便平滑刻蝕的過氧化物層，從而使得能夠進行鋁覆蓋。從接觸區(qū)域除去任何殘余的二氧化硅，并淀積具有1％百分數(shù)的硅的電阻為25歐姆-cm2的1.2微米厚的鋁層。借助于合適的掩模并通過反應(yīng)離子刻蝕形成區(qū)260，270和280。在剝除并掩蓋之后，使晶片在407℃下退火30分鐘。
這種方法的最后步驟涉及淀積例如厚度為1.2微米的具有6％百分數(shù)的磷雜質(zhì)的二氧化硅的保護層，或者等離子淀積的氮化硅層。可以焊盤區(qū)用于和幾個電極260，270，280進行外部電連接。
因而，可以看出，本發(fā)明提供了一種尤其是在源極跟隨器方式下具有改善的電流功率處理能力的薄膜高壓SOI器件結(jié)構(gòu)和用于制造所述器件的方法。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明可以利用所述實施例之外的方式實施，所述實施例只是用于說明本發(fā)明，而并非限制本發(fā)明，因此，本發(fā)明只由所附權(quán)利要求限定。
權(quán)利要求
1.一種高壓半導(dǎo)體絕緣電子器件，包括襯底(210)；形成在所述襯底(210)上的嵌入的氧化物層(220)，所述嵌入的氧化物層具有嵌入的氧化物層厚度；形成在所述嵌入的氧化物層(220)上的半導(dǎo)體層(230)，其中所述半導(dǎo)體層(230)還包括按照橫向順序排列的源極區(qū)(231)，本體區(qū)(232)，偏離區(qū)(234)，薄漂移區(qū)(235)和漏極區(qū)(236)；形成在和柵極氧化物層(241)相鄰的漂移區(qū)(235)上的漂移區(qū)絕緣層；形成在和漂移區(qū)絕緣層(243)相鄰的源極區(qū)、本體區(qū)和偏離區(qū)(231，232，234)的另一個絕緣層，所述另一個絕緣層至少在源極區(qū)和本體區(qū)(231，232)上形成柵極氧化物層；形成在另一個絕緣層和漂移區(qū)絕緣層(243)的一部分上的柵極區(qū)；具有橫向長度為L的漂移區(qū)和具有橫向長度為D的偏離區(qū)；所述長度L+D近似地表示在本體區(qū)和漏極區(qū)(232，236)之間的橫向距離；所述漂移區(qū)(235)的厚度為Tdrift，所述偏離區(qū)的厚度為Toffset，兩個厚度Tdrift，Toffset基本上垂直于所述半導(dǎo)體層(230)的橫向尺寸；所述偏離區(qū)的厚度Toffset大于所述漂移區(qū)的厚度Tdrift；并且所述半導(dǎo)體層(230)在本體區(qū)和漏極區(qū)(232，236)之間具有基本上線性的摻雜分布，從在與本體區(qū)(232)相鄰的偏離區(qū)(234)的最小值到和漏極區(qū)(236)相鄰的薄漂移區(qū)(235)內(nèi)的最大值。
2.如權(quán)利要求1所述的高壓半導(dǎo)體絕緣電子器件，其中所述漂移區(qū)長度L的范圍約為10-100微米；偏離區(qū)長度D的范圍約為2-6微米；嵌入氧化物層(220)的厚度范圍約為1-6微米；漂移區(qū)的厚度Tdrift范圍約為0.2-0.5微米；偏離區(qū)的厚度Toffset范圍約為1.0-1.5微米。
3.如權(quán)利要求1所述的高壓半導(dǎo)體絕緣電子器件，其中基本上是線性的半導(dǎo)體層(230)的摻雜分布在離開本體區(qū)大約X微米的任何點由以下關(guān)系表述Q(X)＝Q(0)+(X/(L+D))Qmax，Q(0)是在和本體區(qū)(232)相鄰的偏離區(qū)(234)內(nèi)每單位面積的最小摻雜離子數(shù)；Qmax是在漂移區(qū)(235)植入的每單位面積的最大摻雜離子數(shù)。
4.如權(quán)利要求3所述的高壓半導(dǎo)體絕緣電子器件，其中Q(0)的范圍大約為6×1011cm-2-1.5×1012cm-2，Qmax的范圍大約為1.4×1013cm-2-3.4×1013cm-2。
5.如權(quán)利要求1所述的高壓半導(dǎo)體絕緣電子器件，其中另一個絕緣層包括被形成在源極區(qū)和本體區(qū)(231，232)上的柵極氧化物層，并且包括被形成在和柵極氧化物層(241)相鄰的偏離區(qū)上的偏離區(qū)絕緣層(242)。
6.如權(quán)利要求5所述的高壓半導(dǎo)體絕緣電子器件，其中漂移區(qū)長度L的范圍大約為10到100微米；偏離區(qū)長度D的范圍大約為2到12微米；漂移區(qū)厚度Tdrift的范圍大約為0.2-0.5微米；偏離區(qū)厚度Toffset的范圍大約為0.75到1.0微米；漂移區(qū)絕緣層(243)的厚度的范圍大約為2.0-3.0微米；偏離區(qū)絕緣層(242)的厚度范圍大約為1.0-1.5微米。
7.如權(quán)利要求5所述的高壓半導(dǎo)體絕緣電子器件，其中基本上是線性的半導(dǎo)體層(230)的摻雜分布在離開本體區(qū)大約X微米的任何點由以下關(guān)系表述Q(X)＝Q(0)+(X/(L+D))Qmax，其中Q(0)是在和本體區(qū)相鄰的偏離區(qū)內(nèi)每單位面積的最小摻雜離子數(shù)；Qmax是在漂移區(qū)(235)中植入的每單位面積的最大摻雜離子數(shù)。
8.如權(quán)利要求7所述的高壓半導(dǎo)體絕緣電子器件，其中Q(0)的范圍大約為6×1011cm-2-1.5×1012cm-2，Qmax的范圍大約為1.4×1013cm-2-3.4×1013cm-2。
9.如權(quán)利要求5所述的高壓半導(dǎo)體絕緣電子器件，其中偏離區(qū)絕緣層(242)的厚度大約達到漂移區(qū)絕緣層(243)的厚度的一半，偏離區(qū)絕緣層(242)的厚度大約達到漂移區(qū)絕緣層(243)的厚度的一半。
10.一種用于制造高壓薄膜晶體管的方法，包括以下步驟(a)在硅襯底(210)上的氧化物層(220)的上方提供單晶硅的薄層(230)，(b)通過在所述硅薄層(230)內(nèi)均勻地引入雜質(zhì)減少所述硅薄層(230)的電阻率，(c)在所述硅薄層(230)的上方形成掩模(370)，所述掩模具有多個開口(371，372，373，374，375)，每個所述開口的尺寸從橫向相對于前一個開口增加，所述掩模(370)和參考位置(205)對準，(d)通過所述多個開口在所述硅薄層(230)中引入雜質(zhì)，從而形成多個不同寬度的摻雜區(qū)，(e)除去所述掩模(370)，利用氮化硅蓋住所述硅薄層(230)，并退火，從而在所述硅薄層(230)的橫向距離上由所述多個摻雜區(qū)形成線性摻雜分布，其中所述線性摻雜分布被這樣形成，使得在所述橫向距離的第一端具有最小摻雜濃度，在所述橫向距離的第二相對端具有最大濃度，(f)除去在所述橫向距離的邊沿之外的所述氮化硅，并熱氧化從橫向離開所述參考位置一個距離D開始的所述硅薄層(230)的暴露的區(qū)域，從而形成具有長度D和厚度Toffset的偏離區(qū)，以及具有長度L和厚度Tdrift的漂移區(qū)(235)，以及在所述漂移區(qū)(235)上方的絕緣層(243)，其中所述厚度Toffset約大于所述厚度Tdrift；(g)植入雜質(zhì)，從而在所述橫向距離的所述第一端形成本體區(qū)(232)，(h)在所述本體區(qū)(232)內(nèi)植入雜質(zhì)，從而在所述本體區(qū)(232)內(nèi)形成源極區(qū)(231)，以及(i)在所述橫向距離的第二端植入雜質(zhì)，從而形成漏極區(qū)(236)。
11.如權(quán)利要求10所述的方法，其中所述漂移區(qū)長度L的范圍基本上為10-100微米；偏離區(qū)長度D的范圍基本上是2-6微米；漂移區(qū)Tdrift的厚度范圍基本上是0.2-0.5微米；偏離區(qū)的厚度Toffset范圍基本上是1.0-1.5微米。
12.如權(quán)利要求10所述的方法，其中基本上是線性的半導(dǎo)體層(230)的摻雜分布在離開本體區(qū)大約X微米的任何點由以下關(guān)系表述Q(X)＝Q(0)+(X/(L+D))Qmax，Q(0)是在和本體區(qū)相鄰的偏離區(qū)(234)內(nèi)每單位面積的最小摻雜離子數(shù)；Qmax是在漂移區(qū)(235)的植入的每單位面積的最大摻雜離子數(shù)。
13.如權(quán)利要求12所述方法，其中Q(0)的范圍大約為6×1011cm-2-1.5×1012cm-2，Qmax的范圍大約為1.4×1013cm-2-3.4×1013cm-2。
14.如權(quán)利要求10所述的方法，其中在所述偏離區(qū)(234)的上方形成絕緣層(242)。
15.如權(quán)利要求14所述的方法，其中偏離區(qū)絕緣層(242)的厚度大約達到漂移區(qū)絕緣層(243)的厚度的一半。
16.如權(quán)利要求14所述的方法，其中漂移區(qū)長度L的范圍大約為10到100微米；偏離區(qū)長度D的范圍大約為2到12微米；漂移區(qū)厚度Tdrift的范圍大約為0.2-0.5微米；偏離區(qū)厚度Toffeet的范圍大約為1.0到1.5微米；漂移區(qū)絕緣層(243)的厚度的范圍大約為2.0-3.0微米；偏離區(qū)絕緣層(242)的厚度范圍大約為1.0-1.5微米。
全文摘要
本發(fā)明涉及一種特別是在源極跟隨器方式下具有改善的電流處理能力同時維持改善的擊穿電壓能力的SOILDMOS器件。在第一實施例中，所述改善的電流處理能力通過在源極區(qū)和薄漂移區(qū)之間引入偏離區(qū)來實現(xiàn)。所述偏離區(qū)實現(xiàn)線性摻雜分布的開始和用于得到薄漂移區(qū)的SOI層變薄的位置之間的偏離。在第二實施例中，通過在偏離區(qū)上方形成氧化物層實現(xiàn)SOI器件的電流處理能力的進一步增加，其中氧化物層的厚度的改變大約多達在薄漂移區(qū)上形成的氧化物層的厚度的一半。
文檔編號H01L29/06GK1422442SQ01801463
公開日2003年6月4日 申請日期2001年3月19日 優(yōu)先權(quán)日2000年3月30日
發(fā)明者E·阿諾, T·J·勒塔維克, M·R·辛普森 申請人:皇家菲利浦電子有限公司