專利名稱：多芯片組件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體芯片上安裝其他半導(dǎo)體芯片的所謂多芯片組件，特別涉及在包含模擬單元的半導(dǎo)體芯片上安置其他半導(dǎo)體芯片的技術(shù)。
現(xiàn)有技術(shù)半導(dǎo)體集成電路的集成度在年年提高，并且對(duì)各種電路進(jìn)行集成，正在推進(jìn)多功能化。為了實(shí)現(xiàn)更多功能化的半導(dǎo)體芯片，在半導(dǎo)體芯片(在本說(shuō)明書(shū)中特別稱為母芯片)上安置其他半導(dǎo)體芯片(在本說(shuō)明書(shū)上稱為層疊芯片)的所謂的多芯片組件正在實(shí)用化。多芯片組件通過(guò)重疊具有完全不同功能的芯片來(lái)縮小安裝面積，并且通過(guò)減少在襯底上安裝的芯片個(gè)數(shù)，可以降低電路的制造成本。
作為多芯片組件代表的應(yīng)用例，可列舉出在形成模擬、數(shù)字混載的運(yùn)算電路或用于控制某些特定設(shè)備的控制電路的母芯片上，安裝用于存儲(chǔ)該電路使用的數(shù)據(jù)的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的層疊芯片的情況。
但是，目前的半導(dǎo)體芯片大多是模擬單元和數(shù)字單元混載的情況。模擬單元是將模擬值的信號(hào)用作數(shù)據(jù)的電路的總稱，例如包括鎖相環(huán)(PLL)、摸/數(shù)變換電路、數(shù)/模變換電路、相位比較電路等。數(shù)字單元是將數(shù)字值的信號(hào)用作數(shù)據(jù)的電路的總稱，包括由各種邏輯電路構(gòu)成的運(yùn)算電路和存儲(chǔ)器等。一般地，由于數(shù)字電路使用數(shù)字信號(hào)，在噪聲強(qiáng)或微弱信號(hào)下也可以動(dòng)作，所以可以高速動(dòng)作、消耗功率低。通常的CD播放機(jī)和顯示器等電子設(shè)備的控制，例如電機(jī)的轉(zhuǎn)矩控制等，由于通過(guò)模擬信號(hào)來(lái)進(jìn)行動(dòng)作控制，所以例如控制電子設(shè)備動(dòng)作的控制電路的輸入輸出需要模擬信號(hào)。因此，將模擬信號(hào)輸入到這樣的控制電路，將模擬信號(hào)變換為數(shù)字信號(hào)，進(jìn)行各種運(yùn)算處理，將其結(jié)果再次變換成模擬信號(hào)并輸出到外部。因此，在電子設(shè)備的控制電路中大多使用模擬-數(shù)字混載的半導(dǎo)體芯片。
圖5表示現(xiàn)有的多芯片組件，圖5(a)表示其平面圖，圖5(b)表示其剖面圖。母芯片101在襯底102上形成電路區(qū)域103，電路區(qū)域103的一部分成為模擬單元104，而另一部分成為數(shù)字單元105。母芯片101的周邊部分配置將進(jìn)行與芯片外部的信號(hào)授受的輸入/輸出單元(以下稱為I/O單元)并列配置的I/O單元區(qū)域106。I/O單元區(qū)域106是多個(gè)I/O單元的集合體，各個(gè)I/O單元具有連接到模擬單元104和數(shù)字單元105的規(guī)定電路的布線、緩沖晶體管107、以及用于將它們與外部連接的鍵合焊盤108。緩沖晶體管107是用于放大(緩沖)內(nèi)部使用的微弱信號(hào)以便輸出到外部電路以及保護(hù)內(nèi)部電路避免受到外部輸入的信號(hào)中混入的噪聲的影響而設(shè)置的，是與構(gòu)成電路區(qū)域103的元件相比較，具有例如幾百倍這樣的非常大的尺寸的晶體管。鍵合焊盤108是用于在未圖示的引線框架上引線鍵合的電極。半導(dǎo)體芯片內(nèi)使用的所有信號(hào)通過(guò)I/O區(qū)域106與外部進(jìn)行授受。
然后，在電路區(qū)域103上涂敷絕緣膜109，在其上安裝層疊芯片110。層疊芯片110也有鍵合焊盤111，用引線112來(lái)與I/O單元區(qū)域106的鍵合焊盤108連接，層疊芯片110和電路區(qū)域103的規(guī)定電路進(jìn)行連接。
例如如圖6所示，電路區(qū)域103的模擬單元104將數(shù)字單元105的數(shù)字值的輸出通過(guò)數(shù)/模變換電路121進(jìn)行模擬變換，將通過(guò)I/O單元123向外部輸出等的模擬值、例如電壓值或電流值用作信號(hào)。為了正確地進(jìn)行此時(shí)的信號(hào)授受，調(diào)整電路之間的阻抗和信號(hào)延遲等，將布線124、126的長(zhǎng)度和寬度進(jìn)行最佳化設(shè)計(jì)。
在這樣的模擬單元104和布線124、126上交叉層疊芯片110的引線112時(shí)，引線112產(chǎn)生的電場(chǎng)成為噪聲會(huì)傳導(dǎo)給模擬單元104，使模擬單元104的工作產(chǎn)生不良，并且有特性惡化的危險(xiǎn)。此外，由于從層疊芯片110上連接的I/O單元123配置在多數(shù)情況下連接到數(shù)字單元105的布線125，所以存在來(lái)自布線125的噪聲也引起同樣的問(wèn)題的危險(xiǎn)。因此，在通常的多芯片組件中，如圖5所示，需要將模擬單元4分割配置在電路區(qū)域3的四角等，將層疊芯片的引線112配置在沒(méi)有交叉的位置。
如上所述，在層疊芯片和I/O總線之間不能配置模擬單元104的情況成為母芯片的布局設(shè)計(jì)上的重大限制，要求進(jìn)一步提高設(shè)計(jì)自由度。特別是在要配置的模擬單元的面積大、不能分割配置在四角的情況下，不得不放棄多芯片組件化。
此外，層疊芯片的引線鍵合的連接處大多數(shù)情況下是母芯片內(nèi)部的規(guī)定電路，母芯片與外部的連接多為被限定在一部分上的電源等。盡管如此，用于引線鍵合的引線也不能交叉連接，由于需要將引線之間的角度均等地劃分，所以所有引線被連接在I/O上的鍵合焊盤上，成為I/O總線的面積增大的主要因素。I/O總線的面積由于將I/O單元并列配置規(guī)定數(shù)目，所以需要多芯片組件的外周的長(zhǎng)度。因此，無(wú)論將電路區(qū)域的部分縮小多少，只要不縮短I/O單元的長(zhǎng)度，則產(chǎn)生不能將母芯片的面積進(jìn)行進(jìn)一步縮小的問(wèn)題。
因此，本發(fā)明的目的在于提供設(shè)計(jì)自由度更高、面積更小的多芯片組件。
發(fā)明概述本發(fā)明是用于解決上述課題的發(fā)明，是一種多芯片組件，包括具有電路區(qū)域和多個(gè)鍵合焊盤的第1半導(dǎo)體芯片；以及具有多個(gè)鍵合焊盤并安裝在第1半導(dǎo)體芯片上的第2半導(dǎo)體芯片；將第1和第2半導(dǎo)體芯片的鍵合焊盤通過(guò)引線鍵合來(lái)連接；其中，將第1半導(dǎo)體芯片的鍵合焊盤的至少一部分配置在電路區(qū)域的內(nèi)部。
而且，所述電路區(qū)域有模擬單元和數(shù)字單元，將在該電路區(qū)域的內(nèi)部配置的至少一個(gè)鍵合焊盤配置在模擬單元和數(shù)字單元之間。
而且，被重疊安裝在第1半導(dǎo)體芯片上的數(shù)字單元上。
此外，提供一種多芯片組件，包括第1半導(dǎo)體芯片，具有由電路區(qū)域、多個(gè)I/O單元組成的第1I/O單元組和多個(gè)I/O單元組成的第2I/O單元組；以及第2半導(dǎo)體芯片，具有由多個(gè)I/O單元組成的第3I/O單元組，并安裝在所述第1半導(dǎo)體芯片上；第1I/O單元組的至少一部分用于連接外部電路，而第2I/O單元組和第3I/O單元組連接；其中，將第2I/O單元組的至少一部分配置在電路區(qū)域的內(nèi)部。
而且，電路區(qū)域有模擬單元和數(shù)字單元，將在電路區(qū)域的內(nèi)部配置的I/O單元組的至少一個(gè)配置在模擬單元和數(shù)字單元之間。
而且，被重疊安裝在第1半導(dǎo)體芯片上的數(shù)字單元上。
而且，I/O單元有緩沖晶體管，第2I/O單元組中包含的緩沖晶體管與第1I/O單元組中包含的緩沖晶體管相比尺寸小。
附圖的簡(jiǎn)要說(shuō)明

圖1是表示第1實(shí)施例的多芯片組件的圖。
圖2是表示第1實(shí)施例的母芯片的平面圖。
圖3是表示第2實(shí)施例的多芯片組件的圖。
圖4的表示第3實(shí)施例的多芯片組件的圖。
圖5是表示現(xiàn)有的多芯片組件的圖。
圖6是多芯片組件的局部放大圖。
實(shí)施例圖1表示本發(fā)明第1實(shí)施例的多芯片組件，圖1(a)表示其平面圖，圖1(b)表示其剖面圖。母芯片1在襯底2上形成電路區(qū)域3，電路區(qū)域3的一部分為模擬單元4，不同的一部分為數(shù)字單元5。母芯片1的周邊部分配置與外部進(jìn)行信號(hào)授受的I/O單元區(qū)域6。I/O總線具有由連接到模擬單元4和數(shù)字單元5的規(guī)定電路的布線、緩沖晶體管7、以及將它們與外部連接的鍵合焊盤8組成的多個(gè)I/O單元。而且，在電路區(qū)域3上涂敷絕緣膜9，在其上安裝層疊芯片10。層疊芯片10有多個(gè)鍵合焊盤11。以上具有與現(xiàn)有的多芯片組件相同的結(jié)構(gòu)。而且，本實(shí)施例的多芯片組件是電子設(shè)備的控制電路，例如是僅處理DRAM這種數(shù)字電路信號(hào)的電路，層疊芯片10是DRAM。
本實(shí)施例的特征在于，在母芯片1的電路區(qū)域3的內(nèi)部空出規(guī)定以上的間隔，將配置了鍵合焊盤20和緩沖晶體管21的I/O單元組22配置在層疊芯片10的四方，該鍵合焊盤20和層疊芯片10的鍵合焊盤11用引線23來(lái)相互連接。
這樣，通過(guò)在電路區(qū)域3的內(nèi)部設(shè)置用于與層疊芯片連接的I/O單元的I/O單元組22，從而減少I/O單元區(qū)域6中配置的I/O單元的數(shù)目，縮短I/O單元的長(zhǎng)度，縮小I/O單元區(qū)域6的面積。由此，與現(xiàn)有的多芯片組件相比，使母芯片1的面積、即多芯片組件的面積縮小。
下面，說(shuō)明本實(shí)施例的母芯片1上的電路配置。圖2表示在本實(shí)施例的多芯片組件內(nèi)除去層疊芯片10和引線23，僅示出母芯片1的電路配置。本實(shí)施例的電路區(qū)域3在其中心附近集中配置數(shù)字單元5，在電路區(qū)域3的周邊部、即I/O單元區(qū)域6和數(shù)字單元5之間配置模擬單元4。I/O單元組22被配置在該數(shù)字單元5和模擬單元4之間。而且，如圖1(a)所示，將層疊芯片10重疊配置在數(shù)字單元5上，通過(guò)引線23連接到數(shù)字單元5。數(shù)字單元5以具有至少可以將層疊芯片10重疊配置在其中心附近那樣的寬部分來(lái)進(jìn)行電路配置。
本實(shí)施例的多芯片組件由于將I/O單元組22配置在模擬單元4和數(shù)字單元5之間，并且將層疊芯片10重疊設(shè)置在數(shù)字單元5上，所以即使將I/O單元組22配置在電路區(qū)域3內(nèi)，連接層疊芯片10和I/O單元組22的引線23、或如圖6所示連結(jié)I/O單元123和數(shù)字單元105的布線125也不與模擬單元4交叉。
可是，本實(shí)施例的層疊芯片10是使用該運(yùn)算電路的DRAM，被連接到數(shù)字電路5。即，層疊芯片10由母芯片1授受的數(shù)據(jù)都是數(shù)字?jǐn)?shù)據(jù)，不進(jìn)行模擬數(shù)據(jù)的授受。即使是這樣的情況，也期望將I/O單元組22配置在模擬單元4和數(shù)字單元5之間，而不是數(shù)字單元5的內(nèi)部。其原因在于，如果數(shù)字單元5包圍配置在I/O單元組22的周圍，則存在需要夾置I/O單元組22來(lái)連接數(shù)字單元5內(nèi)部的元件的情況。當(dāng)然，也可以對(duì)I/O單元組22進(jìn)行迂回布線，但這種情況下，布線長(zhǎng)度當(dāng)然變長(zhǎng)。此外，在使用進(jìn)行自動(dòng)布線設(shè)計(jì)的CAD軟件的情況下，由于對(duì)這樣的迂回不能進(jìn)行最佳設(shè)計(jì)，所以需要用手工作業(yè)來(lái)設(shè)計(jì)，效率非常低。如果將I/O單元組22配置在模擬單元4和數(shù)字單元5之間，則容易將數(shù)字單元5的電路設(shè)計(jì)最佳化。
此外，層疊芯片10也可以重疊安裝在數(shù)字單元5上。雖然由層疊芯片10的工作產(chǎn)生的電場(chǎng)和磁場(chǎng)會(huì)成為相對(duì)于模擬單元4的噪聲源，但由于數(shù)字單元5使用數(shù)字?jǐn)?shù)據(jù)，所以不易受到噪聲的影響。
本實(shí)施例的I/O單元組22上配置的I/O單元與母芯片1的周邊部分上配置的I/O單元區(qū)域6中配置的I/O單元一樣，由緩沖晶體管21和鍵合焊盤20組成，但I(xiàn)/O單元組22中配置的緩沖晶體管21與I/O區(qū)域6的緩沖晶體管7相比較，尺寸可以縮小。這是因?yàn)镮/O單元區(qū)域6的信號(hào)與母芯片1外部進(jìn)行授受，與此相比，I/O單元組22使用的信號(hào)僅與被密封在多芯片組件內(nèi)部的層疊芯片10進(jìn)行授受，因而I/O單元組22的緩沖晶體管的驅(qū)動(dòng)能力可以是較小的。此外，與外部連接的引線不同，由母芯片1和層疊芯片10之間的引線拾取能對(duì)電路產(chǎn)生損傷的噪聲的概率也低，因而作為保護(hù)元件的緩沖晶體管用小尺寸就足夠了。因此，I/O單元組22的I/O單元與I/O單元區(qū)域6中設(shè)置的I/O單元相比較，可以減小面積。因此，將本實(shí)施例的I/O單元區(qū)域6和I/O單元組22相加所得的面積比現(xiàn)有的I/O單元區(qū)域106的面積小。
此外，I/O單元組22上配置的I/O單元分別將緩沖晶體管21配置在數(shù)字單元5側(cè)，將鍵合焊盤20配置在模擬單元4側(cè)。層疊芯片10所連接的引線23越過(guò)緩沖晶體管21的上面被連接在鍵合焊盤20上。這是因?yàn)楸緦?shí)施例的層疊芯片10是DRAM，通過(guò)緩沖晶體管21連接到指定的數(shù)字單元5，如果將緩沖晶體管21配置在數(shù)字單元5側(cè)，則可以進(jìn)一步縮短布線長(zhǎng)度。
圖3表示本發(fā)明的第2實(shí)施例的多芯片組件。圖3(a)是平面圖，圖3(b)是其剖面圖。對(duì)于與第1實(shí)施例相同的結(jié)構(gòu)附以相同的標(biāo)號(hào)，并省略說(shuō)明。
本實(shí)施例與第1實(shí)施例的差異在于，I/O單元組22在層疊芯片10的左右設(shè)置兩處，沿層疊芯片10的上下方向來(lái)配置。本實(shí)施例與第1實(shí)施例相比較，是需要確保更大的數(shù)字單元5的情況。層疊芯片10上所連接的引線的一部分23’被連接到I/O單元區(qū)域6中配置的鍵合焊盤20’，通過(guò)緩沖晶體管21’連接數(shù)字單元5。
本實(shí)施例由于I/O單元區(qū)域23少，所以通過(guò)給模擬單元4、數(shù)字單元5分配更多的電路區(qū)域3的區(qū)域，縮小電路區(qū)域3。因此，一部分I/O單元被配置在I/O單元區(qū)域23。這樣，通過(guò)將I/O單元配置在I/O單元區(qū)域23中，并配置在I/O單元區(qū)域6，將電路區(qū)域3的面積和I/O單元區(qū)域6的長(zhǎng)度最佳化，可以將母芯片1設(shè)計(jì)得最小。
當(dāng)然，如何配置I/O單元23，可以按照設(shè)計(jì)時(shí)的情況任意地配置。例如，如圖4所示，也可以將層疊芯片10的兩邊所對(duì)應(yīng)的I/O區(qū)域25合并配置。此外，也可以將任意的邊所對(duì)應(yīng)的I/O單元配置在I/O單元區(qū)域6。
如以上說(shuō)明，由于本發(fā)明的多芯片組件將母芯片的鍵合焊盤的至少一部分配置在電路區(qū)域的內(nèi)部，可以縮小I/O總線的面積，即可以縮短母芯片的外周長(zhǎng)度，所以可以形成更小型的多芯片組件。此外，由于層疊芯片的引線23不延伸至母芯片外周部的I/O單元區(qū)域6，所以不需要將模擬單元4分割配置等，可以在高自由度下進(jìn)行模擬單元4的設(shè)計(jì)。
而且，由于所述鍵合焊盤被配置在模擬單元和數(shù)字單元之間，所以與將模擬單元內(nèi)部配置在數(shù)字單元內(nèi)部相比較，可以縮短電路的布線長(zhǎng)度，并且可以用設(shè)計(jì)軟件將電路配置自動(dòng)最佳化。
而且，由于層疊芯片被重疊安裝在母芯片的數(shù)字單元上，所以可以防止因?qū)盈B芯片的工作所產(chǎn)生的噪聲傳導(dǎo)給模擬單元。
而且，由于電路區(qū)域內(nèi)的I/O單元區(qū)域中配置的I/O單元的緩沖晶體管可以比母芯片周圍的I/O總線上配置的I/O單元的緩沖晶體管小，所以能夠使緩沖晶體管進(jìn)一步小型化。
權(quán)利要求
1.一種多芯片組件，包括具有電路區(qū)域和多個(gè)鍵合焊盤的第1半導(dǎo)體芯片；以及具有多個(gè)鍵合焊盤并安裝在所述第1半導(dǎo)體芯片上的第2半導(dǎo)體芯片；將所述第1和第2半導(dǎo)體芯片的鍵合焊盤通過(guò)引線鍵合來(lái)連接；其特征在于將所述第1半導(dǎo)體芯片的鍵合焊盤的至少一部分配置在所述電路區(qū)域的內(nèi)部。
2.如權(quán)利要求1所述的多芯片組件，其特征在于，所述電路區(qū)域有模擬單元和數(shù)字單元，將在所述電路區(qū)域的內(nèi)部配置的鍵合焊盤的至少一個(gè)配置在所述模擬單元和數(shù)字單元之間。
3.如權(quán)利要求2所述的多芯片組件，其特征在于，所述第2半導(dǎo)體芯片被重疊安裝在所述第1半導(dǎo)體芯片上的所述數(shù)字單元上。
4.一種多芯片組件，包括第1半導(dǎo)體芯片，具有由電路區(qū)域、多個(gè)I/O單元組成的第1I/O單元組和多個(gè)I/O單元組成的第2I/O單元組；以及第2半導(dǎo)體芯片，具有由多個(gè)I/O單元組成的第3I/O單元組，并安裝在所述第1半導(dǎo)體芯片上；所述第1I/O單元組的至少一部分用于連接外部電路，而所述第2I/O單元組和所述第3I/O單元組連接；其特征在于，將所述第2I/O單元組的至少一部分配置在所述電路區(qū)域的內(nèi)部。
5.如權(quán)利要求4所述的多芯片組件，其特征在于，所述電路區(qū)域有模擬單元和數(shù)字單元，將在所述電路區(qū)域的內(nèi)部配置的I/O單元組的至少一個(gè)配置在所述模擬單元和數(shù)字單元之間。
6.如權(quán)利要求5所述的多芯片組件，其特征在于，所述第2半導(dǎo)體芯片被重疊安裝在所述第1半導(dǎo)體芯片上的所述數(shù)字單元上。
7.如權(quán)利要求6所述的多芯片組件，其特征在于，所述I/O單元有緩沖晶體管，所述第2I/O單元組中包含的緩沖晶體管與所述第1I/O單元組中包含的緩沖晶體管相比尺寸小。
8.如權(quán)利要求1所述的多芯片組件，其特征在于，所述第2半導(dǎo)體芯片由數(shù)字電路構(gòu)成。
9.如權(quán)利要求4所述的多芯片組件，其特征在于，所述第2半導(dǎo)體芯片由數(shù)字電路構(gòu)成。
10.如權(quán)利要求1所述的多芯片組件，其特征在于，所述第2半導(dǎo)體芯片是DRAM。
11.如權(quán)利要求4所述的多芯片組件，其特征在于，所述第2半導(dǎo)體芯片是DRAM。
全文摘要
在母芯片上安裝層疊芯片的多芯片組件中,提供芯片尺寸更小的多芯片組件。在母芯片的中央配置數(shù)字單元5,在其上安裝層疊芯片10。將模擬單元4配置在母芯片的周圍,在模擬單元4和數(shù)字單元5之間配置I/O單元組22。連接層疊芯片10和母芯片1的引線23和數(shù)字布線125不與模擬單元4交叉地連接I/O單元組22。由此,減少I/O單元區(qū)域6中配置的I/O單元數(shù)目,縮小I/O區(qū)域,縮小母芯片的尺寸。
文檔編號(hào)H01L25/18GK1344026SQ01137290
公開(kāi)日2002年4月10日 申請(qǐng)日期2001年9月21日 優(yōu)先權(quán)日2000年9月21日
發(fā)明者津田廣之 申請(qǐng)人:三洋電機(jī)株式會(huì)社