針對3d非易失性存儲器的動態(tài)擦除電壓步長選擇的制作方法
【專利說明】
【背景技術(shù)】
[0001]本發(fā)明涉及用于對3D非易失性存儲器設(shè)備中的存儲器單元進行擦除的技術(shù)。
[0002]近來，已經(jīng)提出了使用3D堆疊式存儲器結(jié)構(gòu)的超高密度存儲設(shè)備，有時將這樣的存儲器結(jié)構(gòu)被稱為位成本可擴展(BiCS)架構(gòu)。例如，3D NAND堆疊式存儲器設(shè)備可以由交替的導(dǎo)電層和電介質(zhì)層的陣列來形成。在這些層中鉆有存儲器孔以同時限定很多存儲層。然后通過使用適當(dāng)?shù)牟牧咸畛浯鎯ζ骺讈硇纬蒒AND串。直的NAND串在一個存儲器孔中延伸，而管形或U形NAND串(P-BiCS)包括一對存儲器單元的豎直列，這些豎直列在兩個存儲器孔中延伸并且通過底部背柵而被連接。存儲器單元的控制柵極由導(dǎo)電層提供。然而，在操作這樣的存儲器設(shè)備時存在各種挑戰(zhàn)。
【附圖說明】
[0003]相同附圖標(biāo)記的元件指不同附圖中的共有部件。
[0004]圖1A是3D堆疊式非易失性存儲器設(shè)備的透視圖。
[0005]圖1B是圖1A的3D堆疊式非易失性存儲器設(shè)備100的功能框圖。
[0006]圖2A描繪了塊200的U形NAND實施方式的頂視圖，作為圖1A中的BLKO的示例實現(xiàn)方式，其示出了示例SGD線子集SGDL-SBO和SGDL-SBl。
[0007]圖2B描繪了圖2A的塊200，其示出了示例字線子集WL23D-SB和WL23S-SB以及示例位線子集BL-SBO和BL-SBl。
[0008]圖2C描繪了圖2A的塊200，其示出了NAND串的示例集合210-215。
[0009]圖2D描繪了存儲器孔的橫截面寬度，其在頂部附近向外張開到最寬區(qū)域然后朝向底部逐漸變細(xì)。
[0010]圖2E描繪了與圖2D對應(yīng)的、在字線層(WLL)的堆疊中的存儲器孔直徑的變化。
[0011]圖2F描繪了圖2C的示例NAND串NS0，其中，具有基于圖2D的類似存儲器孔直徑的存儲器單元被成組布置。
[0012]圖2G 描繪了圖 2C 的示例 NAND串NS0、NS0-l、NS0-2、…、NS0-14。
[0013]圖2H描繪了堆疊230的實施方式，其示出了沿線220圖2A的塊200的部分209的橫截面圖。
[0014]圖3A描繪了圖2H的列CO的區(qū)域236的近視圖，其示出了SG層中的漏極側(cè)選擇柵極晶體管SGD和字線層WLL23中的存儲器單元MC。
[0015]圖3B描繪了圖3A的列CO的橫截面圖。
[0016]圖4描繪了針對圖2A的NAND串子塊NS-SBO至NS-SB3的電路301的一個實施方式。
[0017]圖5A描繪了用于基于編程-擦除周期量來擦除存儲器單元的處理。
[0018]圖5B描繪了根據(jù)圖5A的步驟502的、保持指示編程-擦除周期量的數(shù)據(jù)的處理的示例。
[0019]圖5C描繪了根據(jù)圖5A的步驟504的擦除處理的示例，其中，基于指示編程-擦除周期量的數(shù)據(jù)來確定步長。
[0020]圖5D描繪了根據(jù)圖5A的步驟504的擦除處理的另一示例，其中，基于初始擦除脈沖之后的閾值電壓分布來確定后續(xù)擦除脈沖的步長。
[0021 ]圖6A描繪了根據(jù)圖5B的步驟516的、對Vpgmjnitial進行最優(yōu)化的示例編程操作的流程圖。
[0022]圖6B描繪了用于在對下部頁數(shù)據(jù)和上部頁數(shù)據(jù)進行編程時執(zhí)行圖6A的編程操作的示例處理。
[0023]圖6C描繪了根據(jù)圖6B的步驟610的示例處理，其中，在第一遍編程中將下部頁數(shù)據(jù)編程至存儲器單元的初始集合并且確定編程循環(huán)計數(shù)。
[0024]圖6D描繪了根據(jù)圖6C的步驟629的示例處理，其中，在第二遍編程中使用基于編程循環(huán)計數(shù)的Vpgm_initial將上部頁數(shù)據(jù)編程至存儲器單元的初始集合。
[0025]圖6E描繪了根據(jù)圖6B的步驟612的示例處理，其中，在單遍編程中使用基于編程循環(huán)計數(shù)的Vpgm_initial將下部頁數(shù)據(jù)和上部頁數(shù)據(jù)編程至存儲器單元的剩余集合。
[0026 ]圖7A和圖7B描繪了具有四個數(shù)據(jù)狀態(tài)的一遍編程操作。
[0027 ]圖8A至圖SC描繪了具有四個數(shù)據(jù)狀態(tài)的兩遍編程操作。
[0028]圖8D描繪了在從圖8A轉(zhuǎn)換至圖8B的情況下根據(jù)圖6A的步驟602的、用于確定給存儲器單元的初始集合中的最快速存儲器單元編程初始量所需的編程循環(huán)的計數(shù)的處理。
[0029]圖9A描繪了根據(jù)圖6C的、用于對存儲器單元的初始集合中的下部頁數(shù)據(jù)進行編程的編程電壓和驗證電壓，其中，使用相對較低的初始Vpgm(Vpgm_low)以及相對高的Vpgm步長dVpgm_high0
[0030]圖9B描繪了根據(jù)圖6D的用于在第二遍編程中對上部頁數(shù)據(jù)進行編程或者根據(jù)圖6E的用于在單遍編程中同時地對下部頁數(shù)據(jù)和上部頁數(shù)據(jù)進行編程的編程電壓和驗證電壓，其中，Vpgm_initial是基于編程循環(huán)計數(shù)并且使用相對小的Vpgm步長dVpgm_low。
[0031]圖9C描繪了根據(jù)圖5C的擦除操作中的一系列擦除脈沖和驗證脈沖。
[0032]圖9D描繪了根據(jù)圖的擦除操作中的一系列擦除脈沖和驗證脈沖。
[0033]圖1OA描繪了具有四個數(shù)據(jù)狀態(tài)的閾值電壓(Vth)分布，其示出了讀取電壓和驗證電壓。
[0034 ]圖1OB-1OD描繪了在根據(jù)圖的擦除操作期間圖1OA的Vth分布的變化。
[0035]圖1IA-1IE描繪了在根據(jù)圖5C的擦除操作期間圖1OA的Vth分布的變化。
[0036]圖12A-12E描繪了與圖9C和圖9D—致的、在擦除操作的擦除-驗證迭代的擦除部分中的電壓。
[0037 ]圖13A-13C描繪了與圖9C和圖9D—致的、在擦除操作的擦除-驗證迭代的驗證部分中的電壓。
[0038]圖14A是描繪了針對新的存儲器設(shè)備和針對經(jīng)循環(huán)的存儲器設(shè)備的閾值電壓相對擦除電壓的觀察到的行為的圖。
[0039]圖14B是描繪了與圖14A—致的、作為編程-擦除周期的函數(shù)的閾值電壓/擦除電壓的斜率的變化的觀察到的行為和控制設(shè)置的圖。
[0040]圖14C是描繪了作為循環(huán)計數(shù)的函數(shù)的閾值電壓/擦除電壓的斜率的變化的控制設(shè)置的圖。
[0041 ]圖14D是描繪了作為Vpgm_in i t i al的函數(shù)的閾值電壓/擦除電壓的斜率的變化的控制設(shè)置的圖。
[0042]圖14E是描繪了作為編程-擦除周期的函數(shù)的擦除電壓的步長dVerase的控制設(shè)置的圖。
[0043]圖14F是描繪了作為在編程操作期間確定的循環(huán)計數(shù)的函數(shù)的擦除電壓的步長dVerase的控制設(shè)置的圖。
[0044]圖14G是描繪了作為在編程操作期間確定的Vpgm_initial的函數(shù)的擦除電壓的步長dVerase的控制設(shè)置的圖。
[0045]圖14H是描繪了作為進行初始量的編程所需的多個編程循環(huán)的數(shù)量的函數(shù)的Vpgm_ref的觀察到的行為以及控制設(shè)置的圖。
[0046]圖141是描繪了作為Dmh的函數(shù)的進行初始量的編程所需的多個編程循環(huán)的數(shù)量的觀察到的行為的圖。
[0047]圖14J是描繪了作為編程-驗證(p/e)周期的函數(shù)的進行初始量的編程所需的多個編程循環(huán)的數(shù)量的觀察到的行為的圖。
【具體實施方式】
[0048]提供了用于以下述方式對3D堆疊式非易失性存儲器設(shè)備中的存儲器單元進行擦除的技術(shù)，該方式隨編程-擦除周期(P_e周期)積累而引起存儲器設(shè)備中的變化。該技術(shù)避免能夠由過擦除引起的退化，同時避免隨著p-e周期的積累導(dǎo)致的擦除速度減小而延長擦除時間。
[0049]在這樣的存儲器設(shè)備中，沿存儲器孔形成存儲器單元，存儲器孔延伸通過堆疊中的交替的導(dǎo)電層(字線層)和電介質(zhì)層。存儲器單元通常以NAND串布置。每個NAND串具有單獨的薄多晶硅本體作為溝道，其中，溝道的偏壓可以通過位線(BL)、源極線(SL)、漏極側(cè)選擇柵極(SGD)和源極側(cè)選擇柵極(SGS)電壓來控制。在擦除操作期間，將SGD晶體管和/Ssgs晶體管偏置以引起本體中的柵極感應(yīng)漏極漏(GIDL)電流，該電流對本體進行充電，例如升高其電壓。例如，可以對位線和/或源極線施加擦除電壓。同時，使導(dǎo)電層的電壓浮置。當(dāng)本體處于完全充電狀態(tài)時，將導(dǎo)電層的電壓迅速地向下驅(qū)動至諸如OV的低電平以創(chuàng)建跨隧道氧化物的電場，這使得空穴從存儲器單元的本體被注入到電荷捕獲層，從而導(dǎo)致朝向擦除-驗證電平的大Vth降級。在一些方法中，可以在連續(xù)的迭代中重復(fù)該處理直到滿足擦除-驗證條件為止。此外，在每個連續(xù)的迭代中可以將擦除電壓以步長逐級升高。
[0050]此外，擦除操作可以是單側(cè)或雙側(cè)。在雙側(cè)擦除中，分別經(jīng)由位線和源極線對SGD晶體管和SGS晶體管施加擦除電壓，使得在每個NAND串的漏極端和源極端處生成GIDL。在單側(cè)擦除中，經(jīng)由位線對S⑶晶體管施加擦除電壓以使得在每個NAND串的漏極端生成GIDL。
[0051]因此，對3D堆疊式非易失性存儲器設(shè)備的擦除操作顯著不同于對2DNAND結(jié)構(gòu)的擦除操作，在對2D NAND結(jié)構(gòu)的擦除操作中，對P阱襯底施加對于所有NAND串共有的擦除電壓。另一不同是:與2D NAND相比，對于3D NAND，由于3D NAND中對溝道進行充電所需的時間，擦除脈沖可能會更長。
[0052]已經(jīng)發(fā)現(xiàn)存儲器單元退化非常容易受擦除深度的影響。特別地，過擦除能夠顯著地降低存儲器單元的耐久性?？梢允褂孟鄬π〉牟脸妷翰介L來避免過擦除。同時，證據(jù)顯示在大量的編程-擦除循環(huán)之后，存儲器單元的擦除速度減小以及擦除斜率(閾值電壓的變化與擦除電壓的變化的比率，或dVth/dVerase)也變得更小。這些變化能夠增大要完成擦除操作所需的擦除循環(huán)(或擦除-驗證迭代)的數(shù)量。因此，總的擦除時間會變得不可接受地長。
[0053]本文中提供的技術(shù)通過隨存儲器設(shè)備變得被循環(huán)來調(diào)節(jié)擦除電壓步長(dVerase)來應(yīng)對上文提及的問題。在一種方法中，保持指示p-e周期的數(shù)量的數(shù)據(jù)。例如，該數(shù)據(jù)可以是存儲器單元的塊或其他單位的P-e周期的計數(shù)(“熱計數(shù)”)。諸如狀態(tài)機的控制器可以使用該數(shù)據(jù)來確定在擦除操作開始處的最優(yōu)擦除電壓步長(dVerase)。步長可以隨p-e周期的計數(shù)增加而動態(tài)地增大。
[0054]在另一方法中，指示p-e周期的數(shù)量的數(shù)據(jù)是從編程操作開始的循環(huán)計數(shù)，和/或基于循環(huán)計數(shù)的初始編程電壓Vpgm_initial。循環(huán)計數(shù)是給存儲器單元的初始集合中的最快速存儲器單元編程初始量所需的編程循環(huán)(或編程-驗證迭代)的數(shù)量?？梢葬槍Υ鎯ζ鲉卧拿總€字線層或者針對具有共有存儲器孔直徑的字線層組確定分開的循環(huán)計數(shù)，并且可以將分開的循環(huán)計數(shù)存儲在存儲器單元內(nèi)的特定非易失性位置或者存儲在分開的數(shù)據(jù)寄存器中。隨著存儲器設(shè)備變得被循環(huán)，編程速度增大使得循環(huán)計數(shù)減小。因此，相對較低的循環(huán)計數(shù)或較低的Vpgm_initial指示相對較大的p-e周期的數(shù)量。循環(huán)計數(shù)被保持作為智能驗證方案的一部分以隨積累的P-e周期導(dǎo)致的存儲器設(shè)備的編程速度增大而動態(tài)地更新Vpgm_initial。
[0055]因為循環(huán)計數(shù)和Vpgm_initial已經(jīng)可用，所以可以無成本地在擦除操作期間使用它們。循環(huán)計數(shù)或Vpgm_initial或者從其得出的相關(guān)聯(lián)的值為p-e周期的數(shù)量的強指示器。
[0056]在另一方法中，在初始擦除電壓(Verase_initial_a)被施加至NAND串之后，控制器確定擦除操作期間的最優(yōu)擦除電壓步長(d V e r a s e 2)。在該智能擦除驗證方案中，針對在施加初始擦除電壓之后引起的存儲器單元的Vth分布來確定度量。度量可以指示Vth分布的上尾與擦除-驗證電壓之間的以伏特計的距離。當(dāng)該度量相對較大時，存儲器單元具有到達到擦除狀態(tài)的相對較長的路。因此，第二擦除電壓應(yīng)該相對較大。此外，當(dāng)P-e周期的數(shù)量相對較大時，第二擦除電壓仍應(yīng)該相對較大。為了實現(xiàn)這個，控制可以確定作為P-e周期的函數(shù)的斜率(dVth/dVerase)、根據(jù)度量/斜率確定作為p-e周期的函數(shù)的步長(dVeraSe2)，以及基于Verase_initial_a+dVerase2來確定第二擦除電壓(Verase2_a)。通過考慮p_e周期的數(shù)量提高了第二擦除電壓的準(zhǔn)確度。在沒有該方法的情況下，第二擦除電壓將會低于最優(yōu)值。
[0057]以下論述提供了存儲器設(shè)備的構(gòu)造以及應(yīng)對上文提及的問題的相關(guān)擦除技術(shù)的細(xì)節(jié)。
[0058]圖1A是3D堆疊式非易失性存儲器設(shè)備的透視圖。存儲器設(shè)備100包括襯底101。在襯底上是存儲器單元的示例塊BLKO和BLKl以及具有供塊使用的電路的外圍區(qū)域104。襯底101還可以承載這些塊下的電路以及攜帶電路的信號的以導(dǎo)電路徑形式被圖案化的一個或更多個下部金屬層。這些塊形成在存儲器設(shè)備的中間區(qū)域102中。在存儲器設(shè)備的上部區(qū)域103中，一個或更多個上部金屬層以導(dǎo)電路徑形式被圖案化以攜帶電路的信號。每個塊包括存儲器單元的堆疊區(qū)，在該堆疊區(qū)中該堆疊的交替層級表示字線。在一種可能的方法中，每個塊具有相對的分層側(cè)面，豎直觸點從這些側(cè)面向上延伸至上部金屬層以形成至導(dǎo)電路徑的連接。盡管描述了兩個塊作為示例，但是可以使用在X方向和/或y方向上延伸的附加塊。
[0059]在一種可能的方法中，在X方向上的平面的長度表示至字線的信號路徑在一個或更多個上部金屬層中延伸的方向(字線方向或SGD線方向)，以及在y方向上的平面的寬度表示至位線的信號路徑在一個或更多個上部金屬層中延伸的方向(位線方向)。2方向表示存儲器設(shè)備的高度。
[0060]圖1B是圖1A的3D堆疊式非易失性存儲器設(shè)備100的功能框圖。存儲器設(shè)備100可以包括一個或更多個存儲器管芯108。存儲器管芯108包括存儲器單元的3D(三維)存儲器陣列126，例如包括塊BLKO和BLKl、控制電路110以及讀/寫電路128。存儲器陣列126經(jīng)由行解碼器124通過字線以及經(jīng)由列解碼器132通過位線可尋址。讀/寫電路128包括多個感測塊130(感測電路)，并且允許并行地對一頁存儲器單元進行讀取或編程。通常，控制器122與一個或更多個存儲器管芯108—樣包括在同一存儲器設(shè)備100(例如，可移動存儲卡)中。命令和數(shù)據(jù)經(jīng)由線路120在主機與控制器122之間以及經(jīng)由線路118在控制器與一個或更多個存儲器管芯108之間傳輸。
[0061 ]控制電路110與讀/寫電路128協(xié)作以對存儲器陣列126執(zhí)行存儲操作，并且控制電路110包括狀態(tài)機112、片上地址解碼器114以及電力控制模塊116。狀態(tài)機112提供存儲器操作的芯片級控制。片上地址解碼器114提供由主機或存儲器控制器使用的地址至由解碼器124和132使用的硬件地址之間的地址接口。電力控制模塊116控制在存儲器操作期間供給字線和位線的電力和電壓。電力控制模塊116可以包括用于WLL和WLL部分的驅(qū)動器、漏極側(cè)選擇柵極驅(qū)動器和源極側(cè)選擇柵極驅(qū)動器(例如，稱為諸如NAND串的存儲器單元的串的漏極側(cè)或端和源極側(cè)或端)以及源極線。在一種方法中，感測塊130可以包括位線驅(qū)動器。
[0062]還可以提供用于編程-擦除(p-e)周期的計數(shù)的存儲位置113。該計數(shù)可以例如在每次存儲器陣列126中進行擦除操作時增大。存儲位置115用于循環(huán)計數(shù)和/或Vpgm_initial的當(dāng)前值，其中，這些參數(shù)可以隨p-e周期增大導(dǎo)致的存儲器陣列改變