一種基于阻變存儲單元rram的存儲電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種基于阻變存儲單元RRAM的可替代eFUSE技術(shù)的存儲電路。
【背景技術(shù)】
[0002] 隨著信息時代的飛速發(fā)展，集成電路的發(fā)展也愈發(fā)迅速，設計水平的日益提高，超 大規(guī)模集成電路和片上系統(tǒng)芯片的功能及邏輯復雜度也不斷地增加。另一方面，為了追求 低功耗，高集成度，芯片的制造工藝也愈發(fā)復雜，這使得芯片在制造過程中更為容易出現(xiàn)缺 陷，尤其在存儲器芯片中，芯片在出廠后不可避免的存在或多或少的損壞存儲單元，或有缺 陷的邏輯功能，使得良品率降低，增加了芯片設計開發(fā)成本。所以在芯片開發(fā)中，一般會加 入冗余單元以實現(xiàn)后續(xù)對缺陷部分的替換，使得芯片可以被修復以提高產(chǎn)品成品率。
[0003] 阻變存儲單元（RRAM)是一種新型的非易失性數(shù)據(jù)存儲技術(shù)，其特點在于利用一 種能夠在特殊條件下發(fā)生電阻改變的金屬氧化物作為存儲單元。圖1為阻變存儲單元的示 意圖。
[0004] eFuse技術(shù)是基于多晶硅熔絲特性的技術(shù)。利用多晶硅熔絲初始阻值很小的特性， 當大電流持續(xù)流過多晶硅熔絲時，多晶硅熔絲會被永久熔斷，阻值成倍增加，反之則保持導 通狀態(tài)。eFUSE單元通過判斷多晶硅熔絲熔斷的斷裂與導通，識別為數(shù)字信號的0或1。從 而實現(xiàn)了對信息的存儲。
[0005] 在存儲器開發(fā)過程中，利用eFUSE技術(shù)。在芯片出廠測試過程中，統(tǒng)計發(fā)現(xiàn)芯片 的具體功能問題或損壞單元地址，之后對照這些測試信息，通過對預先設計在片內(nèi)的相關(guān) eFUSE電路進行編程，從而實現(xiàn)芯片內(nèi)部具體邏輯功能的切換和改動，或者通過編程eFUSE 以存儲具體的錯誤地址信息，然后芯片內(nèi)部的地址替換邏輯可以依照存儲的錯誤信息，在 外部訪問錯誤地址時，自動對照和映射地址，實現(xiàn)對相應冗余存儲空間的訪問，以替換原先 的缺陷空間。
[0006] 雖然利用eFUSE技術(shù)能夠較為方便的對芯片內(nèi)部進行相應的修復或功能調(diào)整改 動，一定程度上修復一些存在缺陷的芯片。但是，這種測試依然還是存在以下不足：
[0007] 1、eFUSE技術(shù)雖然成熟，但并不是所有工藝線都支持該技術(shù)。對于基于某些不支 持eFUSE技術(shù)的工藝開發(fā)的芯片，不能利用該技術(shù)來實現(xiàn)上述功能。
[0008] 2、eFUSE技術(shù)支持芯片出廠后的eFUSE編程以改變內(nèi)部電路，但該操作為一次性 編程，所以僅有一次機會去修復相關(guān)電路，有一定的局限性。

【發(fā)明內(nèi)容】

[0009] 為了解決現(xiàn)有的eFUSE技術(shù)工藝支持性有限、只能進行一次修復的局限性的技術(shù) 問題，本發(fā)明提供一種基于阻變存儲單元RRAM的存儲電路，可替代eFUSE技術(shù)，能夠?qū)崿F(xiàn)多 次編程操作的存儲技術(shù)。
[0010] 本發(fā)明的技術(shù)解決方案：
[0011] -種基于阻變存儲單元RRAM的存儲電路，其特殊之處在于：包括行控制模塊、列 控制模塊、存儲陣列、指令譯碼器以及測試模塊，所述存儲陣列包括多個存儲單元和標志位 存儲單元，所述存儲單元包括RRAM單元、敏感放大器、參考電阻電路以及數(shù)據(jù)通路；所述標 志位存儲單元用于存儲體現(xiàn)多個存儲單元是否被寫過的標志位；所述敏感放大器的一端連 接RRAM，另一端連接參考電阻電路，敏感放大器根據(jù)兩端電阻阻值感應出q端信號和qb端 信號，使之最終在高電壓態(tài)或低電壓態(tài)，實現(xiàn)對數(shù)據(jù)的鎖存；所述參考電阻電路用于向敏感 放大器提供一個參考電阻；所述數(shù)據(jù)通路用于通過輸出端口 fuseq實現(xiàn)輸出數(shù)據(jù)的0、1輸 出給待修復電路和測試模塊；
[0012] 所述指令譯碼器用于接收操作指令并完成對操作指令的譯碼，發(fā)送給行控制單元 和列控制單元；
[0013] 所述行控制單元的輸出端與存儲陣列中各行存儲單元的位線端開關(guān)swc_bl、源端 開關(guān)swc_sl和字線端vwl連接，所述列控制單元的輸出端與存儲陣列中各列存儲單元的位 線端bl、源端si、連接；
[0014] 所述測試模塊一方面用于讀取存儲陣列中當前存儲的數(shù)據(jù)信息，以判斷該次修復 操作的修復信息是否成功寫入；另一方面在需要時測試存儲陣列中的存儲單元，通過判斷 當前阻變值大小以確認阻變單元功能是否正確，從而將有功能異?；虼嬖趽p壞的存儲單元 篩選出來。
[0015] 上述敏感放大器為互相反饋串聯(lián)的環(huán)路反相器，所述敏感放大器的輸入端與RRAM 的位線連接。
[0016] 上述參考電阻電路由阻值固定的電阻單元和NMOS三級管串聯(lián)組成，所述參考電 阻電路連接在敏感放大器的輸出端。
[0017] 上述數(shù)據(jù)通路包括上拉電路和下拉電路，
[0018] 所述上拉電路包括通過漏端連接的PMOS管Pl和PMOS管P2,其中PMOS管P2為弱 上拉管；所述PMOS管Pl的柵端連接數(shù)據(jù)輸出使能en，所述PMOS管P2的漏端連接輸出端 P fuseq ；
[0019] 所述下拉電路包括通過漏端連接的NMOS管nl和NMOS管n2,所述NMOS管n2的柵 端連接qb端，所述NMOS管nl的柵端連接數(shù)據(jù)輸出使能en，所述NMOS管nl的源端與PMOS 管Pl的漏端連接。
[0020] 上述參考電阻電路提供的參考電阻位于RRAM的高阻值和低阻值之間。
[0021] 上述行控制模塊包括譯碼電路、行組合邏輯電路以及行選通電路，所述譯碼電路 的輸出端與行組合邏輯電路的第一輸入端連接，所述行組合邏輯電路的第二輸入端與指令 譯碼器連接，所述行組合邏輯電路的第三輸入端與選通電路的輸出端連接，所述行選通電 路的第一輸入端與指令譯碼器連接，所述行選通電路的第二輸入端接字線操作電壓（Vset_ wl、Vreset_wl、Vread_wl)，所述譯碼電路的輸入端接外部輸入的行地址信號rowadd(為）， 所述行組合邏輯電路的輸出端與存儲陣列連接。
[0022] 上述列控制模塊包括列選通電路和列組合邏輯電路，所述列選通電路的第一輸入 端接指令譯碼器，所述列選通電路的第二輸入端接擦除操作所需的位線操作電壓Vset_bl 和編程操作所需的源端操作電壓Vresetjl ;所述列選通電路的輸出端與列組合邏輯電路 的第一輸入端連接，所述組合邏輯電路的第二輸入端接外部輸入的數(shù)據(jù)信號din，所述列組 合邏輯電路的第三輸入端接指令譯碼器，所述列組合邏輯電路的輸出端與存儲陣列連接。
[0023] 上述測試模塊包括測試地址譯碼電路、輸出選擇通路電路和三態(tài)驅(qū)動電路。
[0024] 上述存儲陣列包括9*6個存儲單元。
[0025] 本發(fā)明所具有的優(yōu)點：
[0026] 1、本發(fā)明方案通過對存儲單元陣列進行編程操作即可實現(xiàn)多位配置數(shù)據(jù)的存儲。
[0027] 2、本發(fā)明通過對存儲單元陣列的擦除操作可以清除之前的配置數(shù)據(jù)，實現(xiàn)對配置 數(shù)據(jù)的再次編程，具有多次編程的功能，提高了芯片的修復機會。
[0028] 3、本發(fā)明提供了配置信息讀取功能，使測試人員可以讀取判斷本次修復信息的配 置是否成功，提高了修復成功率。
[0029] 4、本發(fā)明提供了對各單元RRAM電阻值的讀取功能，便于測試人員分析RRAM單元 自身性能，提供了冗余陣列的可測性，簡化了測試結(jié)果的分析。
[0030] 5、本發(fā)明能夠可靠地替代eFUSE技術(shù)，對于無 eFUSE工藝支持的芯片設計，提供了 芯片后期修復的可行性。
【附圖說明】
[0031] 圖1為阻變存儲單元的示意圖；
[0032] 圖2為本發(fā)明存儲單元的原理框圖；
[0033] 圖3為本發(fā)明存儲單元具體電路示意圖；
[0034] 圖4為本發(fā)明基于阻變存儲單元RRAM的存儲電路的原理框圖；
[0035] 圖5為本發(fā)明八個存儲單元組成存儲陣列示意圖；
[0036] 圖6為多數(shù)據(jù)存儲陣列示意圖；
[0037] 圖7為本發(fā)明行控制模塊電路示意圖；
[0038] 圖8為本發(fā)明列控制模塊電路示意圖；
[0039] 圖9為本發(fā)明測試模塊電路示意圖。
【具體實施方式】
[0040] 本發(fā)明片內(nèi)多數(shù)據(jù)存儲方案如圖2所示，主要包括存儲陣列、指令譯碼器、行控制 模塊、列控制模塊和測試模塊。
[0041] 指令譯碼器為組合邏輯電路，用于接收操作指令并完成對操作指令的譯碼，以實 現(xiàn)對內(nèi)部存儲陣列的相應操作。本發(fā)明中的操作指令主要包括set (寫0)、reset (寫1)、 read (讀存儲數(shù)據(jù)）、readr (讀RRAM單元組織）四種操作。Set與reset指令目的是為了 對選中的RRAM單元分別進行低阻操作和高阻變操作以實現(xiàn)數(shù)據(jù)0或1的寫入。由于RRAM 單元的可重復操作性，操作人員可以通過set/reset指令對陣列中的存儲單元實現(xiàn)多次的 寫操作。測試模塊一方面用于讀取存儲陣列中當前存儲的數(shù)據(jù)信息，以判斷該次修復操作 的修復信息是否成功寫入，以提高修復的成功率。另一方面在需要時測試存儲陣列中的存 儲單元，通過判斷當前阻變值大小以確認阻變單元功能是否正確，從而將有功能異?；虼?在損壞的存儲單元篩選出來，提高測試修復效率。
[0042] Readr指令目的是測試所選中的RRAM單元中阻變電阻Rcell的阻值，測試人員可 以在需要時測試某個存儲單元，通過blmon端口的電路判斷當前阻變值大小以確認阻變單 元功能是否正確，然后將有功能異?；虼嬖趽p壞的存儲單元挑選出來，后續(xù)修復過程中使 用時忽略這些單元，提高了修復準確性，提供了方案的可測試性。Read指令目的是讀取最終 編程于陣列當中的具體數(shù)據(jù)fuseq，通過fusemon端口，測試人員可以獲知本次寫操作最終 存儲的數(shù)據(jù)值，已確認本次配置內(nèi)容是否如預期，具體指令如表1 [0043] 表1操作指令列表
[0045] 存儲陣列包括各多個存儲單元和標志位存儲單元，單個存儲單元的結(jié)構(gòu)如圖3、4 所示，存儲單元包括RRAM單元、敏感放大器、參考電阻電路以及數(shù)據(jù)通路；標志位存儲單元 用于存儲體現(xiàn)多個存儲單元是否被寫過的標志位；敏感放大器的一端連接RRAM，另一端連 接參考電阻電路，敏感放大器根據(jù)兩端電阻阻值感應出q端信號和qb端信號，使之最終在 高電壓態(tài)或低電壓態(tài)，實現(xiàn)對數(shù)據(jù)的鎖存；參考電阻電路用于向敏感放大器提供一個參考 電阻；數(shù)據(jù)通路用于通過輸出端口 fuseq實現(xiàn)輸出數(shù)據(jù)的0、1輸出給待修復電路和測試模 塊；存儲陣列模塊為多個存儲單元組成的陣列，是用于存儲數(shù)據(jù)的主體。每個存儲單元可 存儲一位數(shù)據(jù)信息。如果需要存儲多位數(shù)據(jù)信息，即需要用多位存儲單元拼接組成多位的 存儲陣列，通常情況下數(shù)據(jù)操作多以8位為一個字節(jié)（BYTE)單元進行處理，所以圖5為存 儲8位數(shù)據(jù)信息時陣列的結(jié)構(gòu)，其中每個fusecell即為一個存儲單元，通過8個存儲單元 的fuseq端口即可存取每位存儲數(shù)據(jù)，以此做為一個整體即可實現(xiàn)一個字節(jié)（BYTE)的數(shù)據(jù) 存儲。同時在此8位陣列結(jié)構(gòu)額外加入了一個存儲單元作