專利名稱：半導體存儲器的制作方法
技術領域：
本發(fā)明屬于一種有關半導體存儲器的技術，尤其涉及與外部時鐘同步以規(guī)定的周期進行讀出．寫入動作的半導體存儲器。
近年來，如同步DRAM等能與外部時鐘同步地進行高速動作的半導體存儲器被用在各種各樣的機器上。
在這種時鐘同步式的半導體存儲器中，響應于外部時鐘來生成用于驅動裝置內(nèi)的各電路的定時信號。在DRAM中，使用這種定時信號之一的列選通器活性化信號。列選通器活性化信號是用來控制在對應于存儲單元陣列中的各列的位線對和數(shù)據(jù)線對之間所設置的列選通器的通斷的定時信號。當一個列選通器被列地址選擇時，它在列選通器活性化信號被活性化期間成為導通狀態(tài)，在此期間，它把對應的位線對與數(shù)據(jù)線對連接起來。
在讀出動作時，從存儲單元讀出到位線對上的數(shù)據(jù)由檢測放大器(sense amplifier)放大，通過處于導通狀態(tài)的列選通器被傳送到數(shù)據(jù)線對上。被傳送到數(shù)據(jù)線對中去的數(shù)據(jù)進一步由讀出放大器放大，經(jīng)過數(shù)據(jù)輸出電路輸出到裝置外部去。
另一方面，在寫入動作時，從裝置外部輸入進來的數(shù)據(jù)通過數(shù)據(jù)輸入電路輸入到寫入放大器中，寫入放大器按照該數(shù)據(jù)驅動數(shù)據(jù)線對，介以導通狀態(tài)的列選通器把數(shù)據(jù)傳送到位線對中。
圖4是表示已有的半導體存儲器的動作的時序圖。在圖4中，CLK為外部時鐘，/CS、/RAS、/CAS、/WE為控制信號，IRW為列選通器活性化信號，Y為用來控制列選通器的列選擇信號。在圖4中，首先執(zhí)行讀出動作，與外部時鐘CLK的第3個上升邊緣同步地輸入寫入命令，這樣被切換為寫入動作。在控制信號/CS、/CAS、/WE成為低電平，且控制信號/RAS成為高電平時，寫入命令被輸入。在列選通器活性化信號IRW為高電平時，列選擇信號Y被活性化而成為高電平。在列選擇信號Y成為高電平時，相對應的列選通器成為導通狀態(tài)，這樣，對應的位線對和數(shù)據(jù)線對被連接起來。
然而，在已有的半導體存儲器中，通過提高外部時鐘的頻率進行高速動作時，會發(fā)生下述問題。
在寫入動作時，為了把數(shù)據(jù)寫入存儲單元中，寫入放大器必須驅動數(shù)據(jù)線對，并通過列選通器也驅動位線對，從而把被鎖存在檢測放大器中的數(shù)據(jù)反轉。因此，在數(shù)據(jù)線對的電位處于大擺動的狀態(tài)下，必須給予足夠的時間，使列選通器導通來把數(shù)據(jù)線對和位線對連接起來。也就是說，在進行寫入動作之際，必須保證足夠的數(shù)據(jù)線對與位線對的連接期間。
另一方面，在進行讀出動作時，一般說來，由于數(shù)據(jù)線對的電位擺動速度慢，因此在讀出數(shù)據(jù)之前必須充分地把數(shù)據(jù)線對的電位均衡起來。否則，為擦除殘留在數(shù)據(jù)線對中的以前的數(shù)據(jù)要花較長時間，因而，讀出動作會延遲。就是說，在進行讀出動作之際，為均衡數(shù)據(jù)線對的電位，必須保證足夠的時間。
然而，如已說明過的那樣，在已有的半導體存儲器中，列選通器活性化信號IRW不管在讀出動作或寫入動作時，都以同一個周期發(fā)生變化。因此，在讀出動作和寫入動作時，列選通器處于導通狀態(tài)的期間，即數(shù)據(jù)線對與位線對的連接期間相同。
在上述那樣的已有的半導體存儲器中，若提高外部時鐘的頻率而使其高速動作時，就難以進行穩(wěn)定的動作。換句話說，若在寫入動作時，需要保證較長的數(shù)據(jù)線對和位線對的連接期間，那么在讀出動作時就難以保證足夠的均衡數(shù)據(jù)線對的電位的均衡期間。與此相反，若在讀出動作時，通過縮短數(shù)據(jù)線對和位線對的連接期間來保證更長的數(shù)據(jù)線對的電位的均衡期間，那么在寫入動作時，就難以保證足夠的數(shù)據(jù)線對與位線對的連接期間。
本發(fā)明是鑒于上述問題而想出的，其目的是提供一種可進行高速、且穩(wěn)定的讀出．寫入動作的半導體存儲器。
本發(fā)明為解決上述問題而采用的第1個方案是一種半導體存儲器，包括具有配置成矩陣形狀的多個存儲單元的存儲單元陣列；對應于上述存儲單元陣列中的每一個列分別設置的多個位線對；向上述存儲單元陣列傳送寫入數(shù)據(jù)并從上述存儲單元陣列傳送讀出數(shù)據(jù)的數(shù)據(jù)線對；在讀出動作和寫入動作中，選擇上述多個位線對之中的一個位線對，從而控制切換所選出的一個位線對與上述數(shù)據(jù)線對之間的連接/非連接狀態(tài)的控制裝置；在讀出動作中，在上述多個位線對中無任何一個也連接于上述數(shù)據(jù)線對之期間，將上述數(shù)據(jù)線對的電位均衡起來的均衡裝置；以及在寫入動作中，按照已輸入的數(shù)據(jù)來驅動上述數(shù)據(jù)線對的寫入放大器。上述控制裝置被設計為即使在讀出動作和寫入動作的周期相同的情況下，可在讀出動作和寫入動作中分別設定不同的上述一個位線對與上述數(shù)據(jù)線對的連接期間。
按照所述第1個解決方案，即使在讀出動作和寫入動作的周期相同的情況下，可在讀出動作和寫入動作中分別設定不同的位線對與數(shù)據(jù)線對的連接期間，所以在讀出動作時，可設位線對與數(shù)據(jù)線對的連接期間短，另一方面，在寫入動作時，可設位線對與數(shù)據(jù)線對的連接期間長。因此，在讀出動作中，為均衡數(shù)據(jù)線對的電位可保證足夠長的時間，故能實現(xiàn)高速的數(shù)據(jù)讀出，并在寫入動作中，由于可保證足夠長度的位線對和數(shù)據(jù)線對的連接期間，故能實現(xiàn)確實的數(shù)據(jù)寫入。從而，可希望實現(xiàn)高速且穩(wěn)定的讀出、寫入動作。
本發(fā)明的第2個解決方案為在上述第1個解決方案所述的半導體存儲器中，上述控制裝置把寫入動作時的上述一個位線對與上述數(shù)據(jù)線對的連接期間設定為比讀出動作時的連接期間長。
按照所述第2個解決方案，可設寫入動作時的位線對與數(shù)據(jù)線對的連接期間比讀出動作時的連接期間長。因此，在讀出動作中，為均衡數(shù)據(jù)線對的電位可保證足夠長的時間，故能實現(xiàn)高速的數(shù)據(jù)讀出，并在寫入動作中，可保證足夠的位線對和數(shù)據(jù)線對的連接期間，故能實現(xiàn)確實的數(shù)據(jù)寫入。從而，可希望實現(xiàn)高速且穩(wěn)定的讀出．寫入動作。
還有，本發(fā)明的第3個解決方案為上述第1個解決方案所述的半導體存儲器與一定周期的外部時鐘同步地進行讀出動作和寫入動作。
本發(fā)明的第4個解決方案為在上述第3個解決方案的半導體存儲器中，上述控制裝置具備生成與上述外部時鐘同步且脈沖寬度在讀出動作和寫入動作時各不相同的脈沖信號作為讀寫脈寬控制信號的讀寫脈寬控制電路；按照從外部輸入的列地址選擇上述存儲單元陣列中的一列，并在上述讀寫脈寬控制信號處于一個邏輯電平時，將所選擇的列的列選擇信號活性化的列譯碼器；以及對上述多個位線對中的每一個分別設置，并在所對應的上述列選擇信號活性化時，將所對應的位線對與上述數(shù)據(jù)線對連接起來的多個列選通器。
按照所述第4個解決方案，列選通器把位線對和數(shù)據(jù)線對連接的期間由讀寫脈寬控制信號的脈寬決定。由于讀寫脈寬控制信號的脈寬在讀出動作和寫入動作時各不相同，因此，可在讀出動作和寫入動作中分別設定不同的位線對與數(shù)據(jù)線對的連接期間。這樣，能以簡單的結構構成與外部時鐘同步而進行高速且穩(wěn)定的讀寫動作的半導體存儲器。
還有，本發(fā)明的第5個解決方案為在上述第4個解決方案的半導體存儲器中，讀寫脈寬控制信號的脈沖寬度在寫入動作時比在讀出動作時大。
本發(fā)明的第6個解決方案為在上述第4個解決方案所述的半導體存儲器中，上述讀寫脈寬控制電路具有延遲裝置，在讀出動作時，生成其脈沖寬度由上述延遲裝置的延遲時間決定的單觸發(fā)脈沖作為上述讀寫脈寬控制信號。
按照所述第6個解決方案，不同于寫入動作時的情形，可根據(jù)延遲裝置的延遲量，把讀出動作時的位線對與數(shù)據(jù)線對的連接期間設定為所希望的值。
下面對附圖進行簡單的說明。
圖1是本發(fā)明的一個實施例所涉及的半導體存儲器的結構方框圖。
圖2是示出圖1中所示的本發(fā)明的一個實施例所涉及的半導體存儲器中的讀寫脈寬控制電路的電路圖。
圖3是示出圖1和圖2中所示的本發(fā)明的一個實施例所涉及的半導體存儲器的動作的時序圖。
圖4是用來說明已有的半導體存儲器的動作的時序圖。
下面，參照附圖對本發(fā)明的實施例進行說明。
圖1是示出本發(fā)明的一個實施例所涉及的半導體存儲器的方框圖。在圖1中，MC是由電容器C1和晶體管T3構成的存儲單元，由配置成矩陣形狀的多個存儲單元MC構成存儲單元陣列MA。SA是使用了由N溝道型晶體管T4、T5和P溝道型晶體管T6、T7構成的鎖存電路的檢測放大器，BL、XBL是對存儲單元陣列MA中的每一個列分別設置的位線對，WL是對存儲單元陣列MA中的每一個行分別設置的字線。另外，在圖1中，為簡單起見，只代表性地示出一個存儲單元MC、一個檢測放大器SA、一對位線對BL、XBL以及一條字線WL。但，眾所孰知，在實際的半導體存儲器中，檢測放大器SA和位線對BL、XBL的數(shù)量分別與存儲單元陣列MA的列數(shù)相對應，還有，字線WL的數(shù)量與存儲單元陣列MA的行數(shù)相對應。
控制信號生成電路1根據(jù)從半導體存儲器之外部提供的外部時鐘CLK和控制信號/CS、/RAS、/CAS、/WE，來生成并輸出為控制存儲器內(nèi)部的內(nèi)部控制信號。讀寫(R/W)脈寬控制電路2根據(jù)在控制信號生成電路1中所生成的為內(nèi)部控制信號之一部分的內(nèi)部時鐘I2和讀寫切換信號CRW生成讀寫脈寬控制信號I2RW。列譯碼器3響應于讀寫脈寬控制信號I2RW和根據(jù)從外部輸入的列地址(圖中未示)而生成的列地址預譯碼信號CA生成列選擇信號Y。列選通器4由晶體管T1、T2構成，按照列選擇信號Y來控制切換位線對BL、XBL與數(shù)據(jù)線對DL、XDL之間的連接。非連接狀態(tài)。在實際的半導體存儲器中，也對每個位線對BL、XBL分別設置一個列選通器4。
讀寫脈寬控制信號I2RW相當于已有的半導體存儲器中的列選通器活性化信號，它控制切換讀出動作和寫入動作中的列選擇信號Y的脈沖寬度。在讀寫脈寬控制信號I2RW處于高電平時，列選擇信號Y也被活化而成為高電平。列選擇信號Y被活化時，列選通器4把位線對BL、XBL與數(shù)據(jù)線對DL、XDL連接起來。
均衡預充電電路5是給數(shù)據(jù)線對DL、XDL預充電以均衡其電位的均衡裝置。讀出放大器6放大數(shù)據(jù)線對DL、XDL的電位，并把通過數(shù)據(jù)線對DL、XDL傳送來的數(shù)據(jù)再傳遞給數(shù)據(jù)讀出總線RDB、XRDB，數(shù)據(jù)輸出電路7把數(shù)據(jù)讀出總線RDB、XRDB中的數(shù)據(jù)從端子DQ向外部輸出。數(shù)據(jù)輸入電路8把施加到端子DQ的數(shù)據(jù)傳送到數(shù)據(jù)寫入總線WDB、XWDB中，寫入放大器9根據(jù)數(shù)據(jù)寫入總線WDB、XWDB中的數(shù)據(jù)來驅動數(shù)據(jù)線對DL、XDL。
由控制信號生成電路1、讀寫脈寬控制電路2、列譯碼器3和列選通器4構成控制裝置CTL。
圖2是示出讀寫脈寬控制電路2的內(nèi)部結構的示意圖。在圖2中，延遲元件10是使內(nèi)部時鐘I2延遲的延遲裝置，“與非”門11輸入延遲元件10的輸出和讀寫切換信號CRW,“與”門12輸入內(nèi)部時鐘I2和“與非”門11的輸出，并輸出讀寫脈寬控制信號I2RW。
接下來，參照圖3說明圖1和圖2中所示的半導體存儲器的動作。圖3是示出圖1和圖2中所示的半導體存儲器的動作的時序圖。在圖3中，首先進行讀出動作，當與外部時鐘CLK的第3個上升邊緣同步而輸入寫入命令時，被切換為寫入動作。在控制信號/CS、/CAS、/WE成為低電平且控制信號/RAS成為高電平時，寫入命令被輸入。
如圖3所示，內(nèi)部時鐘I2的各脈沖是與外部時鐘CLK的上升邊緣同步地生成的。有寫入命令輸入時，到此時為止進行讀出動作的半導體存儲器開始寫入動作，控制信號生成電路1把讀寫切換信號CRW從高電平遷移到低電平。
讀寫切換信號CRW處于高電平時，即讀出動作時，圖2中所示的讀寫脈寬控制電路2則起到單觸發(fā)脈沖生成電路的作用。此時，讀寫脈寬控制電路2生成與內(nèi)部時鐘I2的上升邊緣同步地上升，并具有由延遲元件10的延遲時間決定的脈沖寬度的單觸發(fā)脈中作為讀寫脈寬控制信號I2RW。就是說，如圖3所示，在讀出動作時，讀寫脈寬控制信號I2RW的脈沖寬度此內(nèi)部時鐘I2的脈沖寬度小。
另一方面，讀寫切換信號CRW處于低電平時，即寫入動作時，圖2中所示的讀寫脈寬控制電路2的“與非”門11的輸出總是為高電平。由于“與”門12的一個輸入總是為高電平，讀寫脈寬控制信號I2RW則呈基本上與為另一個輸入的內(nèi)部時鐘I2相同的信號波形。即，如圖3所示，在寫入動作時，讀寫脈寬控制信號I2RW的脈沖寬度基本上與內(nèi)部時鐘I2的脈沖寬度相等。
如此生成的讀寫脈寬控制信號I2RW被輸入到列譯碼器3中，在讀寫脈寬控制信號I2RW處于高電平時，列譯碼器3把列選擇信號Y活性化。在列選擇信號Y被活化而處于高電平時，列選通器4把位線對BL、XBL與數(shù)據(jù)線對DL、XDL連接起來。換句話說，位線對BL、XBL與數(shù)據(jù)線對DL、XDL的連接期間由讀寫脈寬控制信號I2RW的脈沖寬度來決定。
還有，在無任何列的列選擇信號Y被活化，且無任何位線對BL、XBL與數(shù)據(jù)線對DL、XDL相連接時，要對數(shù)據(jù)線對DL、XDL進行均衡和預充電處理。這是無論在讀出動作還是寫入動作時也一樣的。
在讀出動作時，被檢測放大器SA放大了的位線對BL、XBL的電位，在位線對BL、XBL與數(shù)據(jù)線對DL、XDI相連接時，被傳送到數(shù)據(jù)線對DL、XDL中。之后，數(shù)據(jù)線對DL、XDL的電位被讀出放大器6放大，并傳送給數(shù)據(jù)讀出總線RDB、XRDB，通過數(shù)據(jù)輸出電路7作為讀出數(shù)據(jù)從端子DQ向外部輸出。此時，由于讀寫脈寬控制信號I2RW的脈寬比內(nèi)部時鐘I2的脈寬窄，數(shù)據(jù)線對DL、XDL與位線對BL、XBL的連接期間也相對地變窄，因此，即使在外部時鐘CLK的頻率變高的情況下也可保證足夠的為均衡數(shù)據(jù)線對DL、XDL的電位的均衡時間。這樣，在讀出數(shù)據(jù)之前，能對數(shù)據(jù)線對DL、XDL的電位進行充分的均衡處理，故可實現(xiàn)高速的數(shù)據(jù)讀出。
另一方面，在寫入動作時，被施加給端子DQ的寫入數(shù)據(jù)被輸入到數(shù)據(jù)輸入電路8中，并傳送到數(shù)據(jù)寫入總線WDB、XWDB中。數(shù)據(jù)寫入總線WDB、XWDB的電位差被寫入放大器9放大。在數(shù)據(jù)線對DL、XDL與位線對BL、XBL連接時，數(shù)據(jù)線對DL、XDL被驅動，并通過列選通器4位線對BL、XBL也被驅動。位線對BL、XBL的電位差通過晶體管T3傳遞給電容器C1，就這樣把數(shù)據(jù)寫入存儲單元MC中。此時，由于讀寫脈寬控制信號I2RW的脈寬基本上與內(nèi)部時鐘I2的脈寬相等，數(shù)據(jù)線對DL、XDL與位線對BL、XBL的連接期間也相對地變長。因此，即使外部時鐘CLK的頻率變高時，也可在數(shù)據(jù)線對DL、XDL的電位發(fā)生大擺動的狀態(tài)之下，在足夠的時間內(nèi)把數(shù)據(jù)線對DL、XDL與位線對BL、XBL連接起來，故能實現(xiàn)穩(wěn)定的數(shù)據(jù)寫入。
如上所述，按照本實施例所涉及的半導體存儲器，在讀出動作中，為均衡數(shù)據(jù)線對DL、XDL的電位可保證足夠長的時間，故能實現(xiàn)高速的數(shù)據(jù)讀出，并在寫入動作中，可保證足夠的位線對BL、XBL與數(shù)據(jù)線對DL、XDL的連接期間，故能實現(xiàn)確實的數(shù)據(jù)寫入。
綜上所述，按照本發(fā)明所涉及的半導體存儲器，可在讀出動作和寫入動作中分別設定不同的位線對與數(shù)據(jù)線對的連接時間。因此，在讀出動作中可保證充分長的均衡數(shù)據(jù)線對的電位的均衡期間，在寫入動作中可保證足夠長的位線對與數(shù)據(jù)線對的連接期間。結果，可實現(xiàn)高速且穩(wěn)定的讀出、寫入動作。
權利要求
1．一種半導體存儲器，其特征在于包括具有配置成矩陣形狀的多個存儲單元的存儲單元陣列；對應于上述存儲單元陣列中的每一個列分別設置的多個位線對；向上述存儲單元陣列傳送寫入數(shù)據(jù)并從上述存儲單元陣列傳送讀出數(shù)據(jù)的數(shù)據(jù)線對；在讀出動作和寫入動作中，選擇上述多個位線對之中的一個位線對，從而控制切換所選出的一個位線對與上述數(shù)據(jù)線對之間的連接/非連接狀態(tài)的控制裝置；在讀出動作中，在上述多個位線對中無任何一個也連接于上述數(shù)據(jù)線對之期間，將上述數(shù)據(jù)線對的電位均衡起來的均衡裝置；以及在寫入動作中，按照已輸入的數(shù)據(jù)來驅動上述數(shù)據(jù)線對的寫入放大器，上述控制裝置被設計為即使在讀出動作和寫入動作的周期相同的情況下，可在讀出動作和寫入動作中分別設定不同的上述一個位線對與上述數(shù)據(jù)線對的連接期間。
2．根據(jù)權利要求1所述的半導體存儲器，其特征在于上述控制裝置把寫入動作時的上述一個位線對與上述數(shù)據(jù)線對的連接期間設定為比讀出動作時的連接期間長。
3．根據(jù)權利要求1所述的半導體存儲器，其特征在于與一定周期的外部時鐘同步地進行讀出動作和寫入動作。
4．根據(jù)權利要求3所述的半導體存儲器，其特征在于上述控制裝置具備生成與上述外部時鐘同步且脈沖寬度在讀出動作和寫入動作時各不相同的脈沖信號作為讀寫脈寬控制信號的讀寫脈寬控制電路；按照從外部輸入的列地址選擇上述存儲單元陣列中的一列，并在上述讀寫脈寬控制信號處于一個邏輯電平時，將所選擇的列的列選擇信號活性化的列譯碼器；以及對上述多個位線對中的每一個分別設置，并在所對應的上述列選擇信號活性化時，將所對應的位線對與上述數(shù)據(jù)線對連接起來的多個列選通器。
5．根據(jù)權利要求4所述的半導體存儲器，其特征在于上述讀寫脈寬控制信號的脈沖寬度在寫入動作時比在讀出動作時大。
6．根據(jù)權利要求4所述的半導體存儲器，其特征在于上述讀寫脈寬控制電路具有延遲裝置，在讀出動作時，生成其脈寬由上述延遲裝置的延遲時間決定的單觸發(fā)脈沖作為上述讀寫脈寬控制信號。
全文摘要
一種半導體存儲器,其中讀寫脈寬控制電路2在讀出動作時設讀寫脈寬控制信號I2RW的脈寬小,在寫入動作時大。列譯碼器3輸出脈寬與信號I2RW相同的列選擇信號Y,列選通器4在列選擇信號Y處于高電平時,把位線對BL、XBL與數(shù)據(jù)線對DL、XDL連接起來。在讀出動作時,可保證有足夠的期間均衡數(shù)據(jù)線對的電位;在寫入動作時,可保證足夠的數(shù)據(jù)線對與位線對的連接期間。這樣,可實現(xiàn)高速且穩(wěn)定的讀寫動作。
文檔編號G11C11/407GK1233839SQ9910573
公開日1999年11月3日 申請日期1999年4月13日 優(yōu)先權日1998年4月27日
發(fā)明者堀川洵 申請人:松下電器產(chǎn)業(yè)株式會社