專利名稱：能夠完成高速讀出操作的半導(dǎo)體存儲器器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器器件，具體涉及能夠完成高速讀出操作的半導(dǎo)體存儲器器件。
通常，公知一種在存儲器晶體管中存儲具有至少兩位的數(shù)字數(shù)據(jù)的多值半導(dǎo)體存儲器器件。在常規(guī)的多值半導(dǎo)體存儲器器件中，根據(jù)存儲器晶體管的閾值電平定義數(shù)字數(shù)據(jù)。假定數(shù)字數(shù)據(jù)具有低位數(shù)據(jù)和高位數(shù)據(jù)。在進行讀出操作時，為確定該數(shù)字數(shù)據(jù)將讀出電壓以從低電壓到高電壓的增加的順序施加到存儲器晶體管。當以從低電壓到高電壓的增加的順序?qū)⒆x出電壓施加到存儲器晶體管時首先確定低位數(shù)據(jù)，然后確定高位數(shù)據(jù)。
然而，當以從低電壓到高電壓的增加的順序?qū)⒆x出電壓施加到存儲器晶體管時，在常規(guī)的多值半導(dǎo)體存儲器器件不容易實現(xiàn)高速讀出操作。
為進行高速讀出操作，公知一種改進的多值半導(dǎo)體存儲器器件，該存儲器器件包括依次進行數(shù)據(jù)讀取操作和數(shù)據(jù)輸出操作的第一和第二讀取部分。換言之，當?shù)诙x取部分進行數(shù)據(jù)輸出操作時第一讀取部分進行數(shù)據(jù)讀取操作。當?shù)诙x取部分進行數(shù)據(jù)讀取操作時，第一讀取部分進行數(shù)據(jù)輸出操作。
然而，因為改進的多值半導(dǎo)體存儲器器件包括第一和第二讀取部分，所以該器件具有較大的尺寸并增加了耗電量。
此外，在日本專利申請?zhí)亻_平10-11979(11979/1998)中公開另一種改進的多值半導(dǎo)體存儲器器件。在該多值半導(dǎo)體存儲器器件中，為判定存儲在存儲器晶體管的數(shù)字數(shù)據(jù)，將第一到第三字線電壓有選擇地提供給一條線。具體地說，第二字線電壓首先提供給該字線。根據(jù)基于第二字線電壓的讀出結(jié)果，然后，選擇第一到第三字線電壓中的一個提供給該字線。
因為第二字線電壓首先提供給該字線并且然后根據(jù)基于第二字線電壓的讀出結(jié)果選擇第一到第三字線電壓中的一個提供給該字線，所以不容易實現(xiàn)高速讀出操作。
本發(fā)明的一個目的是提供一種能夠高速完成讀出操作的多值半導(dǎo)體存儲器器件。
本發(fā)明的另一個目的是提供一種具有較小尺寸的多值半導(dǎo)體存儲器器件。
隨著進行下面的描述本發(fā)明的其他目的將變得清楚。
在描述本發(fā)明的基本點時，會看到多值半導(dǎo)體存儲器器件包括連接到字線和位線的用于存儲對應(yīng)于第一到第四閾值的兩位數(shù)據(jù)的存儲器單元。第一閾值電壓低于第二閾值電壓，第二閾值電壓低于第三閾值電壓。第三閾值電壓低于第四閾值電壓。
根據(jù)本發(fā)明，多值半導(dǎo)體存儲器器件包括供電器件，用于有選擇地將第一到第三讀出電壓提供給所述字線，第一讀出電壓具有第一和第二閾值電壓之間的一個值，第二讀出電壓具有第二和第三閾值電壓之間的一個值，第三讀出電壓具有第三和第二閾值電壓之間的一個值，供電器件首先將第二讀出電壓提供給該字線和連接到位線的用于根據(jù)第一到第三讀出電壓讀取存儲器單元的數(shù)據(jù)的讀取器件。


圖1表示常規(guī)的多值半導(dǎo)體存儲器器件的讀出操作的圖；圖2是另一個常規(guī)的多值半導(dǎo)體存儲器器件的方框圖；圖3是根據(jù)本發(fā)明的一個優(yōu)選實施例的多值半導(dǎo)體存儲器器件的方框圖；圖4是圖3所示的多值半導(dǎo)體存儲器器件所使用的讀取部分的方框圖；和圖5是描述圖3所示的多值半導(dǎo)體存儲器器件的讀出操作的圖。
參考圖1，為便于理解本發(fā)明首先描述第一常規(guī)的多值半導(dǎo)體存儲器器件。在該多值半導(dǎo)體存儲器器件中，有選擇地將讀出電壓V0控制到第一電壓V01，第二電壓V12，和第三電壓V23。第一電壓V01低于第二電壓V12。第二電壓V12低于第三電壓V23。多值半導(dǎo)體存儲器器件包括多個存儲器晶體管(未示出)，每一個存儲器晶體管具有第一閾值電壓Vt0，第二閾值電壓Vt1，第三閾值電壓Vt2，和第四閾值電壓Vt3。第一電壓V01具有第一閾值電壓Vt0和第二閾值電壓Vt1之間的一個值。第二電壓V12具有第二閾值電壓Vt1和第三閾值電壓Vt2之間的一個值。第三電壓V23具有第三閾值電壓Vt2和第四閾值電壓Vt3之間的一個值。
在讀出操作中，在時刻t1(納秒)之前將第一電壓V01提供給每個存儲器晶體管作為讀出電壓V0。在時刻t1和時刻t2(納秒)之間將第二電壓V12提供給每個存儲器晶體管作為讀出電壓V0。在時刻t2和時刻t3(納秒)之間將第三電壓V23提供給每個存儲器晶體管作為讀出電壓V0。在時刻t2過去之后確定每個存儲器晶體管的低位或數(shù)據(jù)。在時間t3過去之后確定每個存儲器晶體管的高位或數(shù)據(jù)。因此，花費時間t2確定低位數(shù)據(jù)。這樣不容易滿足規(guī)定的技術(shù)要求。換言之，因為以從第一電壓V1到第三電壓V23的順序有選擇地控制讀出電壓V0，所以不容易實現(xiàn)高速讀出操作。
參考圖2，將描述第二常規(guī)的多值半導(dǎo)體存儲器器件。示出的多值半導(dǎo)體存儲器器件包括八個讀出電路，每個輸出一位。每個讀出電路具有第一到第八讀出放大器20到27。另外，該多值半導(dǎo)體存儲器器件包括對應(yīng)于每個讀出放大器的第一到第三鎖定電路31到33，二進制轉(zhuǎn)換電路34，和第四及第五鎖定電路35及36。當?shù)谝浑妷篤01提供給一個字線作為讀出電壓時第一鎖定電路31鎖定讀出結(jié)果。當?shù)诙妷篤12提供給該字線作為讀出電壓時第二鎖定電路32鎖定讀出結(jié)果。當?shù)谌妷篤23提供給該字線作為讀出電壓時第三鎖定電路33鎖定讀出結(jié)果。使用第一到第三鎖定電路31到33的輸出，二進制轉(zhuǎn)換電路34完成二進制轉(zhuǎn)換。第四和第五鎖定電路35和36鎖定二進制轉(zhuǎn)換電路34的輸出。對于第一到第八讀出放大器20到27中的每一個，其第四和第五鎖定電路35和36的輸出提供給輸出緩沖器37。
在每個讀出電路中，第一到第四讀出放大器20到23屬于第一放大器組。第五到第八讀出放大器24到27屬于第二放大器組。第一和第二放大器組中的每一個依次完成在前的讀出操作和數(shù)據(jù)輸出操作。具體地說，當?shù)谝坏降谒淖x出放大器20到23完成第一放大器組中的在前讀出操作時，鎖定數(shù)據(jù)依次從第二放大器組的第四和第五鎖定電路35和36提供給輸出緩沖器37。類似地，當?shù)谝坏降谒淖x出放大器20到23完成第二放大器組中的在前讀出操作時，鎖定數(shù)據(jù)依次從第一放大器組的第四和第五鎖定電路35和36提供給輸出緩沖器37。
通過上面的描述可以很容易明白，在第二常規(guī)的多值半導(dǎo)體存儲器器件為中，高速完成讀出操作必須完成在前讀出操作。換言之，第二常規(guī)的多值半導(dǎo)體存儲器器件必須具有用于在前讀出操作的電路。結(jié)果是，第二常規(guī)的多值半導(dǎo)體存儲器器件的芯片尺寸變大。另外，第二常規(guī)的多值半導(dǎo)體存儲器器件的耗電量增加。
參考圖3，將描述根據(jù)本發(fā)明的一個優(yōu)選實施例的多值半導(dǎo)體存儲器器件。將作為多值半導(dǎo)體存儲器器件的其中之一描述的是一種只讀存儲器(ROM)。示出的半導(dǎo)體存儲器器件包括地址緩沖器電路1,X-解碼器電路2,Y-解碼器電路3，存儲器單元陣列部分4，用于選擇一個位線的Y-選擇器電路，和字控制部分11。盡管圖3僅示出一個讀出電路部分，但如后所述，半導(dǎo)體存儲器器件包括4個讀出電路部分。每個讀出電路部分包括讀出放大器電路6，第一到第三鎖定電路71到73，二進制轉(zhuǎn)換電路8，和第四及第五鎖定電路91及92。第四和第五鎖定電路91和92連接到輸出緩沖器10。
存儲器單元陣列部分4具有以矩陣形式排列的多個存儲器單元。為方便起見，圖3僅示出選擇的存儲器M1。選擇的存儲器單元M1的棚極連接到字線X1，該字線連接到字控制部分11。選擇的存儲器單元M1的漏極連接到位線Y1，該位線通過Y選擇器電路5連接到讀出放大器電路6的輸入端。
第一到第三鎖定電路71到73根據(jù)第一到第三數(shù)據(jù)鎖定信號DL11到DL13分別進行鎖定操作。第一到第三鎖定電路71到73連接到二進制轉(zhuǎn)換電路8。二進制轉(zhuǎn)換電路8連接到第四和第五鎖定電路91和92。第四和第五鎖定電路91和92根據(jù)第四到第五數(shù)據(jù)鎖定信號DL21到DL22分別進行鎖定操作。第四和第五鎖定電路91和92的輸出提供給緩沖器10的輸出。
參考圖4，半導(dǎo)體存儲器器件包括第一到第四讀出電路部分12到15。換言之，半導(dǎo)體存儲器器件包括四個讀出放大器電路6，每個電路輸出一位。第一到第四讀出電路部分12到15中的每一個都具有對應(yīng)于讀出放大器電路的第一到第三鎖定電路71到73。當讀出電壓施加到該字線時，第一到第三鎖定電路71到73鎖定讀出結(jié)果。另外，第一到第四讀出電路部分12到15中的每一個都具有用于完成第一到第三鎖定電路71到73的輸出的二進制轉(zhuǎn)換的二進制轉(zhuǎn)換電路8。第一到第四讀出電路部分12到15中的每一個都具有用于鎖定二進制轉(zhuǎn)換電路8的輸出的第四和第五鎖定電路。
參看圖3，存儲器單元M1存儲兩位數(shù)據(jù)“LL(00)”,“LH(01)”,“HL(10)”,“HH(11)”中的一個。存儲器單元M1是一個多值單元。當將四個閾值電壓設(shè)定到存儲器單元M1時有可能實現(xiàn)這種多值單元。假定將四個閾值電壓定義為存儲器單元M1內(nèi)的第一到第四電壓Vt0到Vt3。由Vt0＜Vt1＜Vt2＜Vt3給出第一到第四閾值電壓之間的關(guān)系。
在讀出存儲器單元M1內(nèi)的數(shù)據(jù)時，字控制部分11根據(jù)字控制信號和X解碼器電路2的輸出將讀出電壓V0提供給字線X1。假定讀出電壓V0是從第一讀出電壓V01，第二讀出電壓V12，和第三讀出電壓V23中選擇的一個電壓。將第一到第四電壓Vt0到Vt3考慮進去，第一讀出電壓到第三讀出電壓V01到V23之間的關(guān)系為Vt0＜V01＜Vt1＜V12＜Vt2＜V23＜Vt3除圖3和4之外參見圖5，將描述圖3示出的半導(dǎo)體存儲器器件的讀出操作。在示出的實例中，正在進行讀出操作時，以第二讀出電壓V12，第一讀出電壓V01，和第三讀出電壓V23的順序制讀出電壓V0。
在零時刻“0(納秒)”，字控制部分11將讀出電壓V0保持到第二讀出電壓V12直到第一時刻“t1(納秒)”。在零時刻和第一時刻之間的第一持續(xù)時間期間，讀出放大器電路6完成讀出操作來將讀出數(shù)據(jù)提供給鎖定讀出數(shù)據(jù)作為其中的鎖定數(shù)據(jù)的第一到第三鎖定電路71到73。通過二進制轉(zhuǎn)換電路8將鎖定數(shù)據(jù)轉(zhuǎn)換為二進制值以便作為低位數(shù)據(jù)輸出。在第四鎖定電路91中鎖定低位數(shù)據(jù)并將其作為數(shù)據(jù)S1提供給輸出緩沖器10。
假定選擇的存儲器單元M1具有第一和第二閾值電壓Vt0到Vt1中的任何一個。因為Vt0＜V12或Vt1＜V12，存儲器單元M1成為接通位(on-bit)。結(jié)果是，數(shù)據(jù)L2成為高電平“H”。假定選擇的存儲器單元M1具有第三和第四閾值電壓Vt2到Vt3中的任何一個。因為V12＜Vt2或V12＜Vt3，存儲器單元M1成為斷開位(off-bit)。結(jié)果是，數(shù)據(jù)L2成為低電平“L”。
當數(shù)據(jù)L2成為高電平“H”時，低位數(shù)據(jù)成為高電平“H”。當數(shù)據(jù)L2成為低電平“L”時，低位數(shù)據(jù)成為低電平“L”。對于執(zhí)行讀出操作，將讀出電壓V0控制到第二讀出電壓V12時，在第一時刻“t1(納秒)”確定低位數(shù)據(jù)。
在第一時刻“t1(納秒)”和第二時刻“t2(納秒)”之間的第二持續(xù)時間期間，字控制部分11將讀出電壓V0控制到第一讀出電壓V01。在第二持續(xù)時間期間，讀出放大器電路6完成讀出操作。假定選擇的存儲器單元M1具有第一閾值電壓Vt0。因為Vt0＜V01，存儲器單元成為接通位(on-bit)。結(jié)果是，數(shù)據(jù)L1成為高電平“H”。假定選擇的存儲器單元M1具有第二到第四閾值電壓Vt1到Vt3中的任何一個。因為V01＜Vt1,V01＜Vt2，或V01＜Vt3，存儲器單元M1成為斷開位(off-bit)。結(jié)果是，數(shù)據(jù)L1成為低電平“L”。
在第二時刻“t2(納秒)”和第三時刻“t3(納秒)”之間的第三持續(xù)時間期間，字控制部分11將讀出電壓V0控制到第三讀出電壓V23。在第三持續(xù)時間期間，為將讀出數(shù)據(jù)作為鎖存數(shù)據(jù)鎖定在第一到第三鎖定電路71到73內(nèi)，讀出放大器電路6完成讀出操作。
假定選擇的存儲器單元M1具有第一到第三閾值電壓Vt0到Vt2中的任何一個。因為Vt0＜V23,Vt1＜V23，或Vt2＜V23，存儲器單元成為位接通(on-bit)。結(jié)果是，數(shù)據(jù)L3成為高電平“H”。假定選擇的存儲器單元M1具有第四閾值電壓Vt3。因為V23＜Vt3，存儲器單元M1成為位斷開(off-bit)。結(jié)果是，數(shù)據(jù)L3成為低電平“L”。
通過上面的描述可以容易得出，在第三時刻“t3(納秒)”鎖定數(shù)據(jù)L1到L3。結(jié)果是，通過二進制轉(zhuǎn)換電路8確定高位數(shù)據(jù)并將其作為數(shù)據(jù)S2提供給輸出緩沖器10。
在示出的實例中，在不增加芯片尺寸和耗電量的情況下，有可能使低位數(shù)據(jù)的讀出時間減小t2-t1(納秒)。
盡管在示出的實例中字控制部分11以第二讀出電壓V12，第一讀出電壓V01，和第三讀出電壓V23的順序控制讀出電壓V0，但是，字控制部分11也可以以第二讀出電壓V12，第三讀出電壓V23，和第一讀出電壓V01的順序控制讀出電壓V0。
盡管結(jié)合本發(fā)明的優(yōu)選實施例已對其進行進一步的描述，對本領(lǐng)域的技術(shù)人員來說，可以很容易地以各種其他形式將本發(fā)明投入實際應(yīng)用。
權(quán)利要求
1．一種半導(dǎo)體存儲器器件，包括連接到字線和位線的用于存儲對應(yīng)于第一到第四閾值電壓的兩位數(shù)據(jù)的存儲器單元，所述第一閾值電壓低于所述第二閾值電壓，所述第二閾值電壓低于所述第三閾值電壓，所述第三閾值電壓低于所述第四閾值電壓，所述存儲裝置包括供電器件，用于有選擇地對所述字線提供第一到第三讀出電壓，所述第一讀出電壓為所述第一和第二閾值電壓之間的一個值，所述第二讀出電壓為所述第二和第三閾值電壓之間的一個值，所述第三讀出電壓為所述第三和第二閾值電壓之間的一個值，所述供電器件首先將所述第二讀出電壓提供給所述字線；和讀取器件，連接到所述位線，用于根據(jù)所述第一到所述第三讀出電壓讀出所述存儲器單元內(nèi)的所述數(shù)據(jù)。
2．如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述供電器件以所述第二讀出電壓，所述第一讀出電壓，和所述第三讀出電壓的順序?qū)⒆志€電壓提供給所述存儲器單元。
3．如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中在零和第一時刻之間的第一持續(xù)時間期間將所述第二讀出電壓提供給所述存儲器單元；在所述第一時刻和第二時刻之間的第二持續(xù)時間期間將所述第一讀出電壓提供給所述存儲器單元；在所述第二時刻和第三時刻之間的第三持續(xù)時間期間將所述第三讀出電壓提供給所述存儲器單元；所述讀取器件在所述第一到所述第三時刻的每個時刻比較所述字線的電壓與所述存儲器單元的閾值電壓，以獲得表示高和低電平中的任何一個的判定結(jié)果，所述讀取器件鎖定所述判定結(jié)果作為其中的鎖定數(shù)據(jù)。
4．如權(quán)利要求3所述的半導(dǎo)體存儲器件，其中所述半導(dǎo)體存儲器器件還包括用于進行所述鎖定數(shù)據(jù)的二進制轉(zhuǎn)換以確定高位和低位數(shù)據(jù)的二進制轉(zhuǎn)換器件。
5．如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述供電器件以所述第二讀出電壓，所述第三讀出電壓，和所述第一讀出電壓的順序?qū)⒆志€電壓提供給所述存儲器單元。
6．如權(quán)利要求5所述的半導(dǎo)體存儲器件，其中在零和第一時刻之間的第一持續(xù)時間期間將所述第二讀出電壓提供給所述存儲器單元；在所述第一時刻和第二時刻之間的第二持續(xù)時間期間將所述第三讀出電壓提供給所述存儲器單元；在所述第二時刻和第三時刻之間的第三持續(xù)時間期間將所述第一讀出電壓提供給所述存儲器單元；所述讀取器件在所述第一到所述第三時刻的每個時刻比較所述字線的電壓與所述存儲器單元的閾值電壓，以獲得表示高和低電平中的任何一個的判定結(jié)果，所述讀取器件鎖定所述判定結(jié)果作為其中的鎖定數(shù)據(jù)。
7．如權(quán)利要求6所述的半導(dǎo)體存儲器件，其中所述半導(dǎo)體存儲器器件還包括用于進行所述鎖定數(shù)據(jù)的二進制轉(zhuǎn)換以確定高位和低位數(shù)據(jù)的二進制轉(zhuǎn)換器件。
全文摘要
一種半導(dǎo)體存儲器器件具有連接到字線和位線的存儲器單元。存儲器單元用于存儲對應(yīng)于第一到第四閾值電壓的兩位數(shù)據(jù)。第一閾值電壓低于第二閾值電壓,第二閾值電壓低于第三閾值電壓,第三閾值電壓低于第四閾值電壓。半導(dǎo)體存儲器器件包括用于有選擇地將第一到第三讀出電壓提供給字線的供電器件。第一讀出電壓為第一和第二閾值電壓之間的一個值。第二讀出電壓為第二和第三閾值電壓之間的一個值。第三讀出電壓為第三和第二閾值電壓之間的一個值。供電器件首先將第二讀出電壓提供給字線。讀取部分連接到位線并根據(jù)第一到第三讀出電壓讀取存儲器單元的數(shù)據(jù)。
文檔編號G11C11/56GK1232267SQ9910563
公開日1999年10月20日 申請日期1999年3月31日 優(yōu)先權(quán)日1998年3月31日
發(fā)明者秋岡利明 申請人:日本電氣株式會社