專利名稱：半導體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲裝置。特別涉及在共用讀出放大器構(gòu)造的DRAM(動態(tài)半導體存儲裝置)中具有使之產(chǎn)生恒定的升壓電位的升壓電路并把此升壓電位用作字線驅(qū)動電位的半導體存儲裝置。
通常的DRAM利用自舉式驅(qū)動電路作為字線驅(qū)動電路。該電路主要使用了N溝MOS晶體管。例如在“IEEE ISSCC DIGEST OFTECHNICAL PAPERS PP12-13 February 16，1977”上所公開的就是這種電路。但是，隨著電源電壓的低電壓化和微細技術(shù)的進步，使得有可能給每條字線都配置P溝MOS晶體管，在64M位DRAM中，人們正在采用由應用無閾值下降的P溝MOS晶體管的字線驅(qū)動電路和用于產(chǎn)生驅(qū)動電壓的升壓電路進行組合所組成的字線驅(qū)動系統(tǒng)。但是，在把升壓電路組入到芯片內(nèi)部的時候，為了使輸出電壓穩(wěn)定化，應該連接到其輸出上的電容器的區(qū)域常常會變得非常之大。因而現(xiàn)有內(nèi)藏升壓電路的DRAM存在著芯片面積增大的問題。
如上邊所說明的那樣，現(xiàn)有內(nèi)藏升壓電路的DRAM，由于應該連接到升壓電路輸出上去的電容器的占有區(qū)域的原因，存在著使芯片面積增大的問題。
本發(fā)明的目的是提供一種DRAM的電路構(gòu)成，它能夠除去上述缺點，并可減小應該連接到升壓電路輸出上去的電容器。
為了達到上述目的，在本發(fā)明中提供一種具有下述電路的半導體存儲裝置。這些電路是①產(chǎn)生升壓電位的升壓電路，②含有第1位線對的第1存儲單元陣列，③含有第2位線對的第2存儲單元陣列，④讀出放大器電路，⑤第1傳送門電路，它具有把第1位線對與讀出放大器電路連接起來的一對晶體管，⑥第2傳送門電路，它具有把第2位線對與讀放大器電路連接起來的一對晶體管，⑦第1均衡電路，它具有使第1位線對進行均衡的晶體管，⑧第2均衡電路，它具有使第2位線對進行均衡的晶體管，⑨控制電路，該電路在第1和第2存儲單元的任何一個都未被選中的時候，分別給第1和第2傳送門電路中的晶體管的柵極以及第1和第2均衡電路中的晶體管的柵極加上升壓電位。
在本發(fā)明中還提供一種半導體存儲裝置，其特征是在要選擇第1存儲單元陣列中的存儲單元時，分別給第1均衡電路中的晶體管的柵極和第2傳送門電路中的晶體管的柵極加上接地電位。同時給上述第2均衡電路中的晶體管的柵極和第1傳送門電路中的晶體管的柵極分別加上升壓電位。在要選擇第2存儲單元陣列中的存儲單元時，給第2均衡電路中的晶體管的柵極和第1傳送門電路中的晶體管的柵極分別加上接地電位，同時給第1均衡電路中的晶體管的柵極和第2均衡電路中的晶體管的柵極分別加上升壓電中壓。
倘應用本發(fā)明中所提供的裝置，則在第1和第2存儲單元陣列中任何一個皆未被選中時，給第1和第2傳送門電路中的以及第1和第2均衡電路中的晶體管的柵極加上升壓電位。即此時，這些晶體管中的任何一個都起著應該連接到升壓電路輸出端上的電容元件的作用。所以可以使應該連接到升壓電路輸出端上的電容減少與這些晶體管的寄生電容相當?shù)牧?。此外，即便是?或第2的任何一個存儲單元陣列內(nèi)的存儲單元被選，結(jié)果變?yōu)閭魉烷T電路和均衡電路中的晶體管的一半連接到升壓電路輸出端上，這些晶體管起著電容元件的作用，故仍可使應該連接到升壓電路上去的電容減少與此寄生電容相當?shù)牧俊?br> 如上所述那樣，通過采用把在現(xiàn)有技術(shù)中在未被選中時連接到接地電位上去的傳送門等的晶體管用作升壓電路的電容的辦法，可以使電容元件的面積減小與其寄生電容相當?shù)牧俊?br> 下面對附圖進行簡單說明。


圖1是示出了本發(fā)明的實施例的主要部分的半導體存儲裝置的電路圖及其動作說明圖。
圖2的半導體存儲裝置的電路圖更詳細地示出了圖1的主要部分及控制電路。
圖3是本發(fā)明的實施例的整體電路構(gòu)成圖。
圖4是更詳細地示出了圖3的主要部分的本發(fā)明實施例的半導體存儲裝置的平面圖。
圖5是實施例的半導體存儲裝置的升壓電路的電路構(gòu)成圖。
圖6示出了圖5的升壓電路的動作特性。
圖7的電路圖示出了圖5的升壓電路的詳細情況。
圖8的電路圖示出了圖5的升壓電路的詳細情況。
圖9的電路圖示出了圖5的升壓電路的詳細情況。
圖10為示于圖7、8、9的電路的動作說明圖。
圖11的平面圖示出了去耦電容器的位置。
圖12的電路圖示出了字線驅(qū)動電路及行譯碼器的細節(jié)。
實施例下邊，參照附圖對本發(fā)明的半導體存儲裝置進行說明。不言而喻本發(fā)明可以用于各種半導體存儲裝置(SRAM、EPROM、MROM等)，但由于對DRAM是一個合適的構(gòu)成，故以下以DRAM為例進行說明。
本發(fā)明的關(guān)鍵部分示于圖1。即由作為第1存儲單元陣列的MCA1、作為第2存儲單元陣列的MCA2、左側(cè)位線對BLL和/BLL、右側(cè)位線對BLR和/BLR、讀出放大器S/A等構(gòu)成。此外還包含由N溝MOS晶體管a1、a2、a3組成的左側(cè)位線對所用的均衡電路，由N溝MOS晶體管Q4、Q5組成左側(cè)傳送門電路，由N溝MOS晶體管Q6、Q7和Q8組成的右側(cè)位線對所用的均衡電路，由N溝MOS晶體管Q9、Q10組成的右側(cè)傳送門電路。存儲單元陣列MCA1、MCA2是把多個動態(tài)存儲單元排列成行列形狀，并把同一列的存儲單元用同一位線對、把同一行的存儲單元用同一字線對連接起來的存儲單元陣列。左側(cè)位線對所用的均衡電路用信號E1進行控制，E1為升壓電位VPP(與接地電位進行比較，例如為4.3V)時，把VBL(內(nèi)部電源電位VDD的大約一半的電位，比如說1.5V)供給到左側(cè)位線對BLL和/BLL上的同時使兩者短路，在E1為接地電位VSS(0V)時，使電路內(nèi)的所有的MOS晶體管變成非導通態(tài)。右側(cè)位線對所用的均衡電路由信號E1控制，E2為升壓電位VPP時，把VBL供給右側(cè)位線對BLR和/BLR同時使兩者短路?，瓻2為接地電位VSS時，使電路中的所有的MOS晶體管都變成非導通。左側(cè)傳送門電路由信號T2控制，T2為升壓電位VPP時，使左側(cè)位線BLL和/BLL與讀出放大器S/A連接?，甌2為接地電位VSS時，使左側(cè)位線BLL和/BLL與讀出放大器S/A斷開。右側(cè)傳送門電路由信號T1控制。在T1為升壓電位VPP時，使右側(cè)位線BLR和/BLR與讀出放大器S/A連接。在T1為接地電位VSS時，使右側(cè)位線BLR和/BLR與讀出放大器S/A斷開。
在上述那樣構(gòu)成的DRAM中，在第1和第2的任何一個存儲單元陣列皆未被選時，E1、E2、T1和T2的任何一個都被連到VPP上。由于圖中沒有畫出的字線為非選擇狀態(tài)，故已存于存儲單元中的數(shù)據(jù)不會遭受破壞。這時，由于圖中的所有的晶體管Q1～Q10都連到VPP上，故變成為與應連到圖中沒有畫出的升壓電路輸出端的電容元件并聯(lián)連接的寄生電容并可以使電容元件減小與此寄生電容相當?shù)牧俊?br> 在要選擇第1存儲單元陣列中的存儲單元時，如圖1所示，使E1由VPP下降到VSS，并使T2維持VPP不變，使T1由VPP下降到VSS，使E2維持VPP不變，以此使讀出放大器S/A與第2存儲單元陣列到MCA2斷開的同時，解除左側(cè)均衡電路的均衡動作。
在欲選擇第2存儲單元陣列中的存儲單元時，同樣，使T1維持VPP不變，使T2由VPP下降到VSS，使E1維持VPP不變，使T2由VPP下降到VSS，以此使讀出放大器S/A與第1存儲單元陣列MCA1斷開的同時，解除右側(cè)均衡電路的均衡動作。
如上所述那樣，通過采用把在現(xiàn)有技術(shù)中在非選擇時連到接地電位上去的傳送門等的晶體管用作升太電路的電容的辦法，可以使電容元件的面積減小與此寄生電容相當?shù)牧俊?br> 接著，在圖2中示出了本發(fā)明的關(guān)鍵部分及其控制系統(tǒng)的細節(jié)。它由下述電路構(gòu)成①升壓電路VPPGEN，它由內(nèi)部電源電wugVDD產(chǎn)生升壓電位VPP，②接到升壓電路輸出端上去的電容器DC(以下稱這為去耦電容器)，③含有第1電平移位電路201和第1驅(qū)動電路211的MCA1選擇驅(qū)動電路221，④含有第2電平移位電路202及第2驅(qū)動電路212的MCA2選擇驅(qū)動電路222，⑤行譯碼器電路23和⑥字線驅(qū)動電路24。
電平移位電路201、202分別把VPP用作電源，把沒有畫出來的存儲單元陣列選擇電路的輸出信號eMCA2、eMCA1從邏輯電平(VSS-VDD間的振幅)電平移位到升壓電平(振幅在VSS-VPP之間)。驅(qū)動電路211、212分別把VPP用作電源，把升壓電平的輸入信號同樣地作為升壓電平的輸出信號進行放大，分別驅(qū)動E1、T2、T1和E2。
行譯碼器電路23，前置譯碼器電路23′和字線驅(qū)動電路24把VPP用作電源，把字線選擇驅(qū)動到升壓電平。在圖12中畫出了其詳細情況，即行譯碼器電路23由柵極被加以升壓電平的/PRE2信號的P溝MOS晶體管Q21和柵極被加以邏輯電平的行地址信號X。Add的N溝MOS晶體管Q22、Q23、Q24串聯(lián)連接的電路及其3個倒相器電路231、232、233構(gòu)成。前置譯碼器電路23′由柵極被加以升壓電平的/PRE1信號的P溝MOS晶體管Q21′和柵極被加以邏輯電平的行地址信號Xt·Add的N溝MOS晶體管Q22′、Q23′、Q24′串聯(lián)連接起來的電路及其4個倒相器電路231′、232′、233′、234′構(gòu)成。字線驅(qū)動電路24由把VPP用作電源的倒相器電路Q25和Q26構(gòu)成。
接下來，說明示于圖2的電路的動作。在MCA1和MCA2中的任何一個皆為非選擇時，信號eMCA1和信號eMCA2都為低電增(VSS)。此時，N11、N12、N21、N22將分別變成VPP、VSS、VPP、VSS。這一信號在驅(qū)動電路21中被放大，E1、E2、T1、T2中的任一個都變成VPP。于是，介以在驅(qū)動電路21內(nèi)的最后一級倒相器(由P溝MOS晶體管和N溝MOS晶體管構(gòu)成)中上拉一側(cè)的P溝MOS晶體管，升壓電路的輸出端和E1、E2、T1、T2的各個信號就連到了一起。再者，由于這些信號線同時驅(qū)動存儲單元陣列中的非常之多的位線對(幾百條)，故寄生電容非常之大。結(jié)果是可把去耦電容器DC作成為比較小的電容。
接下來，作為一個例子，說明MCA2被選擇時的動作。信號eM-CA1由低電平遷移到高電平，信號eMCA2則維持低電平不變。其結(jié)果N11、N12、N21、N22將分別變成VPP、VSS、VPP、VSS。這一信號在驅(qū)動電路21中被放大，E1、E2、T1、T2將分別變成VPP、VSS、VPP、VSS。其結(jié)果是使讀出放大器S/A與第1存儲單元陣列斷開，同時解除右側(cè)均衡電路的均衡動作。接著，借助于字線驅(qū)動電路24的動作，把字線WL驅(qū)動到升壓電平，并借助于讀出放大器S/A的動作進行讀出等等的動作。
MCA1被選中時的情況與此大體相同，說明從略。
圖3中示出了本發(fā)明的DRAM的概略構(gòu)成?？偞鎯θ萘考俣?4M位DRAM。在半導體芯片9上配置有4個由16M位的存儲單元和附屬于它的讀出放大器、譯碼器等等的核心部分周邊電路構(gòu)成的核心存儲塊(Core block)CB0、CB1、CB2和CB3。在CB0和CB1之間以及在CB2和CB3之間分別配置有產(chǎn)生字線的升壓電位VPP的VPP產(chǎn)生電路VPPPump(泵)。各個核心存儲塊CB的數(shù)據(jù)輸出部分上分別配置有政數(shù)據(jù)多路轉(zhuǎn)換電路MUX01.及數(shù)據(jù)緩沖器電路DIB。此外，在各個核心存儲塊的項分別配置有保持列冗余電路的置換數(shù)據(jù)的熔斷絲陣列CFUSE，并在CB0的CB1之間配置有產(chǎn)生1/2VDD等中間電位的參考電位的參考電位產(chǎn)生電路VREF，在CB2和CB3之間配置有產(chǎn)生初始化信號(在打開電源時進行芯片內(nèi)部初始化)的上電復位電路PWRON。在CB0和CB2之間依次配置有基極電位產(chǎn)生電路SSB、數(shù)據(jù)輸入輸出緩沖器I/O buffer和衰減器(Pad)和根據(jù)數(shù)據(jù)輸出幅度選擇衰減器的I/O數(shù)據(jù)多路轉(zhuǎn)換電路X1MUX。在CB1和CB3之間依次配置有自我刷新控制電路Self refresh、地址緩沖器Address buffer，行系統(tǒng)控制電路RAS Series和數(shù)據(jù)控制電路DCC。另外，在芯片9的中心部分處分別配置有列部分譯碼器電路CPD、地址遷移檢測電路ATD、行部分譯碼器電路RPD和列地址開關(guān)電路ASD。
接著，在圖4中示出了16M核心存儲塊CB的構(gòu)成。32個存儲單元陣列(Cell)和33個核心部分周邊電路S/A多個交互配置構(gòu)成存儲單元塊，在其一上配置有列譯碼電路C/D。列選擇線CSL在列方向上配置有多條并由列陣譯碼器電路C/D驅(qū)動。列選擇CSL向?qū)儆谕涣械母餍械暮诵牟糠种苓呺娐稴/A供給選擇信號。說得再詳細一點的話，列選擇線用于讀出放大器電路的部分活性驅(qū)動和列選門電路的驅(qū)動。存儲單元塊形成上下兩組并構(gòu)成16M核心存儲塊CB，在上下兩組之間分別配置有與各存儲單元陣列相對應的行譯碼器電路R/D(23)、行譯碼器電路的驅(qū)動信號供給電路WDRV以及保持行冗余電路置數(shù)據(jù)的RFUSE，此外，還分別配置有數(shù)據(jù)線放大電路DQB和塊控制電路BC等。此外，在核心存儲塊CB周邊部分上分別配置有與各核心部分周邊電路相對應的P溝式讀出放大器驅(qū)動電路PSAD。路PSAD。
示于圖1和圖2的存儲單元陣列MCA1、MCA2分別與圖4的存儲單元陣列Cell相對應，如圖所示，一個16M核心存儲塊CB有64個存儲單元陣列Cell(MCA)，一個芯片上有256個存儲單元陣列Cell(MCA)。以下，我們說明應用圖4所示的塊構(gòu)成可以得到多大的寄生電容，其結(jié)果可以節(jié)約多大的去耦電容器。
首先計算傳送門電路所貢獻的額度。在一個存儲單元陣列中存在著1024對位線(忽略掉冗余位線)。能以一個芯片中存在的傳送門電路的個數(shù)為262144個，而一個傳送門電路由兩個N溝MOS晶體管構(gòu)成。因此，傳送門電路的MOS晶體管的個數(shù)為524288個。MOS晶體管的大小，比如說令柵極寬為0.8μm、柵極長為0.56μm，則一個MOS晶體管的溝道區(qū)域的面積就是0.45μm2，把此面積對全部MOS晶體管相乘，就是234880μm2。假定柵極氧化膜厚為12nm，則上述面積相當于0.68nf的寄生電容。
其次計算均衡電路所貢獻的額度。一個存儲單元陣列中所存在的均衡電路個數(shù)也是262144個。一個均衡電路由3個MOS晶體管構(gòu)成，由柵極寬為0.8μm，柵極長0.56μm的MOS晶體管兩個和柵極寬為2.0μm，柵極長為0.56μm的MOS晶體管一個組成。因而，對總MOS晶體管數(shù)相加，則溝通區(qū)域的總面積將變?yōu)?28482μm2。這相當于1.52nF的寄生電容。
把經(jīng)上述計算所得到的寄生電容加起來，約為2.2nF。由于在讀出時被選存儲單元陣列通常為數(shù)個(在8K的刷新周期產(chǎn)品中為4個，在4K的刷新周期產(chǎn)品中為8個)，故實質(zhì)上幾乎全部都參與了提供寄生電容。此外，在64M DRAM中，如要補償穩(wěn)定的動作，就有可能把該電容減到大約一半的2.8nF左右。這樣，就為大幅度削減芯片面積作出了貢獻。
這樣一來，通過采取把大容量的DRAM等分割成多個存儲單元陣列，同時減少被活化的存儲單元陣列的個數(shù)對總數(shù)的比例的辦法，就可以增加寄生電容的總量，結(jié)果有助于大幅度削減芯片面積。
另外，如圖11所示，去耦電容DC零散地分布于芯片上所有的部位上。
接下來，參照圖5～圖10說明升壓電路VPPGEN的詳細情況。
圖5示出了升壓電路VPPGEN的電路構(gòu)成。即升壓電路VPP-GEN由參考電位產(chǎn)生電路50、比較電路51、52、53、環(huán)形振蕩器電路54、55、56、驅(qū)動器電路57、58、59、供給泵(charge pump)電路60、61、62、分壓電路63、64、65和電源降壓晶體管Q66構(gòu)成。就如從圖所看到的那樣，用電源降壓晶體管Q66使由外部輸入的外部電位VCC降壓并產(chǎn)生VDD、用供給泵電路60、61再次使之升壓以產(chǎn)生壓電位VPP。電源降壓晶體管Q66由把VDD升壓后的電信VPPD進行驅(qū)動。此外，VPP的產(chǎn)生由備用時專用系統(tǒng)和動作時專用系統(tǒng)這兩種系統(tǒng)進行。這樣一來，由3條升壓系統(tǒng)構(gòu)成并分別獨立地用反饋式控制進行升壓動作。
在圖6中一并示出了VPP、VPPD、VDD的對VCC的變化情況和單元電容器板電位VPL、位線電位VBL和基板電位VBB。從約3V到4V之間存在著電位的無變動區(qū)域。
圖7中示出了環(huán)形振蕩器54和驅(qū)動器電路57的一部分的細節(jié)。環(huán)形振蕩器54把NAND門541和偶數(shù)級的倒相器542、543、544、545、546、547連接成環(huán)形。驅(qū)動器電路把倒相器電路571、572、573、574、575、576、577、578、579、580、581、582、583、584串聯(lián)連接起來，并分別產(chǎn)生依次延遲了的信號輸出/C0、C0、/C1、C1、/C2、C2、/C3、C3、/C4、C4、/C5、C5、/C6和C6。
圖8示出了驅(qū)動器電路57的剩余部分的細節(jié)。從信號C1和C4，通過NAND門電路585、和倒相器586、587、589產(chǎn)生信號A1。從信號C1和C6通過NAND門電路590和倒相器591、592、593產(chǎn)生信號B1。從信號C3、/C6、C2、/C0經(jīng)由ANDOR門電路604、倒相器605、606、607產(chǎn)生信號C11。從信號C3、/C6、C2、/C0經(jīng)由DRNAND門電路607、倒相器609、610、611、612產(chǎn)生信號C12。從信號C1和C4經(jīng)由NOR門電路594和倒相器595、596、597、598產(chǎn)生信號A2。從信號C1和C6經(jīng)由NOR門電路599和倒相器600、601、602、603產(chǎn)生信號B2。
圖9示出了供給泵的細節(jié)。該供給泵電路由電容器Q31、Q32、Q33、Q34、Q41、Q42和N溝MOS晶體管Q35、Q36、Q37、Q38、Q39、和Q40構(gòu)成。
圖10中示出了供給泵電路的動作。供給泵電路由上下分別對稱的電路構(gòu)成，但為了簡單起見，僅對上半部的動作進行說明。另外，為了使說明簡化，寄生電容一切不予考慮并令電容耦合比為無限大。借助于驅(qū)動器電路57，信號C0到C6變成圖10那樣的波形。在一個周期動作結(jié)束后后的初始狀態(tài)中，節(jié)點A和節(jié)點B為VDD、節(jié)點C為2VDD。在時刻t1，一旦信號C1由VSS變?yōu)閂DD，則借助于電容器Q41的電容偶合，節(jié)點C從2VDD升壓到3VDD。在時刻t2，一旦信號A1由VSS上升到VDD，則借助于電容器Q31的電容耦合，節(jié)點A從VDD升壓到VDD。由于MOS晶體管Q39的柵極加有3VDD放，2VDD被送往節(jié)點的。接著，在時刻t3，一旦信號B1，是VSS上升到VDD，則借助于電容器Q33的電容耦合，節(jié)點B從2VDD升壓到3VDD。這時，MOS晶體管Q39截止。其結(jié)果是，柵極上加以3VDD的MOS晶體管Q35導通，節(jié)點A的2VDD被送往作為輸出節(jié)點的VPP節(jié)點。接下來在時刻t4，C1再次上升，在時刻t5，A1、B1從VDD下降至VSS，在時刻t6，C1下降。在升壓—傳送動作結(jié)束的時刻t5前后，使C1為VDD，使節(jié)點C為3VDD的理由是為了使節(jié)點B確實可靠地初始化為VDD。
如上邊所說明的那樣，從理論上說，被構(gòu)成為應該恒定的輸出2VDD，但是實際上，由于負反饋控制，又由于寄生電容，對于3V的VDD，VPP約為4·3V左右。與現(xiàn)有情況相比這是一個效率非常之好的供給泵。但是，由于是一種易于產(chǎn)生高頻噪聲的構(gòu)造，故需要在輸出端子上接以大容量的去耦電容DC。因此，通過采用示于圖2的控制方式積極地利用寄生電容的辦法，可以最大限度地發(fā)揮圖9所示供給泵的特性。
以上，詳細地說明了把本發(fā)明用于64M位DRAM時的實施例，但本發(fā)明并不受限于上述的構(gòu)成，不言而喻，只要不脫離發(fā)明的宗旨，可能有種種的變更。特別是關(guān)于電源電路的構(gòu)成，在上述實施例中，使降壓電位VDD再次升壓，但也可以使從外部輸入的電源電位VCC直接升壓，在這種情況下，還存在著可簡化電源電路的效果。
還有，一并記于本專利請求范圍的各構(gòu)成要件上的附圖參考標記，是為了便于理解本專利發(fā)明而加上去的，并不是為了把本專利申請的技術(shù)范圍限定于圖示的實施例。
通過應用本發(fā)明，可以減小去耦電容器的容量，從而為削減芯片面積作出貢獻。此外，在構(gòu)成為配置有多個存儲單元陣列、并僅僅使其中的一部分陣列活化的情況下，還可以進一步減小去耦電容的容量。
權(quán)利要求
1.一種與半導體存儲裝置，其特征是具有產(chǎn)生升壓電位的升壓電路(VPPGEN)；含有第1位線對(BLL，/BLL)的第1存儲單元陣列(MCA1)；含有第2位線對(BLR，/BLR的第2存儲單元陣列(MCA2)；讀出放大器電路(S/A)；具有把上述第1位線對與上述讀出放大器電路連接起來的一對晶體管的第1傳送門電路(Q4、Q5)；具有把上述第2位線對與上述讀出放大器電路連接起來的一對晶體管的第2傳送門電路(Q9、Q10)；具有使上述第1位線對均衡化的晶體管的第1均衡電路(Q1、Q2、Q3)；具有使上述第2位線對均衡化的晶體管的第2均衡電路(Q6、Q7、Q8)；控制電路(221，222)，該電路在上述第1和第2存儲單元陣列的任何一個的存儲單元都未被選時，分別給上述第1和第2傳送門電路內(nèi)的晶體管的柵極及上述第1和第2均衡電路內(nèi)的晶體管的柵極施加上述升壓電位。
2.權(quán)利要求1所述的半導體存儲裝置，其特征是上述控制電路還要在選擇上述第1存儲單元陣列中的存儲單元時，給上述第1均衡電路內(nèi)的晶體管的柵極和上述第2傳送門電路內(nèi)的晶體管的柵極分別加上接地電位，同時，給上述第2均衡電路內(nèi)的晶體管的柵極和上述第1傳送門電路內(nèi)的晶體管的柵極分別加上升壓電位，在要選擇上述第2存儲單元陣列中的存儲單元時，給上述第2均衡電路內(nèi)的晶體管的柵極和上述第1傳送門電路內(nèi)的晶體管的柵極分別加上接地電位，同時給上述第1均衡電路內(nèi)的晶體管的柵極和上述第2傳送門電路內(nèi)的晶體管的柵極分別加上升壓電位。
3.權(quán)利要求2所述的半導體存儲裝置，其特征是上述第1和第2存儲單元陣列上分別接有第1和第2字線驅(qū)動電路(24)、且此第1和第2字線驅(qū)動電路用上述升壓電位使其動作。
4.權(quán)利要求3所述的半導體存儲裝置，其特征是上述第1和第2字線驅(qū)動電路分別依據(jù)第1和第2行譯碼電路(23)的選擇信號進行控制，此第1和第2行譯碼電路由上述升壓電位使其動作。
5.權(quán)利要求所述的半導體存儲裝置，其特征是上述控制電路至少具備第1電平移位電路(201)和第2電平移位電路(202)，第1電平移位電路用于把選擇上述第1存儲單元陣列的第1選擇信號的振幅電平移位到上述升壓電位的電平，第2電平移位電路用于把選擇上述第2存儲單元陣列的第2選擇信號的振幅電平移位到上述升壓電位的電平，而上述升壓電位用作該第1和第2電平移位電路的電源。
6.權(quán)利要求5所述的半導體存儲裝置，其特征是上述控制電路還具有分別連接到上述第1和第2電平移位電路上去的第1(211)和第2(212)驅(qū)動電路。此么1和第2驅(qū)動電路把上述升壓電位用作電源，并在上述第1和第2存儲單元陣列的任何一個存儲單元皆未被選時把上述第1和第2傳送門電路內(nèi)的晶體管的柵極以及上述第1和第2均衡電路內(nèi)的晶體管的柵極驅(qū)動為升壓電位。
7.權(quán)利要求1所述的半導體存儲裝置，其特征是上述升壓電路的輸出端連接有電容元件(DC)。
8.權(quán)利要求1所述的半導體存儲裝置，其特征是上述升壓電路先把從外部輸入的電位降壓，然后再使之升壓以產(chǎn)生上述升壓電位。
9.一種半導體存儲裝置，其特征是具備產(chǎn)生升壓電位的升壓電路(VPPGENP)；含有第1位線對(BLL，/BLL)的第1存儲單元陣列(MCA1)；含有第2位線對(BLR，/BLR)的第2存儲單元陣列(MCA2)；讀出放大器電路(S/A)；具有把上述第1位線對和上述讀出放大器電路連接起來的一對晶體管的第1傳送門電路(Q4，Q5)；具有把上述第2位線對和上述讀出放大器電路連接起來的一對晶體管的第2傳送門電路(Q9，Q10)；控制電路(221，222)，該電路在上述第1和第2存儲單元陣列的任何一個的存儲單元都未被選擇時，給上述第1和第2傳送門電路內(nèi)的晶體管的柵極分別施加上述升壓電位。
10.權(quán)利要求9所述的半導體存儲裝置，其特征是上述控制電路還在選擇上述第1存儲單元陣列中的存儲單元時給上述第2傳送門電路中的晶體管的柵極加上接地電位，同時給上述第1傳送門電路中的晶體管的柵極加上升壓電位；在選擇上述第2存儲單元陣列中的存儲單元時，給上述第1傳送門電路中的晶體管的柵極加上接地電位，同時給上述第2傳送門電路中的晶體管的柵極加上升壓電位。
11.權(quán)利要求10所述的半導體存儲裝置，其特征是上述第1和第2存儲單元陣列上分別連接有第1和第2字線驅(qū)動電路(24)，且此第1和第2字線驅(qū)動電路由上述升壓電位使其動作。
12.權(quán)利要求11所述的半導體存儲裝置，其特征是上述第1和第2字線驅(qū)動電路分別依據(jù)第1和第2行譯碼電路(23)的選擇信號進行控制，且此第1和第2行譯碼電路由上述升壓電位使其動作。
，13.權(quán)利要求12中所述的半導體存儲裝置，其特征是上述控制電路至少具備第1電平移位電路(201)和第2電平移位電路(202)，上述第1電平移位電路把選擇上述第1存儲單元陣列的第1選擇信號的振幅電平移位到上述升壓電位，上述第2電平移位電路把選擇上述第2存儲單元陣列的第2選擇信號的振幅電平移位到上述升壓電平；而且，在上述第1和第2電平移位電路的電源方面應用上述升壓電位。
14.權(quán)利要求13所述的半導體存儲裝置，其特征是上述控制電路中還具備分別被連接到上述第1和第2電平移位電路上去的第1(211)和第2(212)驅(qū)動電路，該第1和第2驅(qū)動電路把上述升壓電位用作電源，在上述第1和第2存儲單元陣列的任何一個存儲單元都未被選擇時，把上述第1和第2傳送門電路中的晶體管的柵極驅(qū)動到升壓電位。
15.權(quán)利要求9所述的半導體存儲裝置，其特征是上述升壓電路的輸出端連接有電容元件(DC)。
16.權(quán)利要求9所述的半導體存儲裝置，其特征是上述升壓電路先把從外部輸入的電位降壓，然后再使之升壓以產(chǎn)生上述升壓電位。
全文摘要
本發(fā)明的半導體裝置由升壓電路、存儲單元陣列MCA1、MCA2、讀出放大器電路S/A、傳送門電路(Q
文檔編號G11C11/4091GK1132396SQ9512090
公開日1996年10月2日 申請日期1995年12月15日 優(yōu)先權(quán)日1994年12月16日
發(fā)明者金子哲也 申請人:株式會社東芝