專利名稱：動態(tài)隨機存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種動態(tài)RAM(隨機存取存儲器)，更確切說涉及用于一種動態(tài)RAM的實用工藝，該動態(tài)RAM具有由內(nèi)部振蕩器完成的自刷新功能。
已有的這種類型的動態(tài)RAM，它具有一個環(huán)形振蕩器，該振蕩器由多級CMOS邏輯門耦聯(lián)在一起形成，用于完成自刷新操作。
因為由多級CMOS邏輯門的耦聯(lián)產(chǎn)生的常規(guī)的環(huán)形振蕩器的振蕩周期是由〔CMOS邏輯門延遲×邏輯級數(shù)×2〕決定的，所以在電源電壓下降和芯片溫度升高時，CMOS邏輯門的延遲趨向增加，因此延長了該環(huán)形振蕩器的振蕩周期。因為在動態(tài)RAM中根據(jù)環(huán)形振蕩器的振蕩周期進行自刷新操作，如果電源電壓下降減少了對存儲器單元的寫入充電，或芯片溫度上升使電荷泄漏量增加，都必須縮短刷新周期。然而，問題是在這種情況下該環(huán)形振蕩器反而使刷新周期加長。
在這種常規(guī)的動態(tài)RAM中，已采取措施通過增加存儲單元容量，設定更短的刷新周期等等來適應預期的電源電壓下降和溫度上升而在數(shù)據(jù)保持時間和該存儲器單元的刷新周期內(nèi)可能產(chǎn)生的偏差。但是，這樣帶來新的問題，即不僅增加了存儲器單元的面積尺寸而不利于大的電路集成度，而且增加了自刷新時的功耗。
本發(fā)明的目的是提供一種動態(tài)存儲器(以下稱為“動態(tài)RAM”)。
本發(fā)明的另一個目的是提供一種適于電池后備的動態(tài)RAM。
本發(fā)明的其他目的和新穎特征將在本說明書中并結(jié)合相應的附圖進一步加以描述。
下面給出本發(fā)明的一個實施例的簡要說明，本發(fā)明包括一個半導體集成電路，該電路包括多個串聯(lián)耦合的門電路，一個振蕩器用來輸出振蕩信號，一個與該振蕩器耦合的電平判定電路和多個動態(tài)存儲器單元。該電平判定電路用來檢測從電源供給該半導體集成電路的電壓，從而對應所檢測的結(jié)果輸出一個電平判定信號。收到電平判定信號后，該振蕩器裝置根據(jù)電平判定信號從多個門電路中選擇預定數(shù)量的門電路。
利用上述裝置，可以基于電源電壓的變化，選擇該振蕩裝置的預定數(shù)量的門電路。借此，可產(chǎn)生一個振蕩信號，該信號具有這樣的周期，該周期與存儲器單元的數(shù)據(jù)保持時間相適配。因此，即使電源電壓波動，也能利用該振蕩裝置在任何時間以一個最佳值設定和保持該存儲單元的自刷新周期。進一步講，能以所需值的最小值設定存儲器容量，并且在自刷新次數(shù)減少時，可不僅實現(xiàn)大規(guī)模半導體電路的集成，而且只具有低功耗。
采用具有串聯(lián)耦合的多個門電路的半導體集成電路，用來輸出一個振蕩信號的振蕩裝置，耦聯(lián)到振蕩裝置的溫度判定電路，以及多個動態(tài)存儲單元，該溫度判定電路檢測動態(tài)RAM的溫度，并根據(jù)檢測結(jié)果輸出一個溫度判定信號，該振蕩裝置基于所接收的該溫度判定信號選擇預定量的門電路數(shù)。
利用上述裝置，對應半導體集成電路溫度的變化，可選擇預定數(shù)量的振蕩裝置，借此，即使在動態(tài)RAM溫度變化時，存儲器單元的自刷新周期可在任何時間保持最佳，上述周期是通過振蕩裝置可加以選擇的。


圖1(a)、1(b)表示本發(fā)明的自刷新振蕩電路原理圖;
圖2是一幅定時曲線圖，表示本發(fā)明的振蕩電路的工作狀態(tài);
圖3是本發(fā)明的一個動態(tài)存儲器的方塊圖;
圖4是一幅電路圖，該電路圖表示本發(fā)明的該動態(tài)RAM的存儲器陣列;
圖5是本發(fā)明的該動態(tài)RAM的存儲板主件的示意圖;
圖6是本發(fā)明的一種動態(tài)RAM系統(tǒng)的原理圖;
圖7是采用本發(fā)明的該動態(tài)RAM的一種計算機系統(tǒng)原理圖;
圖8是一種個人計算機系統(tǒng)的外部功能視圖，它采用本發(fā)明的動態(tài)RAM;
圖9是該個人計算機系統(tǒng)的功能方塊圖，該系統(tǒng)具有本發(fā)明的動態(tài)RAM;
圖10是一種IC插件主件的示意圖，該插件使用本發(fā)明的動態(tài)RAM。
參照圖1，在此表示了一種根據(jù)本發(fā)明的自刷新振蕩電路原理圖，通過任何公知的半導體集成電路技術(shù)，將電路元件與構(gòu)成動態(tài)RAM的那些元件一起布置在一個單晶硅半導體基片上，構(gòu)成一個半導體集成電路器件。
由圖1中虛線框表示的電路a和a′是電源電壓電平判定電路(此后稱之為“電平判定電路”)或溫度監(jiān)視電路，電平判定電路或溫度監(jiān)視電路內(nèi)的Q1到Qn代表金屬氧化物半導體場效應晶體管(MOSFET);更具體地，在溝道(或背柵極)部分上用箭頭代表的是P溝道MOSFET，相反沒有箭頭之處代表N溝道MOSFET。R1、R2代表擴散層電阻或金屬線電阻。
電阻R2、R1用這樣的材料制成，這種材料的溫度相關(guān)性是變化的，并形成一種這樣的電路，該電路的電阻分配比隨其溫度的升高而升高。電阻R2可用這樣的材料制成，但不限于這種材料，這種材料的溫度相關(guān)量大于形成電阻R1的材料的溫度相關(guān)量。盡管電路a′在結(jié)構(gòu)上與電路a相類似，但與電源串接的MOSFET數(shù)量和R1與R2的電阻值是不同的。換句話講，設置電路a、a′使得由此所檢測的電源電壓或溫度不同。
電路b是一個環(huán)形振蕩器(此后稱之為“振蕩裝置”)，其中INV1到INVn代表CMOS反相器，而NAND1到NAND6代表與非門。INV1-INVn和NAND1-NAND6是門電路，并且它們是CMOS邏輯門，這些邏輯門包括但不局限于N溝道MOSFET和P溝道MOSFET。在圖1中，電路c是一個計數(shù)器(在此之后稱為“除法器電路”或“判定電路控制裝置”)，用來按預定的間隔間斷性地操作電平判定電路或溫度判定電路。該電路c對環(huán)形振蕩器的輸出計數(shù)，并且每隔幾個計數(shù)間斷性地操作電路a和a′，路這是因為所探討的源電壓和溫度短時內(nèi)不會頻繁變化。換句話講，僅需要對電源電壓和溫度每隔一段時間作間斷性地檢測，這一間隔大到足以實際上不引起問題。因此，由于總是防止直通電流流過電路a和a′中的電阻R1，R2、R′1、R′2和串接的MOSFET電路，功率消耗可大量降低。
就要被操作的每個電路來講，通過用電路a做為電平判定電路或溫度判定電路，使用從電源電壓由MOSFETQ4-Qn提取的電勢做為反相器的電源，并且借助電阻R1、R2由電源電組分壓產(chǎn)生的電平做為上述反相器的門輸入，當電源電壓電平變得比由MOSFETQ4-Qn的級數(shù)以及MOSFET的閾值任選確定的任何值低時，借助于電阻R1、R2的電源電阻分壓所產(chǎn)生的電平被判定高于反相器的邏輯閾值，并且該輸出被反相。
當帶有作為溫度判定電路的電路a的芯片溫度升高時，由于電阻R1、R2的溫度特性不同，電阻的分配比提高，并且還判定出電平高于反相器的邏輯閾值，使輸出反相。盡管電路a′以實質(zhì)上與電路a相同的方式工作，但當電源電壓比電路a中的低，或是在由于串接電源的MOSFET數(shù)和電阻R′1和R′12的電阻值不同使芯片溫度升高的時候，將電路a′的輸出設置在高電平上。
做為環(huán)形振蕩器(或振蕩裝置)的電路b以這樣的周期自振蕩，該周期由(CMOS邏輯門延遲×邏輯級數(shù)×2)來確定的，上述自振蕩是由所形成的一個環(huán)路來進行的，上述環(huán)路包括具有INV3-INVn和NAND3-NAND6的奇數(shù)級的邏輯門，并輸出一個振蕩信號OSC。
對于這樣一種情況，例如，電路a，a′被用做為電平判定電路，在電源電壓波動時，這些電路的工作狀態(tài)將隨后加以描述。當電源電壓電平高于某一個值時，這個值是由電源電壓電平判定電路a中的MOSFETQ4-Qn的級數(shù)以及MOSFET的閾值任意確定的值，則電路a的輸出信號S1在電平上變低，并且由于NAND1的門關(guān)閉，環(huán)形振蕩器的振蕩信號OSC徑環(huán)路L1，在被振蕩之前被返饋。
如果電源電壓波動，并變得低于電路a上已經(jīng)建立的電壓，電源電壓上的降落會導致CMOS邏輯門時延加長。但是，電源電壓判定電路的輸出反相值S1被反相，并設定在一個高電平上，因此閉合環(huán)路L1并打開環(huán)形振蕩器的NAND1的門。結(jié)果，振蕩信號OSC在被振蕩之前經(jīng)環(huán)路L2返饋，由于使用了少量的級，具有較短的周期。所以，振蕩信號OSC的振蕩頻率是可變化的。
當電源電壓進一步下降時，電源電壓電平判定電路a′類似地動作，輸出信號S在被設定在一個高電平之前被反相。結(jié)果，環(huán)形振蕩器的環(huán)路L2繼而關(guān)閉，并且徑環(huán)路L3返饋該振蕩信號OSC，這里使用了更少量的門電路，使振蕩信號OSC以較短的周期(相對徑環(huán)路L2返饋該振蕩信號OSC之時)振蕩，因此該振蕩信號OSC的振蕩頻率是可變化的。
設置電路c(判定電路控制裝置，計數(shù)器或除法器電路)，從而防止直通電流固定地流入電路a，a′，并用來對環(huán)形振蕩器來的傳輸脈沖計數(shù)，以及周期性地輸出高電平信號。隨著反相電路INVc收到低電平輸出信號，P溝道MOSFETQ3被導通，從而啟動電路a中的電阻分壓電路的電壓判定工作。判定輸出S1被一個計時反相器CIN1傳輸，并把從電路c來的信號變成低電平，使P溝道MOSFETQ3截止。前述的判定輸出S1被狀態(tài)存儲裝置鎖存，上述狀態(tài)存儲裝置由包括CIN2和INVa或一個觸發(fā)器的反相器電路構(gòu)成。在電路a′中，P溝道MOSFETQ′3是受控通斷的，并且鎖存電路的控制也是可實現(xiàn)的。
圖2是一幅時間關(guān)系曲線圖，該圖表示本發(fā)明的環(huán)形振蕩器的工作。如圖2所示，用于校正電源電壓判定的觸發(fā)信號S1，S2描述了振蕩周期的變化狀態(tài)。在圖2中，表示的是利用邏輯模擬器模擬獲得的值，若電源電壓保持恒定的話，當輸入該觸發(fā)信號S1，S2時，振蕩周期持續(xù)變化，對于在從環(huán)形振蕩器中提供觸發(fā)信號S1之前的周期T1，該環(huán)狀振蕩器形成一種這樣的振蕩信號，該信號具有振蕩次數(shù)U1。當假定把與周期T1中所涉及的電源電壓同一電平的電源電壓加給周期T2的環(huán)形振蕩器時，如此控制該環(huán)形振蕩器，使之產(chǎn)生一個振蕩信號，該振蕩信號具有比振蕩次數(shù)U1大的振蕩次數(shù)U2，上述周期T2始于觸發(fā)信號S1輸入到環(huán)形振蕩器之時直到觸發(fā)信號S2輸入到該環(huán)形振蕩器為止。然后，當假定施加與周期T1、T2電源電壓相同電平的電源電壓到處于周期T3的環(huán)形振蕩器時，(該周期T3始于觸發(fā)信號S2輸入該環(huán)形振蕩器的時候)，再一次控制該環(huán)形振蕩器，使之形成一種振蕩信號，該信號具有比振蕩次數(shù)U2大的振蕩次數(shù)U3。在實際中，當電源電壓下降時，由于邏輯門時延的增加，該電源電壓降落起到校正該振蕩周期的延長作用。當電源電壓下降時，在刷新操作期間，寫入單元的電荷與電源電壓成比例地減小。為此，在存儲器單元中維持電荷的時間被縮短。結(jié)果，當電源電壓下降時的那個周期被縮短。上述校正意味著該振蕩頻率不在一個預定的頻率上恒定設置，而是趨于導致與動態(tài)存儲單元的數(shù)據(jù)占用時間相適應地使自刷新周期被表現(xiàn)出來。
盡管僅提供了兩個轉(zhuǎn)換點，在這兩個轉(zhuǎn)換點上根據(jù)本發(fā)明供電電壓或溫度被改變，不言而喻，這些轉(zhuǎn)換點也可用于多個級。校正觸發(fā)可以是由電源電壓或溫度的改變產(chǎn)生的一個信號?？赡艿姆桨高€有，不僅使用多個電平判定電路和多個溫度判定電路，而且這些電路的布置可以采用和本實施例所不同的形式。
圖1(b)表示實施本發(fā)明的另一個自刷新振蕩電路。同構(gòu)成動態(tài)RAM的元件一起，圖1(b)中的每個電路元件被形成在一個單晶硅基片上，上述過程采用公知的半導體集成電路技術(shù)。
圖1(b)中用虛線框表示的電路a、a′、a″是用來檢測電源電壓電平的電平判定電路，或用來檢測動態(tài)RAM周圍溫度的溫度判定電路。因為圖1(b)中的電路a與圖1(a)中所示的完全一樣，所以其電路結(jié)構(gòu)的說明被略去。就電路a′和a″而言，它們和電路a的關(guān)系實質(zhì)上可以比照a與a′的關(guān)系，并認為從圖1(a)中可容易理解，所以，也省略有關(guān)這些電路結(jié)構(gòu)的說明。
在這種情況下，可理解到，在電路a和a′之間，存在結(jié)構(gòu)上與電路a基本類似的i-1個電平判定電路或溫度判定電路。
此外，也可理解到，在電路a′和a″之間，存在結(jié)構(gòu)上與電路a基本類似的i-k-1個電平判定電路或溫度判定電路。
圖1(b)包括一個環(huán)形振蕩器b′，該振蕩器具有反相器INV1-INVn以及與非門NAND1-NAND9。因為該環(huán)形振蕩器b′在結(jié)構(gòu)上與圖1(a)的環(huán)形振蕩器b大致相同，并認為從圖1(a)中可容易理解，所以前者的說明被略去。圖1(b)進一步包括一個類似于圖1(a)所示結(jié)構(gòu)的判定電路控制裝置c，一個反相器INVc和一個方式判定電路MDC。
該方式判定電路MDC接收由電路a-a″提供的k+1個輸出信號S1-Sk。該方式判定電路MDC要識別的是，當(ⅰ)輸出信號Sk或Si-1(未示出)之一是在高電平時，該動態(tài)RAM處在第一方式(電池后備方式);當(ⅱ)輸出信號Si或S1之一是在高電平或者輸出信號S1-Sk中無一是在高電平時，該動態(tài)RAM處在第二方式。該方式判定電路MDC進一步識別的是，當(ⅰ)輸出信號Si或S1之一處在高電平時，動態(tài)RAM處在第三方式(減低功耗方式);當(ⅱ)輸出信號Sk或S1中無一是在高電平時，該動態(tài)RAM處在第四方式(一般方式)。方式判定電路MDC響應輸出信號S1-Sk，形成并輸出一個方式判定信號MDS，該信號指示出動態(tài)RAM處于第一、第三或第四方式中的一個方式。
當由至少一個構(gòu)成動態(tài)RAM的電路收到的該方式判定信號表示第一方式時，則停止其運行。
利用處于第一方式(電池后備方式)的動態(tài)RAM，功率消耗被保持在最低水平，這能起到增加電池利用時間長度的作用，這是例如由于構(gòu)成動態(tài)RAM的內(nèi)部電路運行被暫停。
由于該動態(tài)RAM具有不同于第四方式(一般方式)的第三方式，所以當供給動態(tài)存儲器的電壓電平比較低時，它能以相對小的功率消耗運行。第一、三或四方式可與供給動態(tài)RAM的電壓相適應地被自動設定，并因此可能使動態(tài)RAM的功率消耗最小。
盡管已經(jīng)給出這樣的說明，即在電路a和a′之間布置有i-1個電平判定電路或溫度判定電路，但它們的數(shù)量不受此限制，并可小于i-1。盡管已經(jīng)給出這樣的說明，即在電路a′和a″之間布置有i-k-1個電平判定電路或溫度判定電路，但它們的數(shù)量不受此限，并可小于i-1。
盡管已經(jīng)進一步對一種布置給出這樣的說明，即在這樣的布置上該方式判定電路MDC能接收k+1個輸出信號S1-Sk，但輸出信號的數(shù)量不受此限，并可相應于電路a-a″的數(shù)目而變化。
圖10是一塊IC插件主件的示意圖，該IC插件使用根據(jù)本發(fā)明的DRAM(動態(tài)隨機存取存儲器)。如圖10所示，DRAM和一臺微控制器被裝在一個塑料基片上。該微控制器是DRAM的控制電路，用來控制獲得DRAM存取的操作，DRAM的布線和本發(fā)明的微控制器被連接在塑料基片上的布線上。此外，一個連接器上的布線與塑料基片上的布線電連接。經(jīng)過該連接器，內(nèi)部接線被連接到外圍系統(tǒng)上的接口電路上。此外，裝有一個電池，從而保證當IC插件從系統(tǒng)上卸去時的電池后備，借此它能用來在使用DRAM時存儲從各種系統(tǒng)上獲得的信息。
已經(jīng)用舉例的方式表示了一種IC插件，該IC插件具有內(nèi)裝的微控制器，該控制器為控制本發(fā)明DRAM的電路;不過這樣的微控制器可以安裝在IC插件的外部。如果采用這種IC插件做為類似于小型便攜式計算機系統(tǒng)而不是工作站中的軟磁盤的可置換的輔助存貯介質(zhì)的話，不需進行反復思考，并且有助于的是，不僅使整個系統(tǒng)緊湊、重量輕和薄，而且可以減小其功率消耗。如果數(shù)據(jù)能以比齊平式電可編程只讀存儲器(flushEPROM)高的速度寫入到IC插件并從中讀出的話，系統(tǒng)的總體處理能力得到改進。
利用后備電池，當電壓從外部供給DRAM存儲插件時，DRAM中的環(huán)形振蕩器起到這樣的作用，即在正常電源電壓范圍內(nèi)響應電源電壓或溫度的波動而校正振蕩周期。當從系統(tǒng)中卸去該插件時，后備電池以一個比正常電源電壓低的電壓使存儲器插件保存數(shù)據(jù)。由于電流消耗低，因此電池壽命能延長。
使用電源電壓判定電路把后備電池方式選擇為數(shù)據(jù)被保持的狀態(tài)。由于低功率消耗，刷新操作不必要的電路運行被停止，從而優(yōu)化了環(huán)形振蕩器的振蕩周期，借此設置了適合于低電壓下自刷新操作的刷新計數(shù)結(jié)算(count-up)，并且設置了一個內(nèi)部恒定電壓發(fā)生電路(此后稱為“電壓形成裝置”)的工作周期，該電壓形成裝置將在下面加以描述，上述電壓形成裝置包括一個升壓發(fā)生電路和一個基底電壓發(fā)生電路。
當從外部啟動電壓供給時，數(shù)據(jù)寫入存儲單元所處的電勢維持在與電池低電壓相適應的低水平，在本發(fā)明的電源電壓判定電路在正常電壓上進行一次自刷新操作之后，就能進行一般的寫/讀操作，從而防止任何誤動作。
圖3是施用本發(fā)明動態(tài)RAM的存儲器方塊圖，圖3中的每個電路塊形成在一個單晶硅半導體基片上，其采用了任何公知的半導體集成電路技術(shù)，每個電路塊與實際的幾何半導體芯片布局相一致地設計，根據(jù)本發(fā)明，MOSFET是這樣使用的，它們與絕緣柵場效應管(IGFET)等效。
在本發(fā)明的實施例中，構(gòu)成RAM的存儲器列陣、用于選擇地址的外圍設備以及類似設備被如此設計，以便防止運算速度的降低，這種降低是由于增加的存儲容量和芯片尺寸所產(chǎn)生的控制信號或存儲器列陣驅(qū)動信號而加長的印刷線路所產(chǎn)生的。
在圖3中，有一個十字區(qū)域，該區(qū)域具有一個芯片的垂直和水平中央部分，把外圍電路布置在這個區(qū)域內(nèi)。此外，把存儲器芯片布置在由十字區(qū)域劃分開的四個區(qū)域內(nèi)。換句話講，以垂直和水平方向在芯片的中央部分設置該十字區(qū)域，存儲器列陣形成在這樣四個由芯片的分割所形成的區(qū)域上，每個存儲器列陣，包括但不限于上述四個區(qū)域內(nèi)的存儲器列陣具有約4M比特的存儲容量，即整個存儲列陣具有如16M比特這么大的存儲容量。
布置一個存儲器層1，使一根字線以水平方向伸延，一對平行的互被位線(此后稱之為“數(shù)據(jù)或數(shù)字線”)以垂直方向伸延。成對的存儲層1被以水平方向布置，在其中間夾有讀出放大器2，讀出放大器2是一對存儲器層1共同使用的，這對存儲器層是位于水平方向的每側(cè)上的。因此說形成了一個共享的讀出放大器系統(tǒng)。
由區(qū)域分割形成的4個存儲器列陣的Y選擇電路(Y-SelectionCircuit)5被設置在其各自的中間側(cè)。一個Y選擇線以覆蓋相應存儲器列陣的多個存儲器層的方式，從Y選擇電路上伸出，并且Y選擇線控制用于每個存儲器層列開關(guān)的一個MOSFET柵極的通斷。
在右手的中間部分是一個X系統(tǒng)電路10(該電路包括一個X地址緩沖器，一個X冗余電路和一個X地址驅(qū)動器)，一個RAS系統(tǒng)控制信號電路11，一個WE系統(tǒng)信號控制電路12，和一個水平方向上的基準電壓發(fā)生電路6。在左手中間部分是一個Y系統(tǒng)電路13(該電路包括一個Y地址緩沖器，一個Y冗余電路13和一個Y地址驅(qū)動器)，一個CAS系統(tǒng)控制信號電路14，和一個水平方向上的試驗電路15。
利用冗余電路的對中布置，通過布置其間帶有布線通道的時鐘信號發(fā)生電路和其他電路，即例如通過設置公用的布線通道，可以產(chǎn)生更高的電路集成度。上述冗余電路包括對應各自地址緩沖器的地址比較器，用于產(chǎn)生時鐘信號的CAS和RAS系統(tǒng)控制信號電路以及類似電路。因此信號能以最短的路徑等距離地傳輸?shù)降刂夫?qū)動器。
在收到行地址選通信號RASB時，RAS系統(tǒng)控制電路11激活X地址緩沖器。由X地址緩沖器收到的地址信號被送到X系統(tǒng)的冗余電路，并與存在其內(nèi)的壞地址相比較，從而做出一個這樣的判定，即是否使用冗余電路。因此產(chǎn)生的判定結(jié)果和地址信號送到一個X系統(tǒng)預編碼器，在此形成一個預編碼信號。然后，該預編碼信號經(jīng)與每個存儲器列陣對應的X地址驅(qū)動器送到與該存儲器層對應的每個X譯碼器3。
此外，RAS系統(tǒng)中的信號被送到WE和CAS系統(tǒng)中的控制電路。通過判定這樣的次序，即例如以該次序已經(jīng)輸入行地址選通信號RASB，列地址選通信號CASB和允許寫入信號WEB，象包括WCBR(在行地址選通信號前的允許寫入列地址選通信號)方式的測試方式、包括CBR(在行地址選通信號前的列地址選通信號)方式的自動刷新方式和自更新方式這樣的工作方式被相互區(qū)別開。電源電壓電平判定電路和溫度監(jiān)視電路，以及進一步由其控制的環(huán)形振蕩器被包括在RAS系統(tǒng)控制電路11中。
在該測試方式中，使測試電路15開始工作，并根據(jù)所提供的專門的信號確立一種測試功能。環(huán)形振蕩器開始處于自刷新方式并產(chǎn)生一個超前于刷新地址的步進脈沖。此外，當在自刷新操作中電源電壓和溫度變化時，刷新周期被自動轉(zhuǎn)換。在自動刷新方式中，刷新地址逐步地被行地址選通信號RASB超前，上述信號RASB做為時鐘信號由外部提供。
在接收列地址選通信號CASB的情況下，CAS系統(tǒng)控制電路14被用來形成各種Y系統(tǒng)控制信號。與列地址選通信號CASB變成低電平同步，由Y地址緩沖器收進的地址信號被送給Y系統(tǒng)冗余電路，并且與存在其中的壞地址相比較，來做出一是否使用冗余電路的判定。因此產(chǎn)生的一個判定結(jié)果和地址信號被送到Y(jié)系統(tǒng)預編碼器，在此形成一個預編碼信號。然后經(jīng)過與四個存儲器列陣的每一個對應的Y地址驅(qū)動器，該預編碼信號被送到每個Y解碼器，另一方面，在檢查了這樣的次序，即接收行地址選通信號RASB和允許寫入信號WEB的次序之后，當判定測試方式被包含時，CAS系統(tǒng)控制電路14啟動相鄰的測試電路15。
圍繞芯片垂直中間部分的區(qū)域的上側(cè)的中軸，水平對稱布置有16個存儲器層和8個讀出放大器。此外，設置有4套存儲器層和對應各讀出放大器的4個主放大器7。此外，在上部垂直中間部分提供有一個升壓發(fā)生電路21和輸入連接區(qū)9B、9C，上述升壓發(fā)生電路在收到下降電壓(stepdownvoltage)時選擇字線，上述連接區(qū)對應于地址和控制信號這樣的輸入信號。
本發(fā)明實例中的升壓(boostedVoltage)發(fā)生電路21以一個電荷激勵電路(Chargepumpcircuit)來形成，后者采用振蕩脈沖作為輸入脈沖，上述振蕩脈沖由自刷新環(huán)形振蕩器產(chǎn)生。如前所述，環(huán)形振蕩器如此工作，使得隨電源電壓的下降的振蕩脈沖頻率的下降被校正，即，提高振蕩脈沖的頻率。因此當該振蕩脈沖被用于提升電壓時，該升壓被阻止與電源電壓同時降低。因此，甚至在電池后備時發(fā)生工作電壓下降，借助具有做為輸入脈沖的振蕩脈沖的升壓電路，字線選擇電壓必須能全部寫入存儲單元。
根據(jù)本發(fā)明，8個存儲器層1和4個讀出放大器2被布置在一個存儲器塊中，即，16個存儲器層1和8個讀出放大器2圍繞垂直軸線對稱布置。借助僅僅四個主放大器7的布置，經(jīng)過一個短的信號傳輸路徑，由每個讀出放大器2來的放大后的信號可被傳送到主放大器7。
在芯片垂直中間部分，16個存儲器層和8個讀出放大器也圍繞芯片的下部區(qū)域的中軸對稱布置。進一步講，設有對應于四套存儲器層的四個主放大器7和位于兩側(cè)的讀出放大器。
此外，設有一個基片電壓發(fā)生電路18，一個輸入連接區(qū)9A，一個數(shù)據(jù)輸出緩沖器電路19和一個數(shù)據(jù)輸入緩沖器電路20，上述基片電壓發(fā)生電路18用來形成一個基于所接收到的電源電壓而供給基片的負偏壓，上述輸入連接區(qū)9A對應于如地址和控制信號這樣的輸入信號。參照形成基片電壓發(fā)生電路18的電荷激勵電路的輸入脈沖，還可以這樣設置，這就是即使當電源電壓下降時，圖1中環(huán)形振蕩器的振蕩脈沖被用來獲得一個有效的基片電壓。在僅使用4個主放大器7的同時，從每個讀出放大器2來的放大后的信號經(jīng)這個短的信號傳輸路徑傳送給該主放大器7。
除區(qū)域9A-9C以外，但各種連接區(qū)(雖未示出)可被分布在垂直中間區(qū)域上。具有一些外部電源連接區(qū)，如為了增加輸入電平余量即為了降低電源阻抗的那些連接區(qū)，數(shù)個連接區(qū)被分布在一直線上，并用來提供地電位。這些地電位連接區(qū)與地電位引線相連，這些引線用LOC技術(shù)形成并沿長度方向伸延。一些特別提供的接地連接區(qū)被用來清除字線，防止因為非選擇字線的耦合使字線驅(qū)動器向上浮動，并且主要用于以對讀出放大器共源的形式降低電源阻抗。
結(jié)果，該電路的地電位使電源阻抗相對于內(nèi)部電路的運行保持低值。此外，分成多種如上所述種類的內(nèi)部電路之間的接地線路與一個低通濾波器相連接，該濾波器包括一個LOC引線框架和連接區(qū)線，借此可使噪聲和內(nèi)部電路中電路接地噪聲的傳播減到最小。
用于輸入地址A0-A11的連接區(qū)，和用于象RAS，CAS，WE和OE這樣的控制信號的連接區(qū)被分布在區(qū)域9A-9C中。此外，使用了下列連接區(qū)，即用于輸入和輸出數(shù)據(jù)的，用于連接主卡(master)的，用于監(jiān)督目的的，以及用于控制監(jiān)督器的連接區(qū)。在少量(nibble)方式和當形成×4比特時，用于連接主卡的連接區(qū)被用來指定一個靜態(tài)列方式和用來指定一個寫入掩膜函數(shù)(write-maskfunction)。用于監(jiān)督目的的連接區(qū)被用于內(nèi)部電壓VBB、VCH。
VCH是一個提升后的電源電壓，用于選擇收到內(nèi)部電壓VDL時被升壓到約5.3V的字線的選擇電平，并用于選擇共享開關(guān)MOSFET。VBB是-2V基片反向偏置電壓，VPL是一個存儲器單元的極板電壓，并被設置成這樣一種狀態(tài)，即與如前所述的介質(zhì)薄膜泄漏電流的方向性相適應，從比特線高低電平之間的中點電位上偏移。
X系統(tǒng)中的選擇操作產(chǎn)生一個在每個存儲塊中選擇出的字線。換句話講，如斜線所示，在每個存儲塊中操作一個存儲器層和一個讀出放大器。利用這樣劃分開的存儲塊、選擇字線的操作和讀出放大器的激活，大電流密集地流過特定的印刷線路，因此防止在相對高的電平上產(chǎn)生噪聲。
圖4是一個電路圖，該圖表示本發(fā)明的動態(tài)RAM的存儲器列陣。圖4中例舉的存儲器列陣MARY類似于但不局限于2相交點(合并比特線(folded bit line))系統(tǒng)(2-intersection point system)。在圖4中，代表性地舉例表示了一對線。根據(jù)如圖4所示的預定規(guī)則，每個存儲器單元的輸入-輸出節(jié)點被分布并被耦合到該對平行互補的比特線BOT，BOB上，其中每個節(jié)點包括一個地址選擇MOS-FETQm和一個數(shù)據(jù)存儲電容器CS。
比特線BOT，BOB設有一個開關(guān)MOSFET，上述開關(guān)MOSFET形成一個圖4中未示出的預充電電路?；谑盏接糜诋a(chǎn)生一個芯片非選擇狀態(tài)的預充電信號，該開關(guān)MOSFET在該芯片非選擇狀態(tài)或在該存儲器單元被保持在選擇之前被導通，從而互補的比特線BOT，BOB的高低電平在上述工作周期里被短接，以致于把比特線BOT，BOB置于約VCL/2(HVC)的預充電電壓，上述電平是由一個CMOS讀出放大器的放大操作產(chǎn)生的。
當把芯片保持在非選擇狀態(tài)的一個相當長的時間時，雖不局限于此，但泄漏電流使預充電電平下降。所以，提供開關(guān)MOSFET用于供給一半預充電電壓。雖然未示出特別的電路，但可設置用于產(chǎn)生該一半預充電電壓的電路，使它能提供這樣的電流，該電流相當?shù)男∽阋詮浹a該泄漏電流。利用這種布置，可阻止功率消耗的增加。
預充電MOSFET在DRAM的芯片非選擇狀態(tài)下被導通之前，該讀出放大器被保持在非選擇狀態(tài)。這時，互補比特線BOT、BOB以一個高阻抗狀態(tài)維持高電平和低電平。此外，當DRAM進入工作狀態(tài)時，該預充電MOSFET在將讀出放大器保持在工作狀態(tài)之前被截止。
所以，該互補比特線BOT、BOB以高阻抗狀態(tài)維持該半預充電電平。在這種半預充電系統(tǒng)中，因為互補比特線BOT、BOB的高電平和低電平僅短時形成，所以能保持低的功率消耗。在讀出放大器放大操作期間，互補比特線BOT、BOB以一種與作為中間數(shù)據(jù)的預充電電平相同的方式從高電平向低電平變化，從而可減小由電容耦合產(chǎn)生的噪聲電平。
一個X(行)地址譯碼器包括(但不限于)一個第一地址譯碼器電路和一個第二地址譯碼器電路，如一個分開形式的單元電路UXDCR，上述第一地址譯碼器具有門電路G1-G4。圖4表示的單元電路UXDCR等效于一個這樣的電路，如第二地址譯碼器電路和構(gòu)成第一地址譯碼器電路的或非門電路G1-G4。在圖4中，對門電路G2、G3未給出電路標識。
該單元電路UXDCR產(chǎn)生用于4個字線的譯碼信號。對應于較低的2比特地址信號的字選擇信號X0、X1的組合被用來在構(gòu)成第一X譯碼電路的4個門電路G1-G4中形成4種字選擇定時信號φX0到φX3。這些字選擇定時信號φX0到φX3經(jīng)傳輸門MOSFETQ20-Q23送給單元字線驅(qū)動器UWD0-UWD3。
如單元電路UWD0舉例表示的字線驅(qū)動器WD包括一個CMOS驅(qū)動電路，該驅(qū)動電路具有一個P溝道MOSFETQ26和N溝道MOSFET27，以及P溝道MOSFETQ24、25，上述P溝道MOSFETQ24、25設置在該CMOS驅(qū)動電路的輸入端和操作電壓端VCH之間。一個預充電信號Wph送給P溝道MOSFETQ24的柵極，而字線驅(qū)動輸出送到P溝道MOSFETQ25的柵極，上述預充電信號Wph是由一個電平轉(zhuǎn)換電路做出的電平轉(zhuǎn)換產(chǎn)生的。
當根據(jù)電源電壓VCC形成的字選擇定時信號φX0被置到高電平時，以及在字線W0被置于象地電位這樣的非選擇電平時，MOSFETQ25收到低電平，并且使CMOS電路的輸入電平升高到高電壓VCH，從而確保MOSFETQ26截止。因此防止DC電流消耗在P溝道MOSFETQ26和Q27之間，上述P溝道MOSFETQ26和Q27形成對應于非選擇字線的CMOS驅(qū)動電路。
通過把X地址譯碼器分成二個，單元電路UXDCR的節(jié)距(pitch)和字線的節(jié)距不被協(xié)調(diào)，上述單元電路UXDCR形成第二X地址譯碼器電路。因此，在半導體基片上沒有不用的空間。
在字線的遠端側(cè)和電路的地電位之間設有開關(guān)MOSFETQ1-Q4和類似器件。信號WC0-WC3被送給這些開關(guān)MOSFETQ1-Q4的柵極，上述信號在相位上與提供給對應字線W0-W3的選擇信號相反。因此僅有對應于所選字線的開關(guān)MOSFET被截止，而其余的開關(guān)MOSFET被導通。
因此，防止了非選擇字線被不期望地升到中間電位，這種中間電位起因于由所選字線的上升導致的電容耦合。
圖5是存儲器板元件主部分的示意圖，它是利用本發(fā)明DRAM的計算機系統(tǒng)中存儲器存貯件的一部分。該存儲板包括多個存儲模件，多個本發(fā)明的封裝DRAM被安裝在每個存儲模件上，本發(fā)明的DRAM和存儲模件上的布線相連接。
每個存儲模件上的連接器被用來把本發(fā)明的DRAM和計算機系統(tǒng)中的地址總線或數(shù)據(jù)總線相連。為了完成它們之間的連接，該連接件裝在計算機存儲器存貯件的存儲器存儲板槽上。該計算機系統(tǒng)的存貯單元的數(shù)據(jù)存貯容量由本發(fā)明的DRAM數(shù)量來決定，上述DRAM裝在存儲板上，即存儲模件上。
圖6是一個DRAM系統(tǒng)的原理圖，上述DRAM系統(tǒng)使用了本發(fā)明的DRAM。這個系統(tǒng)包括一個DRAM集成電路列陣，一個中央處理單元CPU，一個接口電路I/F，上述接口電路用來連接DRAM和中央處理單元CPU。該DRAM集成電路列陣用本發(fā)明的封裝DRAM制成。
下面說明DRAM系統(tǒng)和中央處理單元CPU之間的輸入一輸出信號。由中央處理單元CPU產(chǎn)生的地址信號A0-Ak被用來選擇本發(fā)明DRAM的地址。一個刷新指令信號REFGRNT是一種用來刷新DRAM中數(shù)據(jù)的控制信號，而允許寫信號是這樣一種控制信號，其用來控制數(shù)據(jù)從DRAM中讀出或?qū)懭氲紻RAM。
此外，存儲器啟始信號MS是一種用來啟動DRAM存貯操作的控制信號。數(shù)據(jù)總線上的輸入一輸出數(shù)據(jù)D1-DB在中央處理單元CPU和每個DRAM之間傳輸。一個刷新請求信號REFREQ是請求刷新DRAM中存貯數(shù)據(jù)的控制信號。
接口電路I/F中的一個行地址接收器RAR接收從地址信號Ao-Ak中分出的地址信號Ao-Ai，上述地址信號Ao-Ak是從中央處理單元CPU傳來的，RAR將如此接收的這些信號轉(zhuǎn)換成這樣的地址信號，這些地址信號的定時與各自DRAM的操作一致。
一個列地址接收器CAR接收從地址信號Ao-Ak中分出的地址信號Ai+1-Aj，并將如此接收的這些信號轉(zhuǎn)換成這樣的地址信號，這些地址信號的定時與各自DRAM的操作相一致。一個地址接收器ADR接收從地址信號Ao-Ak中分出的地址信號Aj+1-Ak，并將如此接收的這些信號轉(zhuǎn)換成這樣的地址信號，這些信號的定時與各自DRAM的操作相一致。
一個譯碼器DCR發(fā)出一些芯片選擇控制信號(在此之后稱為“CS1-CSm”)，這些控制信號用來選擇本發(fā)明的DRAM芯片。接著RAS控制電路RAS-CONT產(chǎn)生一個芯片選擇信號，該信號的定時與DRAM操作以及將發(fā)出的行地址讀取信號一致。一個地址多路轉(zhuǎn)換器ADMPX按時間序列將地址信號Ao-Ai和Ai+1-Aj多路轉(zhuǎn)換，并將結(jié)果送到DRAM。在一個數(shù)據(jù)總線驅(qū)動器DBD中，WEB信號在中央處理單元CPU和DRAM之間切換數(shù)據(jù)的輸入一輸出。一個控制電路CONT發(fā)出一些信號，這些信號用來控制地址多路轉(zhuǎn)換器ADMPX，RAS控制電路RAS-CONT，數(shù)據(jù)總線驅(qū)動器DBD和本發(fā)明的DRAM。
下面說明這個DRAM系統(tǒng)中地址信號的作用。在該DRAM系列中，從中央處理單元CPU輸出的地址信號Ao-Aj被分成兩類即做為地址Ao-Aj和Aj+1-Ak的作用。換句話講，地址信號Ao-Aj被用做每個DRAM芯片內(nèi)存儲矩陣中的行和列地址信號。設置地址信號Ao-Ai，使它們用來選擇DRAM的IC芯片列陣的行，地址信號Ai+1-Aj選擇其列。
下面描述該DRAM系統(tǒng)中電路的工作原理。首先，地址信號Ao-Ai，Ai+1-Aj分別經(jīng)行地址接收器RAR和列地址接收器CAR送給地址多路轉(zhuǎn)換器ADMPX。當一個RASbB信號在地址多路轉(zhuǎn)換器ADMPX中達到一定電平時，發(fā)出行地址信號Ao-Ai，并將其加到DRAM的地址端。這時，列地址信號Ai+1-Aj未從地址多路轉(zhuǎn)換器中送出。
當RASbB信號的電平隨后反轉(zhuǎn)時，從地址多路轉(zhuǎn)換器中發(fā)出列地址信號Ai+1-Aj，并將其送到該地址端。這時，行地址信號Ao-Aj未從該地址多路轉(zhuǎn)換器中送出。
按時間序列，地址信號Ao-Ai和Ai+1-Aj被加到本發(fā)明DRAM的地址端，這取決于RASbB信號的電平。芯片選擇信號Aj+1-Ak被用來經(jīng)譯碼器DCR主要選擇DRAM的芯片，然后上述信號在被用為芯片選擇和行地址讀出信號之前被轉(zhuǎn)換成芯片選擇信號CS1-CSm。
隨后給出在每個DRAM行上的芯片上設定地址的操作說明。行地址信號Ao-Ai被加到本發(fā)明DRAM的全部IC芯片的地址端。然后假定，當例如信號RAS1B-RASmB的RAS1B達到一定電平時，在最上一級的IC的B被選中。這時，在RAS1B信號施加之前，行地址信號Ao-Ai被加到IC(IC11，IC12，…IC1B)上的存儲矩陣列陣。這是因為，如果在行地址信號Ao-Ai之前施加RAS1B信號的話，可以傳送除行地址信號之外的一個信號。
隨后，列地址信號Ai+1-Aj被加到本發(fā)明的DRAM的全部IC芯片的地址端。當滯后RAS1B的CASB信號達到一定電平時，列地址信號Ai+1-Aj被送到位于最上一級nM上IC芯片的B內(nèi)的存儲矩陣列陣的列地址上。在這種情況下，在CASB信號之前將列地址信號Ai+1-Aj送到IC上的原因與前面所述的一樣。此外，CASB信號的作用是判定究竟傳輸行地址信號Ao-Ai和列地址信號Ai+1-Aj中的那一個。
因此，通過以上操作，最上一級nM芯片的B上的地址被設定。因為RAS2B-RASmB的電平與RAS1B相反，所以除了在DRAM最上一級的IC以外的IC不被選擇。
下面說明在所設地址上的數(shù)據(jù)寫入/讀出操作。數(shù)據(jù)寫/讀操作是這樣設計的，使得其由WEB信號的高或低電平來決定的。當數(shù)據(jù)DI1-DIB從中央處理單元CPU加到如此而設定的地址上，而WEB信號保持在一定電平上時，完成數(shù)據(jù)的寫操作。
當在每個地址的B位上輸出數(shù)據(jù)D01-D0B(在此地址寫操作已完成)，同時WEB信號電平變成反向時，實現(xiàn)數(shù)據(jù)讀操作?？刂齐娐稢ONT接收指令信號，即從中央處理單元CPU來的REFGRNT，WEB，MS信號，并發(fā)出CASB，RASaB，RASbB和WEB信號。下面描述這些控制信號的作用。CASB信號用做為判定行地址信號Ao-Ai和列地址信號Ai+1-Aj中的那一個被傳輸，并讀取IC芯片的列地址信號。
RASaB信號用來以足夠的定時將CS1-CSm信號提供給本發(fā)明DRAM上的IC芯片列陣。WEB信號被用來決定把數(shù)據(jù)寫入或讀出本發(fā)明DRAM的IC芯片的存儲器單元的讀/寫操作。DASbB信號是一種轉(zhuǎn)換定時信號，用來把行地址信號Ao-Aj和列地址信號Ai+1-Aj從地址多路轉(zhuǎn)換器ADMPX轉(zhuǎn)換成時間序列多路轉(zhuǎn)換信號。當選擇了RASB(RASB1-RASBm)信號之一時，行地址信號Ao-Ai和列地址信號Ai+1-Aj的轉(zhuǎn)換滯后于RASaB信號，就好象行地址信號Ao-Ai和列地址信號Ai+1-Aj已從地址多路轉(zhuǎn)換器ADMPX中輸出。
現(xiàn)在說明WEB信號和數(shù)據(jù)總線驅(qū)動器DBD之間的關(guān)系，從控制電路CONT送出的WEB信號被加到本發(fā)明的DRAM上。當WEB信號處于高電平時，例如，建立起讀方式，數(shù)據(jù)在經(jīng)數(shù)據(jù)總線驅(qū)動器DBD送到中央處理單元CPU之前，從DRAM中輸出。這時，這樣控制輸入數(shù)據(jù)，使它保持不被WEB信號從DBD送到本發(fā)明的DRAM。在WEB信號保持在低電平時，建立起寫方式，輸入數(shù)據(jù)經(jīng)數(shù)據(jù)總線驅(qū)動器DBD從中央處理單元CPU加到DRAM的數(shù)據(jù)輸入端。在被設定的地址上寫入該數(shù)據(jù)。然后利用WEB信號如此控制本發(fā)明DRAM的數(shù)據(jù)輸出，使它不從數(shù)據(jù)總線驅(qū)動順DBD中輸出。
圖7是一個計算機系統(tǒng)的示意圖，該計算機系統(tǒng)具有本發(fā)明的動態(tài)RAM。該計算機系統(tǒng)包括一個總線，一個中央處理單元CPU，一個外圍設備控制單元，用做主存儲器的本發(fā)明的DRAM及其控制單元，用做為后備存儲的SRAM及其控制單元(上述后備存儲器具有一后備奇偶性)，存有程序的ROM和顯示單元等等。
上述外圍設備控制單元被連接到一個外存儲器單元，一個鍵盤KB和類似部件。顯示系統(tǒng)包括一個視頻RAM(此后稱為“VRAM”)并被連接到做為輸出單元的顯示器上，顯示器用來顯示存貯在VRAM中的數(shù)據(jù)。此外，還設有一個電源，該電源用來給計算機系統(tǒng)的每個內(nèi)部電路供電。中央處理單元CPU通過執(zhí)行控制每個存貯器的信號來控制每個存貯器的工作定時。盡管在此僅舉例示出這樣一種情況，即本發(fā)明被用到做為主存儲器的DRAM上，但決不是說，不能用于象該顯示系統(tǒng)中的多端口VRAM這樣的VRAM的隨機存取單元上。
圖8是一種個人計算機系統(tǒng)主要部分的示意圖，該系統(tǒng)具有做為主存存儲器的本發(fā)明的DRAM。該個人計算機系統(tǒng)包含一個軟盤驅(qū)動器FDD，文件存儲器FILEM和用做電池后備的SRAM，其中文件存儲器使用本發(fā)明的DRAM做為主存儲器。鍵盤KB和顯示器DP用做為輸入一輸出單元，軟盤FD被插入軟盤驅(qū)動器FDD中。利用這種配置，所提供的臺式個人計算機能夠把數(shù)據(jù)存入做為軟設備的軟盤FD中，和做為硬設備的文件存儲器FILEM中。盡管在所做的說明中，本發(fā)明用于這樣一種臺式個人計算機，但也可以用于筆記本式電腦，其包括但不局限于一用來執(zhí)行輔助功能的軟盤。
圖9是一種個人計算機系統(tǒng)的功能方框圖，該計算機系統(tǒng)具有做為主存存儲器的本發(fā)明的DRAM。該個人計算機系統(tǒng)包括一個中央處理單元CPU，一個裝在上述數(shù)據(jù)處理系統(tǒng)中的I/O總線，一個總線單元，一個存儲控制單元，該存儲控制單元用來獲得存取高速的存儲器，如主存存儲器和擴展存儲器，還包括用做主存存儲器的本發(fā)明的DRAM，存有基本控制程序的ROM，一個鍵盤控制器KBDC，該控制器的前端接到一個鍵盤。
一個顯示器適配器連接到I/O總線，并且一個顯示器也連接到該顯示適配器的前端。此外，一個并行口I/F，一個如鼠標器這樣的串行口I/F，一個軟盤驅(qū)動器FDD，一個用來把I/O總線切換到HDDI/F的緩沖器控制器HDD及其他部件。
做為主存儲器的DRAM和擴展RAM也被連接到從存儲器存儲控制單元來的總線上?，F(xiàn)在說明該個人計算機系統(tǒng)的工作。當饋電使系統(tǒng)工作時，中央處理單元CPU經(jīng)I/O總線實現(xiàn)對ROM的存取，并做出初始診斷和初始置位。進一步講，該中央處理單元CPU用從輔助存貯單元來的系統(tǒng)程序裝入做為主存存儲器的本發(fā)明的DRAM。
該中央處理單元CPU以這樣一種方式工作，即使得HDD控制器徑I/O總線獲得對HDD的訪問。當系統(tǒng)程序的裝入完成時，中央處理單元CPU按用戶要求的那樣繼續(xù)處理，使用者經(jīng)鍵盤控制器KBDC和顯示適配器繼續(xù)進行輸入和輸出處理。如果必要的話，使用者可以使用輸入-輸出裝置，該裝置連接到并行口I/F和串行口I/F上。在發(fā)現(xiàn)做為主存存儲器的DRAM的存貯容量不足的情況下，用擴充RAM做為存儲的補充。雖然在圖9中包括一個硬盤驅(qū)動器HDD，但它也可以用使用嵌入式存儲元件的嵌入式(flush)存儲器代替。
當如實施本發(fā)明的這樣一種動態(tài)RAM被封裝在一個信息處理系統(tǒng)中時，能夠預料到不僅促進實現(xiàn)小型化，而且增加系統(tǒng)的功能，這是由于具有更大的電路集成度，更大的存貯容量和更高的處理速度及更少的功率消耗。
本發(fā)明例如可以用于如上所述的主存存儲器或一個硬盤存儲器，該硬盤存儲器用大容量的DRAM制造。在這種情況下，在利用前述的低功耗自刷新方式的同時，可獲得一個緊湊的，高性能的滿充式存儲器(fillmemory)。
本發(fā)明的效果如下。
(1)通過校正(改變)振蕩周期，即通過改變CMOS環(huán)形振蕩器的邏輯門數(shù)量，使得其根據(jù)電平判定電路或溫度監(jiān)督器的輸出來完成自刷新操作(上述在一個或同一個芯片上形成的電平判定電路或溫度監(jiān)督電路用來檢測電源電壓)，則該刷新周期可做自動轉(zhuǎn)換，使得它配合這樣的時間，在該時間內(nèi)，根據(jù)電源電壓和溫度的變化，在該動態(tài)RAM中保持數(shù)據(jù)。
(2)根據(jù)(1)，不需延長該存儲單元所需的數(shù)據(jù)保持時間，考慮到最壞的情況也不必要設定短的自刷新周期，借此獲得較大的電路集成度以及較低的功耗。
(3)根據(jù)(2)，可獲得的是適合電池后備的動態(tài)RAM，如IC插件和文件存儲器。
(4)當在根據(jù)(2)的數(shù)據(jù)處理系統(tǒng)中用做為存儲器時，能夠預料到，不僅促使了系統(tǒng)的小型化，而且增加了其性能，這是由于較大的電路集成度，較大的存儲容量和較高的處理速度及較小的功耗。
本發(fā)明人已經(jīng)給出了本發(fā)明最佳實施例的詳細說明。但是，顯然本發(fā)明不局限于以上所說明的內(nèi)容，并可以各種方式改變和修改而不超出本發(fā)明的構(gòu)思和范圍。例如，振蕩電路可是除環(huán)形振蕩器以外的任一種，是基于這樣的條件，即通過與動態(tài)存儲器單元的數(shù)據(jù)保持時間相應的控制信號，在電源電壓和溫度改變時改變其振蕩頻率。溫度監(jiān)督器也可利用任何其他的溫度傳感元件，該元件用來檢測溫度，這是利用依溫度變化的PN結(jié)二極管來完成的。
本發(fā)明具有廣闊的應用前景，上述應用包括動態(tài)RAM，該動態(tài)RAM能以自刷新方式在裝有這樣的動態(tài)RAM的數(shù)據(jù)處理系統(tǒng)中工作。
下面簡要綜述本發(fā)明，CMOS環(huán)形振蕩器的邏輯門級數(shù)量根據(jù)電平判定電路或溫度監(jiān)督器的輸出結(jié)果相互轉(zhuǎn)換，從而校正振蕩周期，上述振蕩器是用來完成自刷新操作的，上述電平判定電路或溫度監(jiān)督器形成在一個或同一芯片上，并用來檢測供電電壓，借此，自刷新周期能對應于電源電壓和溫度的變化，自動地轉(zhuǎn)換到這樣的條件，在這樣的條件下，該周期與動態(tài)RAM的數(shù)據(jù)保持時間相適應。
權(quán)利要求
1.一種在一個半導體基片上形成的半導體集成電路器件，包括多個動態(tài)存儲器單元和一個振蕩電路，該振蕩電路用來對每個所述動態(tài)存儲器單元進行刷新操作，其中所述半導體集成電路器件具有一個控制裝置，該裝置用來在供給所述半導體集成電路的電壓發(fā)生變化時控制所述刷新操作的刷新周期，使所述刷新周期產(chǎn)生變化。
2.根據(jù)權(quán)利要求1的半導體集成電路器件，其中所述的控制裝置以這樣的方式可變化地控制所述的刷新周期，即限定所述刷新周期在所述多個存儲器單元的數(shù)據(jù)保持時間內(nèi)。
3.一種半導體集成電路器件，它包括一個振蕩裝置，該振蕩裝置具有用來形成傳輸信號的多個門裝置;一個與所述振蕩裝置相連的電平判定電路;以及多個動態(tài)存儲器單元，其中所述電平判定電路在收到一個電源電壓電平時輸出一個電平判定信號，該電源電壓供給所述半導體集成電路，并且其中，根據(jù)所述的電平判定信號從所述多個門裝置中選擇出預定數(shù)目的門裝置。
4.根據(jù)權(quán)利要求3的半導體集成電路器件，其中所述門裝置的預定數(shù)如此選擇，用來改變所述振蕩信號的振蕩周期。
5.根據(jù)權(quán)利要求4的半導體集成電路器件，其中由所述多個動態(tài)存儲單元保存的數(shù)據(jù)以這樣的周期被刷新，該周期相應于所述振蕩信號的所述振蕩周期。
6.根據(jù)權(quán)利要求3的半導體集成電路器件，其中所述電平判定電路具有狀態(tài)存貯裝置，用來保持所述電平判定信號的狀態(tài)。
7.根據(jù)權(quán)利要求6的半導體集成電路器件，其中所述的狀態(tài)存貯裝置是一個觸發(fā)器。
8.根據(jù)權(quán)利要求3的半導體集成電路器件，進一步包括判定電路控制裝置，該裝置用來當所述判定控制裝置收到所述振蕩信號，并且同時當每次預定數(shù)的振蕩信號輸入其上時，使所述的電平判定電路工作。
9.根據(jù)權(quán)利要求3的半導體集成電路器件，進一步包括一個內(nèi)部電路和方式判定裝置，后者用來根據(jù)所述的電平判定信號識別所述半導體集成電路是處于第一還是第二方式，其中所述的方式判定裝置使所述內(nèi)部電路不工作，在這種情況下，即所述方式判定裝置根據(jù)所述電平判定信號識別出所述半導體集成電路是在第一種方式。
10.根據(jù)權(quán)利要求9的半導體集成電路器件，其中所述的電源電壓通過一個電池供給，上述電池位于所述第一方式中的所述半導體集成電路的外面。
11.根據(jù)權(quán)利要求10的半導體集成電路器件，其中，所述第一方式是電池后備方式，所述第二方式是正常工作方式。
12.根據(jù)權(quán)利要求9的半導體集成電路器件，其中，所述第二方式包括一個第三方式和一個第四方式，第三方式讓所述振蕩裝置輸出所述的具有一個第一頻率的振蕩信號，第四方式讓所述的振蕩裝置輸出具有比所述第一頻率小的第二頻率的所述振蕩信號。
13.根據(jù)權(quán)利要求12的半導體集成電路器件，其中，所述第一方式是電池后備方式，其中所述第三方式是一般方式以及其中所述第四方式是減低功率消耗(power down)方式。
14.根據(jù)權(quán)利要求3的半導體集成電路器件，包括用來根據(jù)所述的振蕩信號形成一個預定電壓的電壓形成裝置。
15.根據(jù)權(quán)利要求3的半導體集成電路器件，其中所述多個門裝置包括一個CMOS邏輯門電路，該門電路有至少一個P溝道MOSFET和至少一個N溝道MOSFET。
16.一種半導體集成電路器件，包括振蕩裝置，該裝置具有多個門裝置，這些門裝置串聯(lián)耦接在一起用來輸出一個振蕩信號;與所述振蕩裝置耦聯(lián)的溫度判定電路和多個動態(tài)存儲器單元，其中所述的溫度判定電路檢測所述半導體集成電路器件的溫度，并對應檢測結(jié)果輸出一個溫度判定信號，其中所述的振蕩裝置在收到所述溫度判定信號時，根據(jù)所述的溫度判定信號，從所述多個門裝置中選擇預定數(shù)目的門裝置。
17.一種半導體集成電路器件，包括多個動態(tài)存儲器單元;振蕩裝置，該振蕩裝置具有用來輸出振蕩信號的多個串聯(lián)耦接在一起的多個門裝置;還包括至少一個電平判定電路和溫度判定電路，其中的每一個與所述振蕩裝置相連，其中所述電平判定電路檢測供給半導體集成電路器件的電源電壓，并對應檢測結(jié)果輸出一個電平判定信號，其中所述的溫度判定電路檢測所述半導體集成電路器件芯片的溫度，并對應檢測結(jié)果輸出一個溫度判定信號，其中所述振蕩裝置收到并根據(jù)至少一個所述的溫度判定電路和電平判定電路的信號改變所述多個門裝置中的導通門電路數(shù)，其中在所述多個動態(tài)存儲器單元中保存的數(shù)據(jù)定時地對應從所述振蕩電路來的振蕩信號被刷新。
18.一種IC插件，包括一種半導體集成電路器件，該器件有振蕩裝置，該振蕩裝置具有多個門裝置，這些門裝置被串聯(lián)地耦聯(lián)在一起，用來輸出一個振蕩信號，還具有一個與所述振蕩裝置耦聯(lián)的電平判定電路，和多個動態(tài)存儲器單元，其中所述的電平判定電路檢測供給所述半導體集成電路器件的電源電壓，并對應檢測結(jié)果輸出一個電平判定信號，以及其中所述的振蕩裝置收到和根據(jù)所述的電平判定信號使所述多個門裝置中的預定數(shù)目的門裝置導通。
全文摘要
一種在一個半導體基片上形成的半導體集成電路器件，包括多個動態(tài)存儲器單元和一個振蕩電路，該振蕩電路用來對每個所述動態(tài)存儲器單元進行刷新操作，其中所述半導體集成電路器件具有一個控制裝置，該裝置用來在供給所述半導體集成電路的電壓發(fā)生變化時控制所述刷新操作的刷新周期，使所述刷新周期產(chǎn)生變化。
文檔編號G11C21/00GK1094840SQ9410110
公開日1994年11月9日 申請日期1994年1月18日 優(yōu)先權(quán)日1993年1月20日
發(fā)明者前田敏夫 申請人:株式會社日立制作所, 日立工程設備株式會社