專利名稱:非易失性半導體存儲器件的制作方法
技術領域：
大體而言，本發(fā)明涉及非易失性半導體存儲器件，且更具體的涉及包括三維單元陣列以減小芯片尺寸的半導體存儲器件。
背景技術：
非易失性鐵電存儲器，例如，作為下一代存儲器件之候選的鐵電隨機存取存儲器(Ferroelectric Random Access Memory，F(xiàn)eRAM)器件，已經吸引相當多的注意，因為它具有和動態(tài)隨機存取存儲器(DynamicRandom Access Memory，DRAM)一樣快的數據處理速度，并且即使在電源關斷后也能保存數據。
具有和DRAM類似結構的FeRAM包括由鐵電材料制成的電容器，具有高的剩余極化(residual polarization)，在電源關斷后還允許數據的保留。
傳統(tǒng)的非易失性FeRAM器件的單位單元(unit cell)包括開關元件和非易失性鐵電電容器。開關元件根據字線的狀態(tài)來執(zhí)行開關操作，以便將非易失性鐵電電容器連接到子位線。非易失性鐵電電容器連接在板線(plate line)和開關元件的一個端子之間。在此，傳統(tǒng)FeRAM的開關元件是一NMOS晶體管，其開關操作由柵控制信號所控制。
在傳統(tǒng)FeRAM中，當單元尺寸變得更小時，數據保留特性會降低。因此，難以進行對單元的正常操作。例如，當在單元的讀取模式，電壓被施加到相鄰單元時，數據會由于在單元之間產生的界面噪聲(interface noise)而被破壞。此外，當在單元的寫入模式，寫入電壓被施加到未選擇的單元時，所述未選擇的單元的數據被破壞，因此無法促成隨機存取操作。
對于金屬鐵電絕緣器硅(Metal Ferroelectric Insulator Silicon，MFIS)以及金屬鐵電金屬絕緣器硅(Metal Ferroelectric Metal Insulator Silicon，MFMIS)而言，數據保留特性被去極化電荷(depolarization charge)所降低。

發(fā)明內容本發(fā)明的各個實施例涉及提供一種非易失性半導體存儲器件，所述非易失性半導體存儲器件包括多個垂直多層單位塊單元陣列，所述多個垂直多層單位塊單元陣列排列在行和列方向上以減小芯片尺寸，且所述多個垂直多層單位塊單元陣列分成組(bank)，以便由所述組執(zhí)行讀取/寫入操作。
根據與本發(fā)明一致的一實施例，一種非易失性半導體存儲器件包括單位塊單元陣列，所述單位塊單元陣列包括多個多層單元陣列，所述多個多層單元陣列每個都具有排列在行和列方向上的多個單位單元。多個單位組單元陣列，每個包括以給定群組形式的多個單位塊單元陣列，基于多個單元陣列的放置方向而排列在方向X，Y和Z上，以便分別執(zhí)行讀取/寫入操作。
根據與本發(fā)明一致的一實施例，一種非易失性半導體存儲器件包括第一單元陣列，包括多個單位單元，每個單位單元排列在行和列方向上；至少一第二單元陣列，每個包括排列在行和列方向以及相對于所述第一單元陣列的垂直方向上的多個單位單元；單位塊單元陣列，包括所述第一單元陣列和所述第二單元陣列；以及單位組單元陣列，包括至少一個單位塊單元陣列。所述單位塊單元陣列包括根據垂直地址而從所述第一單元陣列和所述第二單元陣列中選擇的一個。
根據與本發(fā)明一致的一實施例，一種非易失性半導體存儲器件包括單位塊單元陣列，包括多個垂直多層單元陣列，每個具有排列在行及列方向上的多個單位單元；行地址解碼器，配置成解碼行地址，以激勵選擇的單元陣列之一的字線；垂直地址解碼單位，配置成解碼對應于選擇的單元陣列之一的垂直地址，且將所述行地址解碼器的輸出信號連接到選擇的單元陣列的字線；以及列地址解碼器，配置成解碼列地址，以激勵選擇的單元陣列的位線。
根據與本發(fā)明一致的一實施例，一種非易失性半導體存儲器件包括單位塊單元陣列，包括多個垂直多層單元陣列，每個具有排列在行及列方向上的多個單位單元；列地址解碼器，配置成解碼列地址，以激勵選擇的單元陣列之一的位線；垂直地址解碼單位，配置成解碼對應于選擇的單元陣列之一的垂直地址，且將所述列地址解碼器的輸出信號連接到選擇的單元陣列的位線；以及行地址解碼器，配置成解碼行地址，以激勵選擇的單元陣列的字線。
圖1是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的單位塊單元陣列的示圖。
圖2是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的單位組單元陣列的示圖。
圖3是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的多個組單元陣列的示圖。
圖4是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的地址解碼單位的示圖。
圖5是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的地址解碼單位的示圖。
圖6至8是圖解圖4的地址解碼單位的示圖。
圖9是圖解圖1的單元陣列的截面示圖。
圖10和圖11是圖解圖9的單元陣列的截面示圖。
圖12是圖解圖1的單位塊單元陣列的截面示圖。
圖13是圖解圖9的單元陣列的示圖。
具體實施方式以下將參照附圖來詳細描述本發(fā)明。
圖1是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的單位塊單元陣列100的示圖。
單位塊單元陣列100可包括多個單元陣列CA1～CAn，其中每一個單元陣列都具有二維平面結構，所述二維平面結構包括排列在行方向(軸X)上的行地址(X)區(qū)以及排列在列方向(軸Y)上的列地址(Y)區(qū)。
單位塊單元陣列100具有三維結構，其中單元陣列CA1～CAn可在垂直方向(軸Z)上放置。單位塊單元陣列100可通過垂直地址Z來選擇單元陣列CA1～CAn其中之一。
在單元陣列CA1～CAn中，行地址X選擇字線，且列地址Y選擇位線。垂直地址Z選擇單元陣列CA1～CAn其中之一。
圖2是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的單位組單元陣列BCA的示圖。
如同上述，單位塊單元陣列100可包括多個單元陣列CA1～CAn，所述多個單元陣列在垂直方向上放置。單位組單元陣列BCA可包括多個單位塊單元陣列100。
在一實施例中，以一個單位塊單元陣列100來說明單元陣列CA1～CAn，并且以一個單位組單元陣列BCA來說明單位塊單元陣列100。然而，在另一實施例中，一個單位組單元陣列BCA可包括形成在同一層的多個單元陣列CA1～CAn，且多個單位組單元陣列BCA可被垂直地放置。
如圖3所示，在行和列方向上排列的多個單位組單元陣列BCA_1～BCA_m+m配置成執(zhí)行讀取/寫入操作以便改善操作速度。
雖然在該特殊實施例中多個單位組單元陣列BCA是排列在行和列方向上，但是多個單位組單元陣列BCA可根據單元陣列CA1～CAn的放置方向而排列在方向X，Y和Z上。一個單位組單元陣列BCA，其包括以給定群組形式的單位塊單元陣列100，配置成通過單位組單元陣列BCA來執(zhí)行讀取/寫入操作。
圖4是圖解本發(fā)明一實施例的非易失性半導體存儲器件的地址解碼單位的示圖。
地址解碼單位可包括行(X)地址寄存器200、行地址解碼器210、垂直(Z)地址寄存器220、垂直地址解碼器230、列(Y)地址寄存器240、列地址解碼器250、組地址寄存器260以及組地址解碼器270。
行地址寄存器200可儲存行地址RADD。行地址解碼器210可解碼來自行地址寄存器200的輸出信號。垂直地址寄存器220可儲存垂直地址VADD。垂直地址解碼器230可解碼來自垂直地址寄存器220的輸出信號。
列地址寄存器240可儲存列地址CADD。列地址解碼器250可解碼來自列地址寄存器240的輸出信號。組地址寄存器260可儲存組地址BADD。組地址解碼器270可解碼來自組地址寄存器260的輸出信號。
行地址寄存器200、垂直地址寄存器220以及列地址寄存器240可處理從分開的墊R_PAD、V_PAD、C_PAD輸入的行地址RADD、垂直地址VADD和列地址CADD。組地址寄存器260可處理從每個單獨墊B_PAD輸入的組地址BADD。
圖5是圖解根據本發(fā)明一實施例的非易失性半導體存儲器件的地址解碼單位的示圖。
在一實施例中，地址解碼單位包括地址寄存器300、行地址鎖存器310、行地址解碼器320、垂直地址鎖存器330、垂直地址解碼器340、列地址鎖存器350、列地址解碼器360、組地址寄存器370以及組地址解碼器380。
地址寄存器300可儲存輸入地址IADD。行地址鎖存器310可將來自地址寄存器300的輸出信號鎖存以獲得行地址。行地址解碼器320可解碼來自行地址鎖存器310的輸出信號。垂直地址鎖存器330可將來自地址寄存器300的輸出信號鎖存以獲得垂直地址。垂直地址解碼器340可解碼來自垂直地址鎖存器330的輸出信號。
列地址鎖存器350可將來自地址寄存器300的輸出信號鎖存以獲得列地址。列地址解碼器360可解碼來自列地址鎖存器350的輸出信號。組地址寄存器370可儲存組地址BADD。組地址解碼器380可解碼來自組地址寄存器370的輸出信號。
地址寄存器300可處理通過公共墊I_PAD輸入的輸入地址IADD。地址寄存器300可通過分時復用(timeshare multiplexing)系統(tǒng)來對輸入地址IADD進行分時處理，以便輸出行地址RADD、垂直地址VADD和列地址CADD。
亦即，行地址RADD和垂直地址VADD在第一分時輸入，且列地址CADD在第二分時輸入?；蛘?，行地址RADD在第一時隙輸入，且垂直地址VADD和列地址CADD在第二時隙輸入。組地址寄存器260可處理從各個單獨墊B_PAD輸入的組地址BADD。
圖6是圖解關于行地址的第4圖的地址解碼單位的示圖。
關于行地址的地址解碼單位可包括垂直地址解碼器230、行地址解碼器210以及行解碼單位400。行解碼單位400可包括分別對應于單元陣列CA1～CAn中的字線WL的多個開關SW1～SWn。
垂直地址解碼器230可配置成選擇單元陣列CA1～CAn其中之一，所述單元陣列在一個單位塊單元陣列100中被垂直地放置。行地址解碼器210可配置成選擇單元陣列CA1～CAn其中之一的字線WL之一，所述單元陣列CA1～CAn其中之一是通過垂直地址解碼器230所選擇的。
行解碼單位400的開關SW1～SWn可配置成選擇性地連接一行線ROW與一字線WL，其中該行線ROW由來自行地址解碼器210的輸出信號來選擇，而該字線WL是單元陣列CA1～CAn其中之一的字線，所述單元陣列CA1～CAn其中之一是根據垂直地址解碼器230的輸出狀態(tài)所選擇的。
圖7是圖解關于列地址的第4圖的地址解碼單位的示圖。
關于列地址的地址解碼單位可包括垂直地址解碼器230、列地址解碼器250以及列解碼單位500。列解碼單位500可包括分別對應于單元陣列CA1～CAn中的位線BL的多個開關SW1～SWn。
垂直地址解碼器230可配置成選擇單元陣列CA1～CAn其中之一，所述選擇單元陣列CA1～CAn在單位塊單元陣列100中被垂直地放置。列地址解碼器250可配置成選擇單元陣列CA1～CAn其中之一的位線BL之一，所述單元陣列CA1～CAn其中之一是通過垂直地址解碼器230來選擇的。
列解碼單位500的開關SW1～SWn可配置成選擇性地連接一列線COL與一位線BL，其中該列線COL由來自列地址解碼器250的輸出信號來選擇，而該位線BL是單元陣列CA1～CAn其中之一的位線，所述單元陣列CA1～CAn其中之一是根據垂直地址解碼器230的輸出所選擇的。
如圖8所示，可對單位單元C進行讀取/寫入操作，所述單位單元C處于由行解碼單位400所選擇的字線WL與由列解碼單位500所選擇的位線BL相交叉的區(qū)域中。
圖9是圖解圖1的第n層單元陣列CAn的布局截面示圖。
多個字線WL可在列方向上排列成平行于多個底字線BWL。多個位線BL可排列成垂直于字線WL。多個單位單元C可位于字線WL、底字線BWL和位線BL交叉的區(qū)域。
圖10是圖解圖9的第n層單元陣列CAn在平行于字線WL的方向(A)上的布局截面示圖。
第n層單元陣列CAn可包括在底字線10之上的多個絕緣層12以及在絕緣層12之上的多個P型溝道區(qū)14。多個鐵電層22可在P型溝道區(qū)14之上形成。多個字線24可平行于底字線10地形成于鐵電層22之上。結果，多個單元C連接在一條字線WL_1和一條底字線BWL_1之間。
圖11是圖解第n層單元陣列CAn在垂直于字線WL的方向(B)上的布局截面示圖。
在第n層單元陣列CAn中，絕緣層12可形成于底字線BWL_1、BWL_2以及BWL_3之上。包括P型漏極區(qū)16、P型溝道區(qū)14和P型源極區(qū)18的浮動溝道層20形成于絕緣層12之上。P型漏極區(qū)16、P型溝道區(qū)14和P型源極區(qū)18可串聯(lián)連接。更具體而言，P型源極區(qū)18和P型漏極區(qū)16連接在P型溝道區(qū)14的兩側。
P型漏極區(qū)16可用作相鄰單元的源極區(qū)，而P型源極區(qū)18可用作相鄰單元的漏極區(qū)。亦即，P型區(qū)16可用作相鄰于P型區(qū)16的兩個單元的公共漏極區(qū)及公共源極區(qū)。
漏極區(qū)16、源極區(qū)12以及浮動溝道層20的溝道區(qū)14可形成為P型。浮動溝道層20的半導體從由碳納米管、硅、鍺和有機半導體所組成的群組中選出。
鐵電層22可形成于浮動溝道層20的溝道區(qū)14之上，且字線WL_1、WL_2以及WL_3形成于鐵電層22之上。底字線10與字線24由相同的行地址解碼器(未示出)選擇性地驅動。
可利用浮動溝道層20的溝道電阻來讀取/寫入數據，這根據鐵電層22的極化狀態(tài)來區(qū)分。亦即，對于溝道區(qū)14，當鐵電層22的極性感應出正(+)電荷時，存儲單元C變成處于高電阻狀態(tài)，所以溝道被“關斷”。對于溝道區(qū)14，當鐵電層22的極性感應出負(-)電荷時，存儲單元C變成處于低電阻狀態(tài)，所以溝道被“接通”。
圖12是圖解圖1的單位塊單元陣列100的截面示圖。
如圖11所示，塊單位單元陣列100可包括多個多層單位單元陣列CA1～CAn，且由單元絕緣層26所分開。
盡管在與本發(fā)明一致的一實施例中浮動溝道層20可包括P型漏極區(qū)16、P型溝道區(qū)14以及P型源極區(qū)18，但是浮動溝道層20亦可包括N型漏極區(qū)16、N型溝道區(qū)14以及N型源極區(qū)12，如第13圖所示。
在一實施例中，如以下來解釋所述非易失性半導體存儲器件的高數據的讀取/寫入操作。
當寫入數據“1”時，接地電壓<GND>可被施加于底字線10，且負電壓<-V>可被施加于字線24。漏極區(qū)16和源極區(qū)18可配置成處于接地電壓<GND>狀態(tài)。
通過鐵電層22和絕緣層12之間的電容器的電壓分布，可將電壓施加于鐵電層22與浮動溝道層20的P型溝道區(qū)14之間。結果，根據鐵電層22的極性可在溝道區(qū)14中感應出正電荷，所以存儲單元C可具有低電阻狀態(tài)。因此，在寫入模式數據“1”被寫入所有存儲單元C中。
當讀取數據“1”時，接地電壓<GND>或者具有正值的讀取電壓<+Vrd>可被施加于底字線10。接地電壓<GND>可被施加于字線17。通過從底字線10施加的讀取電壓<+Vrd>，可在溝道區(qū)14的底部形成耗盡層。
因為可在溝道區(qū)14的頂部感應出正電荷，所以耗盡層不會形成于溝道區(qū)14的頂部。因此，溝道區(qū)14接通，以從源極區(qū)18到漏極區(qū)16地傳導電流。結果，在讀取模式可讀取存儲單元C中儲存的數據“1”。即使當在漏極區(qū)16和源極區(qū)18中產生微小電壓差時，溝道區(qū)14也會接通，從而流過大量的電流。
在一實施例中，如以下來解釋所述非易失性半導體存儲器件的低數據的讀取/寫入操作。
當寫入數據“0”時，負電壓<-V>可被施加于底字線10，且接地電壓<GND>可被施加于字線24。負電壓<-V>可被施加于漏極區(qū)16和源極區(qū)18。
在從字線24施加的正電壓<+V>與溝道區(qū)14的負電壓<-V>之間產生高電壓差。結果，根據鐵電層22的極性而在溝道區(qū)14中感應出負電荷，使得存儲單元C可具有高電阻狀態(tài)。
當讀取數據“0”時，接地電壓<GND>或者具有正值的讀取電壓<+Vrd>可被施加至底字線10。接地電壓<GND>可被施加至字線24。
通過從底字線10施加的讀取電壓<+Vrd>，在溝道區(qū)14的底部形成耗盡層。在溝道區(qū)14的頂部感應出負電荷，所以耗盡層形成于溝道區(qū)14的頂部。溝道區(qū)14的溝道被形成于溝道區(qū)14中的耗盡層所關斷，使得源極區(qū)18與漏極區(qū)16之間的電流路徑斷開。
即使當在漏極區(qū)16和源極區(qū)18之間產生微小電壓差時，溝道區(qū)14也關斷，從而流過少量的電流。因此，在讀取模式可讀取存儲單元C中儲存的數據“0”。
因為字線24和底字線10在讀取模式接地而無需對鐵電層22施加電壓應力，所以存儲單元C的數據保留特性得到改善。
如同上述，在根據本發(fā)明的一實施例的非易失性鐵電存儲器件內，非破壞性讀出(Non-Destructive Read Out，NDRO)系統(tǒng)可以防止單元數據在讀取模式被破壞。所述非易失性鐵電存儲器件改善了存儲單元的可靠性以及在納米級的鐵電單元的低電壓操作中的讀取操作速度。多個鐵電單位單元陣列排列在行和列方向上。此外，鐵電單位單元陣列被垂直地放置，以改善存儲單元的集成能力，從而減小非易失性鐵電存儲器件的整體尺寸。垂直放置的單位塊單元陣列被分成一組，且配置成執(zhí)行讀取/寫入操作，從而改善存儲單元的操作速度。垂直(Z)地址解碼器選擇單位塊單元陣列之一以有效地驅動單元陣列，從而改善單元的操作速度。
為說明目的而描述了與本發(fā)明一致的上述實施例。這不是要窮舉本發(fā)明或是將本發(fā)明限制于所公開的精確形式。應理解可根據以上啟示或是根據對本發(fā)明的實踐而進行修改和變化。因此，選定和描述所述實施例以便解釋本發(fā)明的原理及其實際應用，從而使本領域技術人員能夠以各種實施例以及以所構思的適用于特定用途的各種修改來利用本發(fā)明。
附圖中每個元件中的標號說明10 底字線12 絕緣層14 溝道區(qū)16 漏極區(qū)18 源極區(qū)20 浮動溝道層22 鐵電層24 字線26 單元絕緣層100 單位塊單元陣行200 行(X)地址寄存器210 行(X)地址解碼器220 垂直(Z)地址寄存器230 垂直(Z)地址解碼器240 列(Y)地址寄存器250 列(Y)地址解碼器260 組地址寄存器270 組地址解碼器300 地址寄存器310 行(X)地址鎖存器
320 行(X)地址解碼器330 垂直(Z)地址鎖存器340 垂直(Z)地址解碼器350 列(Y)地址鎖存器360 列(Y)地址解碼器370 組地址寄存器380 組地址解碼器400 行解碼單位500 感測放大器解碼單位
權利要求
1.一種非易失性半導體存儲器件，包括多個單位組單元陣列，所述單位組單元陣列具有多個單位塊單元陣列，所述單位塊單元陣列包括多個單元陣列層，所述單元陣列層具有排列在行和列方向上的多個單位單元，其中，所述單位塊單元陣列基于其各個單元陣列層的放置方向而排列在方向X，Y和Z上，且所述單位單元配置成分別執(zhí)行讀取/寫入操作。
2.根據權利要求
1的非易失性半導體存儲器件，其中，在讀取/寫入過程期間，所述單位塊單元陣列通過垂直地址來選擇所述單元陣列層之一。
3.根據權利要求
1的非易失性半導體存儲器件，其中，所述單位單元包括非易失性鐵電電容器。
4.根據權利要求
1的非易失性半導體存儲器件，其中，所述單位單元包括底字線；絕緣層，形成于所述底字線之上；浮動溝道層，形成于所述絕緣層之上，且保持在浮動狀態(tài)；鐵電層，形成于數據儲存于其中的所述浮動溝道層之上；以及字線，平行于所述底字線地形成于所述鐵電層之上，其中，對于所述浮動溝道層的溝道區(qū)，根據所述鐵電層的極性狀態(tài)而感應出可變電阻，從而讀取/寫入數據。
5.根據權利要求
4的非易失性半導體存儲器件，其中，所述浮動溝道層包括碳納米管、硅、鍺和有機半導體其中之一。
6.根據權利要求
4的非易失性半導體存儲器件，其中，所述浮動溝道層包括所述溝道區(qū)，形成于所述絕緣層之上且保持在浮動狀態(tài)；以及漏極區(qū)和源極區(qū)，連接在所述溝道區(qū)的兩側。
7.根據權利要求
6的非易失性半導體存儲器件，其中，所述溝道區(qū)、所述漏極區(qū)和所述源極區(qū)是P型。
8.根據權利要求
6的非易失性半導體存儲器件，其中，所述溝道區(qū)、所述漏極區(qū)和所述源極區(qū)是N型。
9.根據權利要求
1的非易失性半導體存儲器件，其中，所述單元陣列層包括多個底字線；絕緣層，形成于所述多個底字線之上；浮動溝道層，形成于所述絕緣層之上，且包括交替地串聯(lián)連接到所述多個溝道區(qū)的多個漏極和源極區(qū)；鐵電層，形成于所述浮動溝道層之上；以及多個字線，形成于所述鐵電層之上，以便連接到所述多個底字線，其中，對于所述浮動溝道層的溝道區(qū)，根據所述鐵電層的極性狀態(tài)而感應出不同電阻，從而讀取/寫入數據。
10.根據權利要求
9的非易失性半導體存儲器件，進一步包括單元絕緣層，所述單元絕緣層形成于所述單元陣列層之間，以便將所述單元陣列層彼此分開。
11.根據權利要求
9的非易失性半導體存儲器件，其中，所述溝道區(qū)、所述漏極區(qū)和所述源極區(qū)是P型。
12.根據權利要求
9的非易失性半導體存儲器件，其中，所述溝道區(qū)、所述漏極區(qū)和所述源極區(qū)是N型。
13.一種非易失性半導體存儲器件，包括單位組單元陣列，包括至少一單位塊單元陣列，所述單位塊單元陣列進一步包括第一單元陣列，包括多個第一單位單元，所述第一單位單元排列在行和列方向上；以及至少一個第二單元陣列，包括多個第二單位單元，所述第二單位單元排列在行和列方向上，所述第二單元陣列排列在相對于所述第一單元陣列的垂直方向上，其中，所述單位塊單元陣列包括根據垂直地址而從所述第一單元陣列和所述第二單元陣列中選擇的一個。
14.根據權利要求
13的非易失性半導體存儲器件，其中，所述單位塊單元陣列排列在方向X，Y和Z上，以便分別執(zhí)行讀取/寫入操作。
15.根據權利要求
13的非易失性半導體存儲器件，其中，所述單位單元包括非易失性鐵電電容器。
16.根據權利要求
13的非易失性半導體存儲器件，其中，所述單位單元包括底字線；絕緣層，形成于所述底字線之上；浮動溝道層，形成于所述絕緣層之上，且保持在浮動狀態(tài)；鐵電層，形成于數據儲存于其中的所述浮動溝道層之上；以及字線，平行于所述底字線地形成于所述鐵電層之上，其中，對于所述浮動溝道層的溝道區(qū)，根據所述鐵電層的極性狀態(tài)而感應出不同電阻，從而讀取/寫入數據。
17.根據權利要求
16的非易失性半導體存儲器件，其中，所述浮動溝道層包括碳納米管、硅、鍺和有機半導體其中之一。
18.根據權利要求
16的非易失性半導體存儲器件，其中，所述浮動溝道層包括溝道區(qū)，形成于所述絕緣層之上且保持在浮動狀態(tài)；以及漏極區(qū)和源極區(qū)，連接在所述溝道區(qū)的兩側。
19.根據權利要求
18的非易失性半導體存儲器件，其中，所述溝道區(qū)、所述漏極區(qū)和所述源極區(qū)是P型。
20.根據權利要求
18的非易失性半導體存儲器件，其中，所述溝道區(qū)、所述漏極區(qū)和所述源極區(qū)是N型。
21.根據權利要求
13的非易失性半導體存儲器件，其中，所述第一單元陣列和所述第二單元陣列包括多個底字線；絕緣層，形成于所述多個底字線之上；浮動溝道層，形成于所述絕緣層之上，且包括交替地串聯(lián)連接到所述多個溝道區(qū)的多個漏極和源極區(qū)；鐵電層，形成于所述浮動溝道層之上；以及多個字線，形成于所述鐵電層之上，以便連接到所述多個底字線，其中，對于所述浮動溝道層的溝道區(qū)，根據所述鐵電層的極性狀態(tài)而感應出不同電阻，從而讀取/寫入數據。
22.根據權利要求
21的非易失性半導體存儲器件，進一步包括單元絕緣層，所述單元絕緣層形成于所述第一單元陣列和所述第二單元陣列之間，以便將所述第一和第二單元陣列彼此分開。
23.根據權利要求
21的非易失性半導體存儲器件，其中，所述多個溝道區(qū)、所述多個漏極區(qū)和所述多個源極區(qū)是P型。
24.根據權利要求
21的非易失性半導體存儲器件，其中，所述多個溝道區(qū)、所述多個漏極區(qū)和所述多個源極區(qū)是N型。
25.一種非易失性半導體存儲器件，包括單位塊單元陣列，包括垂直放置于彼此之頂部上的多個單元陣列層，所述單元陣列層具有排列在行和列方向上的多個單位單元；行地址解碼器，配置成解碼行地址，以激勵選擇的所述單元陣列之一的字線；垂直地址解碼單位，配置成解碼對應于所述選擇的所述單元陣列之一的垂直地址，并且將所述行地址解碼器的輸出信號連接到所述選擇的單元陣列的字線；以及列地址解碼器，配置成解碼列地址，以激勵所述選擇的單元陣列之一的位線。
26.根據權利要求
25的非易失性半導體存儲器件，其中，多個單位組單元陣列包括多個單位塊單元陣列，所述多個單位塊單元陣列排列在方向X，Y和Z上，以便分別執(zhí)行讀取/寫入操作。
27.根據權利要求
25的非易失性半導體存儲器件，其中，所述垂直地址解碼單位包括垂直地址解碼器，配置成解碼所述垂直地址并且選擇所述多個單元陣列之一；以及行解碼單位，配置成將所述選擇的單元陣列的字線選擇性地連接到行線，所述行線提供來自所述行地址解碼器的輸出信號。
28.根據權利要求
27的非易失性半導體存儲器件，其中，所述行解碼單位包括多個開關，所述多個開關連接在所述行線和所述字線之間，每個配置成響應于來自所述垂直地址解碼器的輸出信號而開關。
29.根據權利要求
27的非易失性半導體存儲器件，其中，所述垂直地址解碼器進一步包括垂直地址寄存器，所述垂直地址寄存器配置成將所述垂直地址輸出到所述垂直地址解碼器。
30.根據權利要求
25的非易失性半導體存儲器件，進一步包括行地址寄存器，配置成將所述行地址輸出到所述行地址解碼器；以及列地址寄存器，配置成將所述列地址輸出到所述列地址解碼器。
31.根據權利要求
30的非易失性半導體存儲器件，其中，所述行地址、所述列地址、以及所述垂直地址從各個墊分別輸入。
32.根據權利要求
26的非易失性半導體存儲器件，進一步包括組地址寄存器，配置成輸出組地址；以及組地址解碼器，配置成解碼來自所述組地址寄存器的輸出信號，以選擇所述多個單位組單元陣列之一。
33.根據權利要求
32的非易失性半導體存儲器件，其中，所述組地址從一單獨的墊輸入。
34.根據權利要求
25的非易失性半導體存儲器件，進一步包括地址寄存器，配置成控制輸入地址，以輸出所述行地址、所述列地址和所述垂直地址；行地址鎖存器，配置成鎖存所述行地址；列地址鎖存器，配置成鎖存所述列地址；以及垂直地址鎖存器，配置成鎖存所述垂直地址。
35.根據權利要求
34的非易失性半導體存儲器件，其中，所述輸入地址通過一個公共墊而輸入。
36.根據權利要求
34的非易失性半導體存儲器件，其中，所述地址寄存器配置成通過分時復用系統(tǒng)來選擇性地輸出所述行地址、所述列地址及所述垂直地址之一。
37.根據權利要求
36的非易失性半導體存儲器件，其中，所述地址寄存器配置成對所述行地址和所述垂直地址，以及然后對所述列地址進行分時處理。
38.根據權利要求
36的非易失性半導體存儲器件，其中，所述地址寄存器配置成對所述行地址，以及然后對所述垂直地址和所述列地址進行分時處理。
39.一種非易失性半導體存儲器件，包括單位塊單元陣列，包括放置在垂直方向上的多個單元陣列層，每個具有排列在行和列方向上的多個單位單元；列地址解碼器，配置成解碼列地址，以激勵選擇的所述單元陣列層之一的位線；垂直地址解碼單位，配置成解碼所述選擇的單元陣列層的垂直地址，并且將所述列地址解碼器的輸出信號連接到所述選擇的單元陣列層的位線；以及行地址解碼器，配置成解碼行地址，以激勵所述選擇的單元陣列層的字線。
40.根據權利要求
39的非易失性半導體存儲器件，其中，所述單位塊單元陣列基于所述單元陣列層的放置方向而排列在方向X，Y和Z上，以便分別執(zhí)行讀取/寫入操作。
41.根據權利要求
39的非易失性半導體存儲器件，其中，所述垂直地址解碼單位包括垂直地址解碼器，配置成解碼所述垂直地址并且選擇所述多個單元陣列層之一；以及列解碼單位，配置成將所述選擇的單元陣列層的位線選擇性地連接到列線，所述列線是來自所述列地址解碼器的輸出信號。
42.根據權利要求
41的非易失性半導體存儲器件，其中，所述列解碼單位包括多個開關，所述多個開關連接在所述列線和所述位線之間，所述多個開關配置成響應于來自所述垂直地址解碼器的輸出信號而開關。
43.根據權利要求
41的非易失性半導體存儲器件，其中，所述垂直地址解碼器進一步包括垂直地址寄存器，所述垂直地址寄存器配置成將所述垂直地址輸出到所述垂直地址解碼器。
44.根據權利要求
39的非易失性半導體存儲器件，進一步包括行地址寄存器，配置成將所述行地址輸出到所述行地址解碼器；以及列地址寄存器，配置成將所述列地址輸出到所述列地址解碼器。
45.根據權利要求
44的非易失性半導體存儲器件，其中，所述行地址、所述列地址以及所述垂直地址從各個墊分別輸入。
46.根據權利要求
39的非易失性半導體存儲器件，進一步包括組地址寄存器，配置成輸出組地址；以及組地址解碼器，配置成解碼來自所述組地址寄存器的輸出信號，以選擇所述多個單位組單元陣列之一。
47.根據權利要求
46的非易失性半導體存儲器件，其中，所述組地址從單獨的墊輸入。
48.根據權利要求
39的非易失性半導體存儲器件，進一步包括地址寄存器，配置成控制輸入地址，以輸出所述行地址、所述列地址和所述垂直地址；行地址鎖存器，配置成鎖存所述行地址；列地址鎖存器，配置成鎖存所述列地址；以及垂直地址鎖存器，配置成鎖存所述垂直地址。
49.根據權利要求
48的非易失性半導體存儲器件，其中，所述輸入地址通過一個公共墊而輸入。
50.根據權利要求
48的非易失性半導體存儲器件，其中，所述地址寄存器配置成通過分時復用系統(tǒng)來選擇性地輸出所述行地址、所述列地址及所述垂直地址之一。
51.根據權利要求
50的非易失性半導體存儲器件，其中，所述地址寄存器配置成對所述行地址和所述垂直地址，以及然后對所述列地址進行分時處理。
52.根據權利要求
50的非易失性半導體存儲器件，其中，所述地址寄存器配置成對所述行地址，以及然后對所述垂直地址和所述列地址進列分時復用處理。
專利摘要
一種非易失性半導體存儲器件，包括三維單元陣列以減小芯片尺寸。單元陣列，每個都具有排列在行及列方向上的單位單元，包括多層單位塊單元陣列?；趩卧嚵械姆胖梅较颍瑔挝唤M單元陣列包括以給定群組排列在方向X、Y和Z上的單位塊單元陣列。多個單位組單元陣列配置成分別執(zhí)行讀取/寫入操作。
文檔編號H01L27/115GK1992077SQ200610170466
公開日2007年7月4日 申請日期2006年12月29日
發(fā)明者姜熙福 申請人:海力士半導體有限公司導出引文BiBTeX, EndNote, RefMan