優(yōu)先權(quán)申請

本申請案主張2015年2月23日申請的名為“用于采用p型場效應晶體管(pfet)寫入端口的存儲器位胞元的寫入輔助電路和相關系統(tǒng)及方法(write-assistcircuitsformemorybitcellsemployingap-typefield-effecttransistor(pfet)writeport(s),andrelatedsystemsandmethods)”的美國臨時專利申請案第62/119,763號的優(yōu)先權(quán)，所述申請案以全文引用的方式并入本文中。

本申請案還主張2015年9月23日申請的名為“用于采用p型場效應晶體管(pfet)寫入端口的存儲器位胞元的負電源軌正升壓寫入輔助電路和相關系統(tǒng)及方法(negativesupplyrailpositiveboostwrite-assistcircuitsformemorybitcellsemployingap-typefield-effecttransistor(pfet)writeport(s),andrelatedsystemsandmethods)”的美國專利申請案第14/862,636號的優(yōu)先權(quán)，所述申請案以全文引用的方式并入本文中。

本發(fā)明的技術(shù)大體上涉及將可尋址靜態(tài)存儲器位胞元用于讀取及寫入數(shù)據(jù)的存儲器系統(tǒng)，且更確切地說，涉及用于在向位胞元寫入時緩解寫入爭用狀況的寫入輔助電路。

背景技術(shù)：

電源電壓(即，vdd)縮放是用于跨越所有市場細分(范圍從芯片上系統(tǒng)(soc)中的小型嵌入核心到大型多核心服務器)最大化處理器能效的有效技術(shù)。當減小基于處理器的系統(tǒng)中的電源電壓以節(jié)約電力時，對參數(shù)變化的電路延遲靈敏度放大，最終引起電路故障。這些電路故障限制基于處理器的系統(tǒng)的最小工作電源電壓和最大能效。在當前基于處理器的系統(tǒng)設計中，靜態(tài)隨機存取存儲器(sram)高速緩存和/或寄存器組可限制最小工作電源電壓。sram高速緩存和寄存器堆位胞元采用接近最小大小的晶體管來最大化容量。由于不相關參數(shù)變化(例如，隨機摻雜物波動、線邊緣粗糙度)與晶體管柵極區(qū)域的平方根成反比，對于讀取、寫入及保持數(shù)據(jù)來說存儲器位胞元最小工作電壓存在廣泛差異。

就這點來說，圖1是采用存儲器位胞元102(0)(0)到102(m)(n)(“位胞元102(0)(0)到102(m)(n)”)來將數(shù)據(jù)存儲到數(shù)據(jù)陣列104中的示范性sram系統(tǒng)100的示意圖。數(shù)據(jù)陣列104被組織為具有支持“n+1”位寬數(shù)據(jù)字的位胞元102的‘n+1’個位胞元列和‘m+1’個位胞元行。將位線驅(qū)動器112(0)至112(n)提供給每一位胞元列0到n來驅(qū)動選定的位線114(0)至114(n)和補數(shù)位線(bitline_b)114'(0)至114'(n)以用于讀取和寫入操作。為數(shù)據(jù)陣列104中的每一位胞元行0到m提供字線驅(qū)動器108(0)到108(m)，以基于從指示待選擇的位胞元行0到m的存儲器地址解碼的索引(0)到索引(m)來控制對在給定位胞元行0到m中的經(jīng)尋址位胞元102()(0)至102()(n)的存取。時鐘信號(clk)110控制對已激活字線106(0)到106(m)存取選定的位胞元行0到m中的位胞元102()(0)到102()(n)的一行進行斷言的時序。在寫入操作中，將待寫入的數(shù)據(jù)位0到n提供給相應位線驅(qū)動器112(0)到112(n)，以將所接收數(shù)據(jù)位0到n和其補數(shù)數(shù)據(jù)位分別驅(qū)動到位線114(0)到114(n)和補數(shù)位線114'(0)到114'(n)上。用于選定的位胞元行0到m的字線驅(qū)動器108(0)到108(m)經(jīng)激活以選擇待寫入的存儲器位胞元102()(0)到102()(n)。將分別在位線114(0)到114(n)和補數(shù)位線114'(0)到114'(n)上斷言的數(shù)據(jù)位0到n寫入到選定的存儲器位胞元102()(0)到102()(n)中。

圖2是圖1中的sram系統(tǒng)100中的位胞元102的電路圖。在此實例中，位胞元102是標準的六(6)晶體管(6-t)靜態(tài)補數(shù)存儲器位胞元。位胞元102包括兩個(2)通過電壓(vdd)供電的交叉耦合的反相器120(0)、120(1)。交叉耦合的反相器120(0)、120(1)彼此加強以在相應真實存儲節(jié)點(t)122和補數(shù)存儲節(jié)點(c)122'上以電壓形式保持數(shù)據(jù)。每一反相器120(0)、120(1)由串聯(lián)耦合到相應下拉n型場效應晶體管(nfet)126(0)、126(1)的相應上拉p型場效應晶體管(pfet)124(0)、124(1)組成。nfet存取晶體管128(0)、128(1)耦合到相應反相器120(0)、120(1)，以將相應讀取/寫入端口130(0)、130(1)提供到位胞元102。在讀取操作中，位線114和補數(shù)位線114'被預充電到電壓(vdd)。接著，耦合到nfet存取晶體管128(0)、128(1)的柵極(g)的字線106經(jīng)斷言來評估真實存儲節(jié)點122和補數(shù)存儲節(jié)點122'上的差分電壓以讀取位胞元102。如果邏輯高電壓電平(即，‘1’)存儲于真實節(jié)點122處(t＝1)，且邏輯低電壓電平(即，‘0’)存儲于補數(shù)節(jié)點122'處(c＝0)，那么對字線106的斷言將致使nfet存取晶體管128(1)將補數(shù)位線114'上的經(jīng)預充電電壓放電到補數(shù)節(jié)點122'，且通過nfet126(1)放電到地面。然而，如果nfet存取晶體管128(1)是比pfet124(1)更快的裝置，那么在補數(shù)位線114'上的預充電電壓的放電會致使電荷積聚在補數(shù)存儲節(jié)點122'上，這會致使反相器120(0)在真實存儲節(jié)點122上從邏輯‘1’到邏輯‘0’倒裝電壓，其可致使針對位胞元102的隨后讀取操作傳回錯誤數(shù)據(jù)。這被稱為讀取干擾狀況。

為了緩解或避免在圖2中的位胞元102中出現(xiàn)讀取干擾狀況，可弱化nfet存取晶體管128(0)、128(1)，并且強化反相器120(0)、120(1)中的pfet124(0)、124(1)。然而，這會在位胞元102中致使寫入爭用問題。圖3是說明圖2中的位胞元102中的反相器120(0)中的nfet存取晶體管128(0)與pfet124(0)之間的寫入爭用的電路圖。舉例來說，在寫入操作期間，如果邏輯‘1’存儲在真實存儲節(jié)點122中(t＝1)(且邏輯‘0’是存儲在補數(shù)存儲節(jié)點122'中(c＝0))，且放置在位線114上的待寫入真實存儲節(jié)點122的數(shù)據(jù)是邏輯‘0’，那么nfet存取晶體管128(0)將真實存儲節(jié)點122放電到位線114以將邏輯‘0’寫入到真實存儲節(jié)點122。nfet存取晶體管128(0)能夠傳遞強邏輯‘0’。然而，存儲在補數(shù)存儲節(jié)點122'中的邏輯‘0’可致使加強pfet124(0)克服nfet存取晶體管128(0)的驅(qū)動強度以將真實存儲節(jié)點122充電到電壓(vdd)(即，邏輯‘1’)，由此致使在真實存儲節(jié)點122上的寫入爭用。

技術(shù)實現(xiàn)要素：

本發(fā)明的方面涉及用于采用p型場效應管(pfet)寫入端口的存儲器位胞元(“位胞元”)的寫入輔助電路。還公開了相關的方法及系統(tǒng)。所述位胞元提供于基于處理器的系統(tǒng)中的存儲器系統(tǒng)的數(shù)據(jù)陣列中以存儲數(shù)據(jù)。已觀察到，隨著節(jié)點技術(shù)的大小按比例縮小，pfet驅(qū)動電流(即，驅(qū)動強度)超出用于類似尺寸的fet的n型場效應晶體管nfet驅(qū)動電流。這是由于fet制造中引入應變硅，從而減小了電荷載流子的有效質(zhì)量。寫入端口是位胞元中的性能關鍵元件。就這點來說，在一個方面中，相對于nfet寫入端口，需要提供具有pfet寫入端口的位胞元來減少到所述位胞元的存儲器寫入時間，且由此改進存儲器性能。為緩解在將數(shù)據(jù)寫入到位胞元時原本可發(fā)生的寫入爭用，為具有pfet寫入端口的位胞元提供寫入輔助電路。通過緩解或避免位胞元中的寫入爭用問題，可減小為用于操作和數(shù)據(jù)保持的位胞元提供最小電壓的電壓源來減少功率消耗并且提高處理器能效。

就這點來說，在一個方面中，提供一種存儲器系統(tǒng)。存儲器系統(tǒng)包括被配置成響應于寫入操作將數(shù)據(jù)存儲在存儲電路中的存儲器位胞元。存儲器位胞元包括存儲電路。存儲電路包括正電源軌和負電源軌。存儲電路還包括一或多個反相器，所述一或多個反相器各自包括耦合到正電源軌的上拉pfet和耦合到負電源軌的下拉n型fet(nfet)。存儲器位胞元還包括一或多個pfet存取晶體管，所述一或多個pfet存取晶體管耦合到存儲電路且被配置成響應于寫入操作中的字線的激活將數(shù)據(jù)從至少一條位線傳遞到存儲電路。存儲器系統(tǒng)還包括耦合到一或多個反相器當中的至少一個反相器的負電源軌的負電源軌正升壓電路。負電源軌正升壓電路被配置成響應于寫入操作正升壓負電源軌上的電壓以減弱存儲電路中的一或多個反相器中的下拉nfet。

在另一方面，提供一種存儲器系統(tǒng)。存儲器系統(tǒng)包括一種用于響應于寫入操作將數(shù)據(jù)存儲在存儲電路中的裝置。用于存儲數(shù)據(jù)的裝置包括用于提供正電壓源的裝置和用于提供負電壓源的裝置。用于存儲數(shù)據(jù)的裝置還包括耦合到用于提供正電壓源的裝置的至少一個上拉pfet和耦合到用于提供負電壓源的裝置的至少一個下拉nfet。用于存儲數(shù)據(jù)的裝置還包括一或多個pfet存取晶體管，所述一或多個pfet存取晶體管耦合到用于存儲數(shù)據(jù)的裝置，被配置成響應于寫入操作中的字線的激活將數(shù)據(jù)從至少一條位線傳遞到用于存儲數(shù)據(jù)的裝置。存儲器系統(tǒng)還包括耦合到用于提供負電壓源的裝置的裝置，所述裝置用于響應寫入操作正升壓用于提供負電壓源的裝置上的電壓從而減弱用于存儲數(shù)據(jù)的裝置中的至少一個下拉nfet。

在另一方面中，提供一種將數(shù)據(jù)寫入到存儲器位胞元的方法。方法包括響應于寫入操作為耦合到具有數(shù)據(jù)的存儲器位胞元中的一或多個pfet存取晶體管的存取節(jié)點的至少一條位線充電。存儲器位胞元進一步包括存儲電路。存儲電路包括正電源軌和負電源軌。存儲電路還包括一或多個反相器，所述一或多個反相器各自包括耦合到正電源軌的上拉pfet和耦合到負電源軌的下拉nfet存儲電路還包括一或多個pfet存取晶體管，所述一或多個pfet存取晶體管耦合到存儲電路且被配置成響應于寫入操作中的字線的激活將數(shù)據(jù)從至少一個位線傳遞到存儲電路。方法還包括響應于寫入操作激活耦合到存儲電路的一或多個pfet存取晶體管的柵極的字線來將數(shù)據(jù)從存取節(jié)點傳送到存儲電路。方法還包括響應于寫入操作正升壓負電源軌上的電壓以減弱存儲電路中的一或多個反相器中的下拉nfet。

在另一方面中，提供一種其上存儲有用于集成電路(ic)的計算機數(shù)據(jù)的非暫時性計算機可讀媒體。集成電路包括存儲器系統(tǒng)。存儲器系統(tǒng)包括被配置成響應于寫入操作將數(shù)據(jù)存儲在存儲電路中的存儲器位胞元。存儲器位胞元包括存儲電路，所述存儲電路包括正電源軌和負電源軌，和一或多個反相器，所述一或多個反相器各自包括耦合到正電源軌的上拉pfet和耦合到負電源軌的下拉n型fet(nfet)。存儲器位胞元還包括一或多個pfet存取晶體管，所述一或多個pfet存取晶體管耦合到存儲電路且被配置成響應于寫入操作中的字線的激活將數(shù)據(jù)從至少一條位線傳遞到存儲電路。存儲器系統(tǒng)還包括耦合到一或多個反相器當中的至少一個反相器的負電源軌的負電源軌正升壓電路，所述負電源軌正升壓電路被配置成響應于寫入操作正升壓負電源軌上的電壓從而減弱存儲電路中的一或多個反相器中的下拉nfet。

附圖說明

圖1是采用靜態(tài)隨機存取存儲器(sram)系統(tǒng)的示范性基于處理器的存儲器系統(tǒng)的示意圖，所述靜態(tài)隨機存取存儲器系統(tǒng)包括用于存儲數(shù)據(jù)的按行和列組織的靜態(tài)存儲器位胞元的數(shù)據(jù)陣列；

圖2是說明可用于圖1中的sram系統(tǒng)中的數(shù)據(jù)陣列中的標準六(6)晶體管(6-t)靜態(tài)補數(shù)存儲器位胞元中的讀取干擾狀況的電路圖；

圖3是說明可用于圖1中的sram系統(tǒng)中的數(shù)據(jù)陣列中的標準6-t靜態(tài)補數(shù)存儲器位胞元中的n型場效應晶體管(nfet)存取晶體管與反相器p型場效應晶體管(pfet)之間的寫入爭用的電路圖；

圖4是說明隨技術(shù)節(jié)點大小變化的nfet和pfet技術(shù)的相對飽和漏極電流(idsat)的曲線圖；

圖5是采用sram系統(tǒng)的示范性基于處理器的存儲器系統(tǒng)的示意圖，所述sram系統(tǒng)包括采用pfet寫入端口的靜態(tài)存儲器位胞元的數(shù)據(jù)陣列；

圖6a是說明在采用圖5中的sram系統(tǒng)中的數(shù)據(jù)陣列中的pfet寫入端口的標準6-t靜態(tài)補數(shù)位胞元中的示范性寫入狀況的電路圖；

圖6b是說明用于為圖6a中的包含pfet存取晶體管的存儲器位胞元提供寫入輔助以響應于寫入操作避免寫入爭用且輔助將數(shù)據(jù)傳送到位胞元中的存儲電路中的示范性過程的流程圖；

圖7說明示范性寫入輔助電路，其包含提供于字線驅(qū)動器中的字線負升壓電路，所述字線負升壓電路負升壓圖5中的存儲器位胞元的字線以響應于寫入操作加強存儲器位胞元中的pfet存取晶體管從而避免寫入爭用；

圖8說明另一示范性寫入輔助電路，其包含提供于字線驅(qū)動器中以負升壓圖5中的位胞元的字線的字線負升壓電路，當寫入輔助電路停用時其另外包含充電路徑選擇電路，所述充電路徑選擇電路在無所需充電建立時間及字線上的減少電容的情況下建立負升壓充電，從而響應于寫入操作來加強位胞元中的pfet存取晶體管以使寫入爭用最小化；

圖9說明示范性寫入輔助電路，其包含提供于位線驅(qū)動器中的位線正升壓電路，所述位線正升壓電路正升壓圖5中的位胞元的位線以響應于寫入操作加強存儲器位胞元中的pfet存取晶體管從而避免寫入爭用；

圖10說明另一示范性寫入輔助電路，其包含提供于位線驅(qū)動器中的位線正升壓電路，所述位線正升壓電路正升壓圖5中的位胞元的位線以響應于寫入操作而加強存儲器位胞元中的pfet存取晶體管從而避免寫入爭用；

圖11說明包含示范性負電源軌正升壓電路的示范性寫入輔助電路，所述示范性負電源軌正升壓電路被配置成響應于寫入操作將圖5中的位胞元中的交叉耦合的反相器中的nfet減弱至比位胞元中的pfet存取晶體管更弱以避免寫入爭用；

圖12說明包含另一示范性負電源軌正升壓電路的另一示范性寫入輔助電路，所述示范性負電源軌正升壓電路被配置成響應于寫入操作將圖5中的位胞元中的交叉耦合的反相器中nfet減弱至比位胞元中的pfet存取晶體管更弱以避免寫入爭用；及

圖13是可包含采用用于具有pfet寫入端口的存儲器位胞元的寫入輔助電路的存儲器系統(tǒng)且根據(jù)本文中所公開方面中的任一個的示范性基于處理器的系統(tǒng)的框圖。

具體實施方式

現(xiàn)參考各圖，描述本發(fā)明的數(shù)個示范性方面。單詞“示范性”在本文中用于意指“充當實例、例子或說明”。本文中描述為“示范性”的任何方面不必解釋為比其它方面優(yōu)選或有利。

所述存儲器位胞元提供于基于處理器的系統(tǒng)中的存儲器系統(tǒng)的數(shù)據(jù)陣列中以存儲數(shù)據(jù)。如圖4中的曲線圖400中所展示，已觀察到，隨著節(jié)點技術(shù)的大小按比例縮小，p型場效應晶體管(pfet)驅(qū)動電流(即，驅(qū)動強度)超出用于類似標定尺寸fet的n型場效應晶體管(nfet)驅(qū)動電流。這是由于fet制造中引入應變硅，從而減小了電荷載流子的有效質(zhì)量。如圖4中所說明，在x軸402上以納米(nm)為單位提供技術(shù)節(jié)點大小。在y軸404上提供nfet的飽和漏極電流(idsat,n)與pfet的飽和漏極電流的比(idsat,n/idsat,p)。在比率線406上展示隨技術(shù)節(jié)點大小(以nm為單位)變化的idsat,n與idsat,p的比。如由圖4中的比率線406所展示，相比于類似尺寸的nfet，pfet驅(qū)動強度隨技術(shù)節(jié)點大小的減小而增大。在點408處，比率線406越過nfet驅(qū)動強度與pfet驅(qū)動強度的1.0的比。因此，在此實例中，pfet的驅(qū)動強度大于類似尺寸的nfet的驅(qū)動強度。

就這點來說，如下文更詳細論述，本文中所公開的方面涉及用于采用p型場效應晶體管(pfet)寫入端口的存儲器位胞元(“位胞元”)的寫入輔助電路。寫入端口可以是位胞元中的性能關鍵元件。就這點來說，在一個方面中，相對于nfet寫入端口，需要提供具有pfet寫入端口的位胞元來增加到所述位胞元的存儲器寫入時間，且由此改進存儲器性能。如下文的飽和驅(qū)動電流(idsat)方程式中所展示，電荷載流子有效遷移率的提高引起驅(qū)動電流(id)的增大。

id＝1/2μcoxw/l(vgs-vth)²

其中：

‘μ’是電荷載流子有效遷移率，

‘w’是柵極寬度，

‘l’是柵極長度，

‘cox’是氧化物層的電容；

‘vgs’是柵極到源極電壓，及

‘vth’是閾值電壓。

就這點來說，在一個方面中，相對于nfet寫入端口，需要提供具有pfet寫入端口的位胞元來減少到所述位胞元的存儲器寫入時間，且由此改進存儲器性能。為緩解在將數(shù)據(jù)寫入到位胞元時原本可發(fā)生的寫入爭用，為具有pfet寫入端口的位胞元提供寫入輔助電路。通過緩解或避免位胞元中的寫入爭用問題，可減小為用于操作和數(shù)據(jù)保持的位胞元提供最小電壓的電壓源來減少功率消耗并且提高處理器能效。

就這點來說，圖5是采用pfet寫入端口位胞元502(0)(0)到502(m)(n)(在本文中還被稱作“存儲器位胞元502(0)(0)到502(m)(n)”)的示范性sram系統(tǒng)500的示意圖。pfet寫入端口存儲器位胞元是各自具有一或多個pfet寫入端口的位胞元。如上文所論述，如果位胞元502(0)(0)到502(m)(n)的技術(shù)節(jié)點按比例足夠縮小，那么位胞元502(0)(0)到502(m)(n)將比采用nfet寫入端口的類似位胞元更快地執(zhí)行寫入操作。位胞元502(0)(0)到502(m)(n)被配置成將數(shù)據(jù)存儲于數(shù)據(jù)陣列504中。作為非限制性實例，所述位胞元502(0)(0)到502(m)(n)可以是標準六(6)晶體管(6-t)或是八晶體管(8-t)靜態(tài)補數(shù)存儲器位胞元。數(shù)據(jù)陣列504被組織為具有支持‘n+1’位寬數(shù)據(jù)字的位胞元502的‘n+1’個位胞元列和‘m+1’個位胞元行。對于數(shù)據(jù)陣列504中的任何給定位胞元行0到m，數(shù)據(jù)陣列504的每一位胞元列0到n包含其中存儲有單個數(shù)據(jù)值或位的存儲器位胞元502。

繼續(xù)參看圖5，通過對應于每一位胞元行0到m的相應字線506(0)到506(m)來控制針對位胞元502(0)(0)到502(m)(n)的寫入操作。基于作為在存儲器寫入操作中解碼指示待寫入的位胞元行0到m的存儲器地址的結(jié)果產(chǎn)生的字線啟用信號(wl_enb)507(0)到507(m)，對給定位胞元行0到m中的位胞元502()(0)到502()(n)執(zhí)行存儲器寫入操作。字線啟用信號507(0)到507(m)可充當指示寫入操作的字線啟用信號。為數(shù)據(jù)陣列504中的每一位胞元行0到m提供字線驅(qū)動器508(0)到508(m)，以基于所接收的相應字線啟用信號(wl_enb)507(0)到507(m)控制對給定位胞元行0到m中的經(jīng)尋址位胞元502()(0)到502()(n)的寫入。因此，在此實例中，一次僅激活一個字線驅(qū)動器508(0)到508(m)。響應于寫入操作，寫入時鐘信號(write_clk)510控制對已激活字線506(0)到506(m)匯編選定的位胞元行0到m中的位胞元502()(0)到502()(n)的數(shù)據(jù)進行斷言的時序。

繼續(xù)參看圖5，為sram系統(tǒng)500中的每一位胞元列0到n提供位線驅(qū)動器512(0)到512(n)來將數(shù)據(jù)寫入到選定的位胞元行0到m中的位胞元502()(0)到502()(n)中。就這點來說，因為位胞元502(0)(0)到502(m)(n)采用補數(shù)位線架構(gòu)，所以位線驅(qū)動器512(0)到512(n)驅(qū)動位線514(0)到514(n)和補數(shù)位線(bitline_b)514'(0)-514'(n)。

在寫入操作中，將待寫入的數(shù)據(jù)位0到n提供給相應位線驅(qū)動器512(0)到512(n)以將所接收數(shù)據(jù)位0到n及其補數(shù)數(shù)據(jù)位分別驅(qū)動到位線514(0)到514(n)和補數(shù)位線514'(0)到514'(n)上。用于選定的位胞元行0到m的字線驅(qū)動器508(0)到508(m)經(jīng)激活以選擇待寫入的存儲器位胞元502()(0)到502()(n)。將分別在位線514(0)到514(n)和補數(shù)位線514'(0)到514'(n)上斷言的數(shù)據(jù)位0到n寫入到選定的存儲器位胞元502()(0)到502()(n)中。

在讀取操作中，在預放電階段期間，位線驅(qū)動器512(0)到512(n)預放電位線514(0)到514(n)和補數(shù)位線514'(0)到514'(n)。用于選定的位胞元行0到m的字線驅(qū)動器508(0)到508(m)致使存儲于選定的位胞元502()(0)到502()(n)中的數(shù)據(jù)斷言于位線514(0)到514(n)和互補位線514'(0)到514'(n)上，從而由提供于每一位胞元列0到n中的感測放大器516(0)到516(n)感測到。感測放大器516(0)到516(n)將讀取數(shù)據(jù)位從選定位胞元502()(0)到502()(n)提供到相應數(shù)據(jù)輸出線518(0)到518(n)上。

圖6a是說明采用圖5中的sram系統(tǒng)500中的數(shù)據(jù)陣列504中的pfet讀取/寫入端口的pfet寫入端口位胞元502中的寫入爭用狀況的電路圖。pfet寫入端口位胞元502包括此實例中由通過電壓(vdd)供電的兩個(2)交叉耦合的反相器520(0)、520(1)組成的存儲電路501。真實存儲節(jié)點(t)522和補數(shù)存儲節(jié)點(c)522'分別保持呈相應真實存儲節(jié)點(t)522和補數(shù)存儲節(jié)點(c)522'上的電壓的形式的數(shù)據(jù)532(即，電荷)和補數(shù)數(shù)據(jù)532'(即，數(shù)據(jù)532的補數(shù)電荷)。每一反相器520(0)、520(1)由串聯(lián)耦合到相應下拉nfet526(0)、526(1)的相應上拉pfet524(0)、524(1)組成。pfet存取晶體管528(0)、528(1)耦合到相應反相器520(0)、520(1)，以將相應pfet讀取/寫入端口530(0)、530(1)提供到pfet寫入端口位胞元502，而不是提供nfet存取晶體管。在讀取操作中，位線514和補數(shù)位線514'預充電到電壓(vdd)。隨后，耦合到pfet存取晶體管528(0)、528(1)的柵極節(jié)點(g)(在本文中還被稱作“柵極”)的字線(wl)506經(jīng)斷言以評估真實存儲節(jié)點522和補數(shù)存儲節(jié)點522'上的差分電壓以讀取pfet寫入端口位胞元502。

圖6b是說明示范性過程600的流程圖，所述示范性過程響應于寫入操作為包含圖6a中的pfet存取晶體管528(0)、528(1)的存儲器位胞元502提供寫入輔助以避免寫入爭用且輔助將數(shù)據(jù)532和/或補數(shù)數(shù)據(jù)532'傳送到存儲電路501中。將結(jié)合圖6a論述圖6b中的過程600。

就這點來說，在寫入操作中，位線514和補數(shù)位線514'經(jīng)預設成所需電壓電平以表示分別作為數(shù)據(jù)532和補數(shù)數(shù)據(jù)532'待寫入到存儲電路501的邏輯值(圖6b中的框602)。舉例來說，假定在寫入操作之前，邏輯‘1’存儲在真實存儲節(jié)點522中(即，t＝1)(且邏輯‘0’存儲在補數(shù)存儲節(jié)點522'中(即，c＝0))。假定待從位線514寫入到真實存儲節(jié)點522的數(shù)據(jù)532是邏輯‘0’。就這點來說，邏輯‘1’放置于補數(shù)位線514'上以作為補數(shù)數(shù)據(jù)532'寫入到補數(shù)存儲節(jié)點522'。當字線506經(jīng)激活以將低電壓(例如，gnd電壓)提供到pfet存取晶體管528(0)的柵極(g)時，pfet存取晶體管528(0)將基于柵極(g)到源極(s)電壓(vgs)得以激活。pfet存取晶體管528(0)將數(shù)據(jù)532從耦合到其存取節(jié)點534(0)的位線514傳遞到真實存儲節(jié)點522，以從位線514為具有邏輯‘0’(即，更低電壓)的真實存儲節(jié)點522'充電(圖6b中的框604)。并且，當字線506經(jīng)激活以將低電壓(例如，gnd電壓)提供到pfet存取晶體管528(1)的柵極(g)時，pfet存取晶體管528(1)將補數(shù)數(shù)據(jù)532'從其存取節(jié)點534(1)傳遞到補數(shù)存儲節(jié)點522'，以從補數(shù)位線514'為具有邏輯‘1’(即，更高電壓)的補數(shù)存儲節(jié)點522'充電(圖6b中的框604)。pfet存取晶體管528(1)能夠傳遞強邏輯‘1’。然而，同時，下拉nfet526(1)試圖將真實存儲節(jié)點522放電到gnd。這是因為pfet存取晶體管528(0)不能將強邏輯‘0’傳遞到真實存儲節(jié)點522以斷開下拉nfet526(1)。其結(jié)果是將部分地接通下拉nfet526(1)。這致使待處于寫入爭用中的pfet存取晶體管528(1)和下拉nfet526(1)從補數(shù)位線514'或gnd將電壓寫入到補數(shù)存儲節(jié)點522'。

為緩解或避免在圖6a中的pfet寫入端口位胞元502中發(fā)生寫入爭用，可加強pfet存取晶體管528(0)、528(1)來增加其柵極(g)到源極(s)電壓(vgs)和/或可減弱反相器520(0)、520(1)中的下拉nfet526(0)、526(1)(圖6b中的框606)。就這點來說，寫入輔助電路可經(jīng)提供用于采用包含圖5中sram系統(tǒng)500中的位胞元502的pfet寫入端口的位胞元。存在本文中所公開的可經(jīng)提供用于存儲器位胞元502響應于寫入操作在不產(chǎn)生讀取干擾狀況的情況下緩解或避免寫入爭用的不同示范性寫入輔助電路。以此方式，隨著存儲器位胞元502的技術(shù)節(jié)點按比例縮小，可實現(xiàn)采用pfet寫入端口530(0)、530(1)的存儲器位胞元502中的更快讀取時間的益處，同時緩解或避免寫入爭用狀況。通過緩解或避免存儲器位胞元502中的寫入爭用，可減小為用于操作和數(shù)據(jù)保持的存儲器位胞元502提供最小電壓(vdd)的電壓源來減少sram系統(tǒng)500中的功率消耗。

就這點來說，作為另一實例，為緩解或避免pfet寫入端口位胞元502中的寫入爭用，可采用寫入輔助電路，所述寫入輔助電路采用被配置成響應于pfet寫入端口位胞元502上的寫入操作而負升壓字線506的電壓的負字線升壓電路(圖6b中的框606a)。在下文所論述的圖7和8中展示包含將負字線升壓電路用于pfet寫入端口位胞元的寫入輔助電路的存儲器系統(tǒng)的實例。

并且，作為緩解或避免pfet寫入端口位胞元502中的寫入爭用的另一實例，可采用寫入輔助電路，所述寫入輔助電路采用被配置成響應于pfet寫入端口位胞元502上的寫入操作而正升壓位線514的電壓的正位線升壓電路(圖6b中的框606b)。在下文所論述的圖9和10中展示包含將正字線升壓電路用于pfet寫入端口位胞元的寫入輔助電路的存儲器系統(tǒng)的實例。

并且，作為緩解或避免pfet寫入端口位胞元502中的寫入爭用的另一實例，可采用寫入輔助電路，所述寫入輔助電路采用被配置成響應于寫入操作減弱pfet寫入端口位胞元502的存儲電路501中的nfet下拉晶體管的負電源軌正升壓電路(圖6b中的框606c)。在下文所論述的圖11和12中展示包含將負電源軌正升壓電路用于pfet寫入端口位胞元的寫入輔助電路的存儲器系統(tǒng)的實例。

如上文所論述，為緩解或避免寫入端口位胞元502中的寫入爭用，可響應于寫入操作加強pfet存取晶體管528(0)、528(1)，使得不通過相應下拉nfet526(0)或526(1)將真實存儲節(jié)點522或補數(shù)存儲節(jié)點522'放電到gnd。就這點來說，圖7說明示范性字線驅(qū)動器508a，其包含呈示范性字線負升壓電路702形式的響應于寫入操作加強pfet存取晶體管528(0)、528(1)的寫入輔助電路700。此實例中的字線負升壓電路702被配置成響應于寫入操作負升壓字線506上的電壓來增加pfet存取晶體管528(0)、528(1)的柵極到源極電壓(vgs)，且由此加強pfet存取晶體管528(0)、528(1)。這響應于寫入操作緩解或避免pfet存取晶體管528(0)、528(1)與相應下拉nfet526(0)、526(1)之間的寫入爭用。以此方式，在寫入操作期間，當將邏輯‘1’寫入到真實存儲節(jié)點522或補數(shù)存儲節(jié)點522'時，下拉nfet526(0)或526(1)不會將真實存儲節(jié)點522或補數(shù)存儲節(jié)點522'放電到gnd。通過負升壓字線506上的電壓，通過增加柵極到源極電壓(vgs)根據(jù)以下飽和驅(qū)動電流方程式加強pfet存取晶體管528(0)、528(1)的驅(qū)動電流(即，驅(qū)動強度)，如下：

id＝1/2μcoxw/l(vgs-vth)²

其中：

id是驅(qū)動電流，

‘μ’是電荷載流子有效遷移率，

‘w’是柵極寬度，

‘l’是柵極長度，

‘cox’是氧化物層的電容；

‘vgs’是柵極到源極電壓，及

‘vth’是閾值電壓。

繼續(xù)參看圖7，為了在圖7中的存儲器位胞元502中執(zhí)行寫入操作，將字線506驅(qū)動成邏輯‘0’以接通存儲器位胞元502中的pfet存取晶體管528(0)、528(1)。就這點來說，圖7中的字線驅(qū)動器508a包含放電控制電路703。放電控制電路703提供于字線負升壓電路702中。字線負升壓電路702被配置成響應于寫入操作在字線(wl)506上產(chǎn)生電荷以負升壓pfet存取晶體管528(0)、528(1)的柵極到源極電壓(vgs)。就這點來說，放電控制電路703被配置成將字線(wl)506置于浮動狀態(tài)以防止字線負升壓電路702中的電荷存儲單元707將存儲在電荷存儲單元707中的電荷放電到字線(wl)506上從而在寫入操作外負升壓字線(wl)506上的電壓。圖7中的實例中的放電控制電路703包含耦合到地面(gnd)的nfet704。在此實例中，當未啟用寫入操作時，字線啟用信號507較低或是邏輯‘0’。作為響應，將接通放電控制電路703中的反相器706內(nèi)部的pfet以致使反相器706在輸出708上產(chǎn)生邏輯‘1’從而將字線506驅(qū)動到邏輯‘1’。這致使未激活pfet存取晶體管528(0)、528(1)。

然而，響應于寫入操作，字線啟用信號507初始是活動的而無需寫入時鐘信號510是活動的。提供于升壓發(fā)電機電路705中的充電控制電路709在執(zhí)行寫入操作之前控制電荷存儲單元707的充電以存儲電荷，所述電荷稍后經(jīng)放電以響應于寫入操作負升壓字線(wl)506上的電荷。就這點來說，在此實例中，提供充電控制電路709來控制升壓發(fā)電機電路705對電荷存儲單元707充電的時間。充電控制電路709中的nand柵極712的輸出710經(jīng)產(chǎn)生為充電控制信號711且基于接收寫入時鐘信號510和字線啟用信號507確定為邏輯‘1’。在這期間，在升壓發(fā)電機電路705中，來自充電控制電路709中的nand柵極712的邏輯‘1’輸出710將作為充電控制信號711提供到在此實例中以nand柵極的形式提供的多個電荷產(chǎn)生電路714(0)到714(x)處。每一電荷產(chǎn)生電路714(0)到714(x)耦合到輸出710和相應的可編程電荷線b(0)到b(x)因此，如果用于電荷產(chǎn)生電路714(0)到714(x)的相應可編程電荷線b(0)到b(x)是邏輯‘1’，那么當在讀取操作期間初始地啟用索引時，用于充電控制信號711的輸出710也是邏輯‘1’。在電荷存儲單元707中，電荷產(chǎn)生電路714(0)到714(x)將為在此實例中以電容器的形式提供的相應電荷存儲電路716(0)到716(x)充電。將基于通過反相器706反相活動字線啟用信號507而驅(qū)動到gnd的字線506與為vdd的電荷產(chǎn)生電路714(0)到714(x)的輸出之間的電壓差分為相應電荷存儲電路716(0)到716(x)充電。通過在字線負升壓電路702的升壓發(fā)電機電路705中提供各自可經(jīng)由可編程電荷線b(0)到b(x)編程的多個電荷產(chǎn)生電路714(0)到714(x)，可編程存儲在電荷存儲單元707中的待響應于寫入操作經(jīng)放電以負升壓字線(wl)506的電荷的量。

繼續(xù)參看圖7，當寫入時鐘信號510轉(zhuǎn)換到較高信號(邏輯‘0’)時，充電控制電路709中的nand柵極712的輸出710將轉(zhuǎn)換到邏輯‘0’，由此中斷電荷存儲單元707中的已激活電荷存儲電路716(0)到716(x)中的充電電流的積聚。電荷產(chǎn)生電路714(0)到714(x)的輸出將是gnd或邏輯‘0’。是邏輯‘0’的nand柵極712的輸出710也將斷開使字線(wl)506浮動的放電控制電路703中的nfet704。因此，將使存儲在電荷存儲單元707的電荷存儲電路716(0)到716(x)中的電荷放電到字線(wl)506。因此，在此實例中，響應于寫入操作，將字線(wl)506驅(qū)動到低于gnd的負電壓以加強pfet存取晶體管528(0)、528(1)，而不是將字線(wl)506驅(qū)動下調(diào)到gnd電壓(邏輯‘0’)。這具有響應于寫入操作正升壓pfet存取晶體管528(0)、528(1)的柵極到源極電壓(vgs)以加強pfet存取晶體管528(0)、528(1)的效果。

如上文圖7的寫入輔助電路700中所論述，使用在啟用字線啟用信號507與寫入時鐘信號510之間的建立時間來提供為相應電荷存儲電路716(0)到716(x)充電的充電時間。可能需要提供寫入輔助電路來負升壓存儲器位胞元502的字線506的電壓而不需要在啟用字線啟用信號507與寫入時鐘信號510的時間之間的建立時間。就這點來說，圖8說明提供于字線驅(qū)動器508b中的另一示范性寫入輔助電路800，所述寫入輔助電路被配置成在寫入操作期間負升壓存儲器位胞元502的字線506以加強pfet存取晶體管528(0)、528(1)從而緩解或避免寫入爭用。圖8中的字線負升壓電路802包含與圖7中以相同元件編號指示的字線負升壓電路702的一些相同組件。相對于圖8，將不再描述這些相同元件。如下文所論述，寫入輔助電路800包含負升壓字線506的電壓而不需要充電建立時間的字線負升壓電路802。消除充電建立時間將改進寫入操作性能。

參看圖8，在此實例中，字線負升壓電路802包含包括多個充電路徑選擇電路804(0)到804(x)的充電路徑選擇器803。在寫入操作發(fā)生之前，字線啟用信號507是未啟用的或是邏輯‘0’，且字線506處于較高或是邏輯‘1’，使得未啟用存儲器位胞元502。因此，充電控制電路709中的nand柵極712的輸出710是邏輯‘1’。電荷產(chǎn)生電路714(0)到714(x)(此實例中的and柵極)通過相應可編程電荷線b(0)到b(x)得以啟用，且將致使電壓(vdd)產(chǎn)生為到電荷存儲單元707中的電荷存儲電路716(0)到716(x)的輸出。并且，將通過充電路徑選擇器803中的反相器806反相充電控制電路709中的nand柵極712的輸出710以在選擇輸出(sel)808處產(chǎn)生邏輯‘0’。這將致使相應充電路徑選擇電路804(0)到804(x)中的nfet810(0)到810(x)斷開，使得電荷存儲電路716(0)到716(x)沒有連接到字線(wl)506。相反，將相應充電路徑選擇電路804(0)到804(x)中的nfet812(0)到812(x)接通來為電荷存儲電路716(0)到716(x)提供到gnd的路徑。這允許在通過啟用字線啟用信號507(其經(jīng)啟用以避免寫入操作中的充電建立時間)起始寫入操作之前為電荷存儲電路716(0)到716(x)充電。當啟用字線啟用信號507和寫入時鐘信號510時，充電控制電路709中的nand柵極712的輸出710是邏輯‘0’。反相器806將在選擇輸出808上產(chǎn)生邏輯‘1’以斷開相應充電路徑選擇電路804(0)到804(x)中的nfet812(0)到812(x)并且接通相應充電路徑選擇電路804(0)到804(x)中的nfet810(0)到810(x)，從而將電荷存儲電路716(0)到716(x)中的電荷放電到字線(wl)506。因此，負升壓字線(wl)506的電壓以加強pfet存取晶體管528(0)、528(1)而無需在字線負升壓電路802的此實例中的要求的充電建立時間。然而，可能要求為電荷路徑選擇電路804(0)到804(x)提供額外區(qū)域。

也可能正升壓代替負升壓字線506或與所述負升壓字線組合的位線514和補數(shù)位線514'，從而響應于寫入操作加強存儲器位胞元502中的pfet存取晶體管528(0)、528(1)以避免寫入爭用。就這點來說，圖9說明提供于位線驅(qū)動器512a中以在存儲器位胞元502中執(zhí)行寫入操作的示范性寫入輔助電路900。寫入輔助電路900包含位線正升壓電路902，所述位線正升壓電路被配置成升壓圖5中的存儲器位胞元502的位線514和補數(shù)位線514'的電壓以在寫入操作期間增加pfet存取晶體管528(0)、528(1)的vgs且加強pfet存取晶體管528(0)、528(1)從而避免寫入爭用。應注意，如下文所論述，圖9展示被配置成響應于寫入操作正升壓補數(shù)位線514'的位線正升壓電路902。然而，還可提供另一位線正升壓電路來正升壓位線514。響應于寫入操作，在此實例中正升壓位線514或補數(shù)位線514'。在此實例中，響應于寫入操作，在寫入操作中驅(qū)動成邏輯‘1’值的位線514或補數(shù)位線514'是已經(jīng)正升壓的位線。

參看圖9，在通過寫入時鐘信號510起始寫入操作之前，補數(shù)位線514'將處于浮動狀態(tài)。更確切地說，充電控制電路913提供于位線正升壓電路902中且被配置成接收寫入時鐘信號510。當在寫入操作外未啟用寫入時鐘信號510時，充電控制電路903被配置成控制補數(shù)位線控制電路903以將補數(shù)位線514'置于浮動狀態(tài)。這防止在寫入操作外將存儲在電荷存儲電路905中的電荷放電到補數(shù)位線514'。然而，當針對寫入操作啟用寫入時鐘信號510(此實例中的邏輯低電壓電平)時，響應于寫入操作，充電控制電路913致使存儲在電荷存儲單元707中的電荷放電到補數(shù)位線514'以正升壓補數(shù)位線514'的電壓。就這點來說，充電控制電路913產(chǎn)生充電控制信號921，所述充電控制信號致使此實例中的補數(shù)位線控制電路903中的nand柵極909的輸出907是邏輯‘1’，由此斷開補數(shù)位線控制電路903中的pfet904和nfet906以使補數(shù)位線514'處于浮動狀態(tài)。當未啟用寫入時鐘信號510時，根據(jù)升壓發(fā)電機電路705中的電荷發(fā)電電路714(0)到714(x)的相應可編程電荷線b(0)到b(x)啟用所述電荷發(fā)電電路來為電荷存儲單元707中的其相應電荷存儲電路716(0)到716(x)充電。因此，當寫入時鐘信號510針對寫入操作而在稍后被啟用且提供在待寫入的數(shù)據(jù)輸入908上的補數(shù)數(shù)據(jù)532'是邏輯‘1’時，將接通補數(shù)位線控制電路903中的nfet906，且補數(shù)位線控制電路903中的反相器914的輸出912將是邏輯‘0’。這提供待設定成邏輯‘0’數(shù)據(jù)的補數(shù)位線514'。

當啟用寫入時鐘信號510并且待寫入的數(shù)據(jù)輸入908是邏輯‘0’時，充電控制電路913產(chǎn)生充電控制信號921，所述充電控制信號致使通過輸出端912上的脈沖電路917產(chǎn)生脈沖信號915來將補數(shù)位線514'連接到vdd(邏輯‘1’數(shù)據(jù))。在充電控制電路913中的延遲電路916中的延遲期滿以允許補數(shù)數(shù)據(jù)輸入信號910斷言于補數(shù)位線514'上后，寫入時鐘信號510的傳播將致使電荷存儲單元707中的電荷存儲電路716(0)到716(x)升壓補數(shù)位線514'。這升壓補數(shù)位線514'上的電荷以增加補數(shù)位線514'的電壓從而增加pfet存取晶體管528(0)、528(1)的強度。

圖10說明提供于位線驅(qū)動器512b中以對存儲器位胞元502執(zhí)行寫入操作的另一示范性寫入輔助電路1000。寫入輔助電路1000包含位線正升壓電路1002，所述位線正升壓電路被配置成在寫入操作期間升壓圖5中存儲器位胞元502的位線514和補數(shù)位線514'的電壓來增加pfet存取晶體管528(0)、528(1)的柵極到源極電壓(vgs)并且加強pfet存取晶體管528(0)、528(1)從而避免寫入爭用。圖10中的位線驅(qū)動器512b與圖9中的位線驅(qū)動器512a之間的相同組件在圖10中以相同元件編號展示，且因此此處將不再描述。

參看圖10，在通過寫入時鐘信號510起始寫入操作之前，補數(shù)位線514'將處于浮動狀態(tài)。更確切地說，當未啟用寫入時鐘信號510時，補數(shù)位線控制電路903'中的nand柵極909的輸出907將是邏輯‘1’，由此斷開pfet904和nfet906以使補數(shù)位線514'處于浮動狀態(tài)。在電荷存儲單元707中，當補數(shù)數(shù)據(jù)輸入信號910是邏輯‘1’時，為電荷存儲電路716(0)到716(x)充電。由于正在位線514或補數(shù)位線514'上經(jīng)斷言的邏輯‘1’是當可能發(fā)生寫入爭用時的條件，所以當補數(shù)數(shù)據(jù)輸入信號910是邏輯‘0’時，將使電荷存儲電路716(0)到716(x)中的電荷放電。因為反相器914將補數(shù)數(shù)據(jù)輸入信號910反相到補數(shù)位線514'上，所以當補數(shù)數(shù)據(jù)輸入信號910是邏輯‘0’時，圖10中存在這種狀況。

就這點來說，當未啟用寫入時鐘信號510且補數(shù)數(shù)據(jù)輸入信號910是邏輯‘1’時，根據(jù)升壓發(fā)電機電路705中的電荷產(chǎn)生電路714(0)到714(x)的相應可編程電荷線b(0)到b(x)啟用所述電荷產(chǎn)生電路來為其相應電荷存儲電路716(0)到716(x)充電。圖10中，電荷激活電路1005提供于位線正升壓電路1002中。電荷激活電路1005被配置成從補數(shù)位線控制電路903'接收放電控制信號1009。電荷激活電路1005被配置成基于放電控制信號1009選擇性地將電荷存儲單元1007耦合到補數(shù)位線514'以控制存儲在電荷存儲單元1007中的電荷到補數(shù)位線514'上的放電從而正升壓補數(shù)位線514'上的電壓。

就這點來說，在此實例中，啟用電荷激活電路1005中的pfet1004(0)到1004(x)來為電荷存儲單元1007中的相應電荷存儲電路716(0)到716(x)提供到地面(gnd)的充電路徑。停用電荷激活電路1005中的pfet1006(0)到1006(x)來斷開電荷存儲電路716(0)到716(x)到補數(shù)位線514'的充電路徑。當在寫入操作期間啟用寫入時鐘信號510且補數(shù)數(shù)據(jù)輸入信號910是邏輯‘1’時，根據(jù)電荷產(chǎn)生電路714(0)到714(x)的相應可編程電荷線b(0)到b(x)仍然啟用所述電荷產(chǎn)生電路來為其相應電荷存儲電路716(0)到716(x)充電。再次，啟用電荷激活電路1005中的pfet1004(0)到1004(x)來提供電荷存儲電路716(0)到716(x)到地面(gnd)的充電路徑。停用電荷激活電路1005中的pfet1006(0)到1006(x)來斷開電荷存儲電路716(0)到716(x)到補數(shù)位線514'的充電路徑。然而，當在寫入操作期間啟用寫入時鐘信號510且補數(shù)數(shù)據(jù)輸入信號910是邏輯‘0’時，將邏輯‘1’斷言到補數(shù)位線514'上。就這點來說，停用電荷激活電路1005中的pfet1004(0)到1004(x)，使得在電荷存儲電路716(0)到716(x)與地面(gnd)之間不存在充電路徑。啟用電荷激活電路1005中的pfet1006(0)到1006(x)來連接電荷存儲電路716(0)到716(x)到補數(shù)位線514'的充電路徑以使存儲在電荷存儲電路716(0)到716(x)中的電荷放電到補數(shù)位線514'，從而向補數(shù)位線514'提供電壓升壓。

應注意，雖然圖10中的位線正升壓電路1002經(jīng)展示為連接到存儲器位胞元502的補數(shù)位線514'，但是也可提供位線升壓電路1002并且將其連接到存儲器位胞元502的位線514。

應注意，也可能減弱存儲器位胞元502中的交叉耦合的反相器520(0)或520(1)的相應下拉nfet526(0)和/或526(1)，而不是或另外負升壓字線506和/或正升壓位線514或補數(shù)位線514'以避免寫入爭用。就這點來說，圖11說明示范性寫入輔助電路1100，所述寫入輔助電路被配置成響應于寫入操作將圖5中的存儲器位胞元502中的交叉耦合的反相器520(0)中的下拉nfet526(0)減弱到比相應pfet存取晶體管528(0)更弱從而避免或減少寫入爭用。在此實例中，如下文將論述，以負電源軌正升壓電路1102的形式提供寫入輔助電路1100。在此實例中，負電源軌正升壓電路1102被配置成正升壓存儲器位胞元502的存儲電路501的交叉耦合的反相器520(0)中的下拉nfet526(0)的負電源軌1103。

應注意，當針對寫入操作待避免或減少的寫入爭用還在下拉nfet526(1)與pfet存取晶體管528(1)之間時，雖然負電源軌正升壓電路1102經(jīng)展示耦合到圖11中的反相器520(0)的下拉nfet526(0)，但是代替反相器520(0)的下拉nfet526(0)或除所述下拉nfet526(0)外，負電源軌正升壓電路1102也可經(jīng)提供耦合到反相器520(1)的下拉nfet526(1)。

就這點來說，參看圖11，展示存儲器位胞元502。此實例中的負電源軌正升壓電路1102包含電壓控制電路1105。電壓控制電路1105被配置成基于指示寫入操作是否發(fā)生的字線啟用信號507控制向存儲電路501的負電源軌1103提供的電壓。就這點來說，電壓控制電路1105包含第一控制電路1107。在此實例中，第一控制電路1107被配置成響應于不指示寫入操作的字線啟用信號507將第一電源電壓(vss)耦合到負電源軌1103。因此，當停用寫入時鐘信號510且未啟用字線啟用信號507時，意味著未發(fā)生寫入操作，負電源軌正升壓電路1102中的nand柵極1104的輸出1102將是邏輯‘1’。這將接通此實例中的第一控制電路1107中的待連接到地面(gnd)的nfet1106。第二控制電路1109中的pfet1108、1110將未經(jīng)激活且因此其將斷開。因此，將通過節(jié)點1111連接反相器520(0)中的下拉nfet526(0)以將反相器520(0)的負電源軌1103耦合到地面(gnd)，其將不減弱下拉nfet526(0)。因此，在(例如)讀取操作期間，將下拉nfet526(0)耦合到地面(gnd)。

然而，響應于針對存儲器位胞元502的寫入操作，提供于電壓控制電路1105中的第二控制電路1109被配置成響應于指示寫入操作的字線啟用信號507將基于第二電源電壓(vdd)的電壓耦合到負電源軌1103。在此實例中，第二電源電壓(vdd)具有比第一電源電壓(vss)更高的電壓電平。在寫入操作期間，響應于寫入操作，將基于第二電源電壓(vdd)的電壓耦合到負電源軌1103來減少存儲電路510中的反相器520(0)中的下拉nfet526(0)的柵極到源極電壓(vgs)并且減弱下拉nfet526(0)。就這點來說，啟用寫入時鐘信號510致使脈沖信號1113基于寫入時鐘信號510從脈沖發(fā)生器1115產(chǎn)生。還啟用用于存儲器位胞元502的寫入操作的字線啟用信號507。因此，nand柵極1104的輸出1102將是邏輯‘0’，其將斷開nfet1106，使得節(jié)點1111不再耦合到地面(gnd)。在分壓器布置中，將接通第二控制電路1109中的pfet1108和pfet1110來對節(jié)點1111與地面(gnd)之間的電壓(vdd)進行分壓，從而在反相器520(0)中的下拉nfet526(0)的節(jié)點1111和負電源軌1103處提供比地面(gnd)處的電壓更大的源極電壓。在此實例中，這具有響應于寫入操作減小反相器520(0)中的下拉nfet526(0)的柵極到源極電壓以減弱下拉nfet526(0)從而避免或減少pfet存取晶體管528(0)與下拉nfet526(0)之間的寫入爭用的效果。

pfet1108與pfet1100的大小(即，電阻)的比率決定將如何在pfet1108與pfet1100當中分壓電壓(vdd)，且因此在節(jié)點1111處的電壓。舉例來說，如果pfet1108和pfet1100大小相同，那么電壓(vdd)將在pfet1108與pfet1100之間大致對半分開(vdd/2)，從而在節(jié)點1111處向下拉nfet526(0)提供電壓(vdd)/2。

圖12說明另一示范性寫入輔助電路1200，所述寫入輔助電路也被配置成響應于寫入操作將圖5中的存儲器位胞元502中的反相器520(0)中的下拉nfet526(0)減弱到比相應pfet存取晶體管528(0)更弱從而避免或減少寫入爭用。在此實例中，如下文將論述，也將以負電源軌正升壓電路1202的形式提供寫入輔助電路1200。在此實例中，負電源軌正升壓電路1202被配置成正升壓存儲器位胞元502的存儲電路501的交叉耦合的反相器520(0)中的下拉nfet526(0)的負電源軌1103。應注意，當針對寫入操作待避免或減少的寫入爭用在下拉nfet526(1)與pfet存取晶體管528(1)之間時，雖然負電源軌正升壓電路1202經(jīng)展示耦合到圖12中的反相器520(0)的下拉nfet526(0)，但是負電源軌正升壓電路1102也可經(jīng)提供耦合到反相器520(1)的下拉nfet526(1)。圖11和12中的存儲器位胞元502與寫入輔助電路1200之間的相同組件以相同元件編號展示，且因此將不再描述。

就這點來說，參看圖12，當停用寫入時鐘信號510時，nand柵極1104的輸出1102將是邏輯‘1’。提供電壓控制電路1204中的第一控制電路1206。在此實例中，第一控制電路1206被配置成響應于不指示寫入操作的字線啟用信號507將第一電源電壓(vss)耦合到負電源軌1103。因此，當停用寫入時鐘信號510且未啟用字線啟用信號507時，意味著未發(fā)生寫入操作，負電源軌正升壓電路1102中的nand柵極1104的輸出1102將是邏輯‘1’。這將接通此實例中的第一控制電路1206中的nfet1210以將節(jié)點1111連接到地面(gnd)。因此，將通過節(jié)點1111將反相器520(0)中的下拉nfet526(0)的負電源軌1103耦合到地面(gnd)，其將不減弱下拉nfet526(0)或526(1)。將不接通或激活電壓控制電路1204中的第二控制電路1208中的pfet1110。

然而，當響應于針對存儲器位胞元502的寫入操作啟用寫入時鐘信號510且啟用字線啟用信號507時，提供于電壓控制電路1204中的第二控制電路1208被配置成響應于指示寫入操作的字線啟用信號507將基于第二電源電壓(vdd)的電壓耦合到負電源軌1103。在此實例中，第二電源電壓(vdd)具有比第一電源電壓(vss)更高的電壓電平。在寫入操作期間，響應于寫入操作，將基于第二電源電壓(vdd)的電壓耦合到負電源軌1103來減少存儲電路501的反相器520(0)中的下拉nfet526(0)的柵極到源極電壓(vgs)并且減弱下拉nfet526(0)。就這點來說，在此實例中，nand柵極1104的輸出1102將是邏輯‘0’，其將斷開第一控制電路1206中的nfet1210。將斷開nfet1210且將激活或接通第二控制電路1208中的pfet1110。因此，將通過第二控制電路1208中的pfet1110將電壓(vdd)提供到節(jié)點1111以及反相器520(0)中的下拉nfet526(0)的負電源軌1103。在此實例中，為允許基于第二電源電壓(vdd)的提供到節(jié)點1111且因此負電源軌1103的電壓可變地受控，在此實例中的第二控制電路1208中提供另一nfet1212。nfet1212耦合到地面(gnd)且通過具有pfet1110的分壓器布置中的偏壓輸入信號(bias)的電壓控制，從而將強于地面(gnd)的電壓信號提供到反相器520(0)中的下拉nfet526(0)的負電源軌1103來減弱下拉nfet526(0)。偏壓輸入信號(bias)控制nfet1212的電阻且因此在節(jié)點1111處的在pfet1110與nfet1212之間分壓的電壓(vdd)的量。將節(jié)點1111處的電壓提供到負電源軌1103。

根據(jù)本文中所公開的各方面，本文中所公開的用以避免pfet讀取/寫入端口位胞元中的寫入狀況的pfet寫入端口位胞元和寫入輔助電路可提供于或集成到任何基于處理器的裝置中的存儲器中。實例包含(但不限于)機頂盒、娛樂單元、導航裝置、通信裝置、固定位置數(shù)據(jù)單元、移動位置數(shù)據(jù)單元、移動電話、蜂窩式電話、計算機、便攜式計算機、臺式計算機、個人數(shù)字助理(pda)、監(jiān)視器、計算機監(jiān)視器、電視機、調(diào)諧器、無線電、衛(wèi)星無線電、音樂播放器、數(shù)字音樂播放器、便攜式音樂播放器、數(shù)字視頻播放器、視頻播放器、數(shù)字視頻光盤(dvd)播放器和便攜式數(shù)字視頻播放器。

就這點來說，圖13說明基于處理器的系統(tǒng)1300的實例，所述基于處理器的系統(tǒng)可采用包含根據(jù)本文中所公開的各方面采用本文中所公開的寫入輔助電路來避免pfet寫入端口位胞元中的寫入爭用的pfet寫入端口位胞元的存儲器系統(tǒng)。在此實例中，基于處理器的系統(tǒng)1300包含一或多個中央處理單元(cpu)1302，所述中央處理單元各自包含一或多個處理器1304。cpu1302可具有耦合到處理器1304以用于快速存取臨時存儲的數(shù)據(jù)的高速緩沖存儲器1306。高速緩沖存儲器1306可采用包含圖5中所說明的pfet寫入端口存儲器位胞元502的pfet寫入端口位胞元1308。cpu1302耦合到系統(tǒng)總線1310且可使包含于基于處理器的系統(tǒng)1300中的主控裝置與從屬裝置互相耦合。如眾所周知的，cpu1302與這些其它裝置通過在系統(tǒng)總線1310上交換地址、控制及數(shù)據(jù)信息進行通信。舉例來說，cpu1302可將總線事務請求傳達到存儲器系統(tǒng)1314中的作為從屬裝置的實例的存儲器控制器1312。雖然圖13中未說明，但是可提供多個系統(tǒng)總線1310，其中每一系統(tǒng)總線1310構(gòu)成不同構(gòu)造。在此實例中，存儲器控制器1312被配置成將存儲器存取請求提供到存儲器系統(tǒng)1314中的存儲器陣列1316。存儲器陣列1316還可包含含有讀取輔助電路的pfet寫入端口位胞元1318。

其它裝置可連接到系統(tǒng)總線1310。如圖13中所說明，作為實例，這些裝置可包含存儲器系統(tǒng)1314、一或多個輸入裝置1320、一或多個輸出裝置1322、一或多個網(wǎng)絡接口裝置1324和一或多個顯示控制器1326。輸入裝置1320可包含任何類型的輸入裝置，包含(但不限于)輸入鍵、開關、語音處理器等。輸出裝置1322可包含任何類型的輸出裝置，包含(但不限于)音頻、視頻、其它視覺指示器等。網(wǎng)絡接口裝置1324可以是被配置成以允許將數(shù)據(jù)交換到網(wǎng)絡1328和從所述網(wǎng)絡交換數(shù)據(jù)的任何裝置。網(wǎng)絡1328可以是任何類型的網(wǎng)絡，包含(但不限于)有線或無線網(wǎng)絡、專用或公用網(wǎng)絡、局域網(wǎng)(lan)、廣域網(wǎng)(wlan)及因特網(wǎng)。網(wǎng)絡接口裝置1324可被配置成支持任何類型的所需通信協(xié)議。

cpu1302還被被配置成通過系統(tǒng)總線1310存取顯示控制器1326來控制發(fā)送到一或多個顯示器1330的信息。顯示控制器1326經(jīng)由一或多個視頻處理器1332將信息發(fā)送到顯示器1330以進行顯示，所述一或多個視頻處理器將待顯示的信息處理成適合于顯示器1330的格式。顯示器1330可包含任何類型的顯示器，包含(但不限于)陰極射線管(crt)、液晶顯示器(lcd)、等離子顯示器等。

非暫時性計算機可讀媒體(例如作為非限制性實例的圖13中的存儲器系統(tǒng)1314)還可具有存儲于其上的用于集成電路(ic)的計算機數(shù)據(jù)。在此實例中，計算機數(shù)據(jù)可以庫單元1334的形式提供于單元庫中。計算機數(shù)據(jù)在被執(zhí)行時可致使cpu1302存儲用于ic或ic設計的庫單元1334。

就這點來說，在此實例中，庫單元1334包括可以是基于本文中所論述的任何pfet寫入端口存儲器位胞元的設計的庫單元的庫存儲器位胞元1336。如上文所論述，pfet寫入端口存儲器位胞元包括存儲器系統(tǒng)1314，所述存儲器系統(tǒng)包括被配置成響應于寫入操作存儲數(shù)據(jù)的存儲器位胞元，存儲器位胞元包括一或多個pfet存取晶體管，所述pfet存取晶體管各自包括被配置成響應于寫入操作由字線激活的柵極。pfet寫入端口存儲器位胞元還包括耦合到字線的字線負升壓電路，所述字線負升壓電路被配置成響應于寫入操作負升壓字線上的電壓，從而負升壓一或多個pfet存取晶體管的柵極上的電壓。

庫存儲器位胞元1336可以是基于包括存儲器系統(tǒng)的寫入端口存儲器位胞元的設計的庫單元，所述存儲器系統(tǒng)包括被配置成響應于寫入操作存儲數(shù)據(jù)的存儲器位胞元。存儲器位胞元包括一或多個pfet存取晶體管，所述pfet存取晶體管各自包括被配置成響應于寫入操作由字線激活的柵極和被配置成從位線接收數(shù)據(jù)的存取節(jié)點。存儲器系統(tǒng)還包括耦合到位線的位線正升壓電路，所述位線正升壓電路被配置成響應于寫入操作正升壓至少一條位線上的電壓。

庫存儲器位胞元1336可以是基于包括存儲器系統(tǒng)的寫入端口存儲器位胞元的設計的庫單元，所述存儲器系統(tǒng)包括被配置成響應于寫入操作將數(shù)據(jù)存儲在存儲電路中的存儲器位胞元。存儲器位胞元包括存儲電路，所述存儲電路包括正電源軌和負電源軌；一或多個反相器，其各自包括耦合到正電源軌的上拉pfet和耦合到負電源軌的下拉nfet；及一或多個pfet存取晶體管，其耦合到存儲電路且被配置成響應于寫入操作中的字線的激活將數(shù)據(jù)從至少一條位線傳遞到存儲電路。存儲器系統(tǒng)還包括耦合到一或多個反相器當中的至少一個反相器的負電源軌的負電源軌正升壓電路，所述負電源軌正升壓電路被配置成響應于寫入操作正升壓負電源軌上的電壓以減弱存儲電路中的一或多個反相器中的下拉nfet。

應注意，本發(fā)明中的pfet和nfet的使用可包含是金屬氧化物半導體(mos)的pmosfet和nmosfet。本文中所論述的pfet和nfet可包含除金屬外的其它類型的氧化物層。還應注意，可為本文中所公開的位胞元的位線和補數(shù)位線中的任一個或兩個提供本文中所公開的輔助電路中的任一個。

所屬領域的技術(shù)人員將進一步了解，結(jié)合本文中所揭示的各方面所描述的各種說明性邏輯塊、模塊、電路和算法可被實施為電子硬件、存儲于存儲器或另一計算機可讀媒體中且由處理器或其它處理裝置執(zhí)行的指令，或兩個的組合。作為實例，本文中所描述的主控裝置和從屬裝置可用于任何電路、硬件組件、集成電路(ic)或ic芯片中。本文中所公開的存儲器可以是任何類型和大小的存儲器，且可被配置成存儲任何類型的所需信息。為清楚說明此可互換性，上文已大體上關于其功能性而描述了各種說明性組件、塊、模塊、電路和步驟。如何實施此功能性取決于特定應用、設計選項和/或強加于整個系統(tǒng)的設計約束。所屬領域的技術(shù)人員可針對每一特定應用以不同方式實施所描述的功能性，但此類實施決策不應被解釋為引起對本公開的范圍的偏離。

結(jié)合本文中所公開的各方面所描述的各種說明性邏輯塊、模塊和電路可通過以下各項來實施或執(zhí)行：處理器、數(shù)字信號處理器(dsp)、專用集成電路(asic)、現(xiàn)場可編程門陣列(fpga)或其它可編程邏輯裝置、離散門或晶體管邏輯、離散硬件組件，或被設計成執(zhí)行本文中所描述的功能的其任何組合。處理器可以是微處理器，但在替代方案中，處理器可以是任何常規(guī)處理器、控制器、微控制器或狀態(tài)機。處理器還可實施為計算裝置的組合，例如，dsp與微處理器的組合、多個微處理器、結(jié)合dsp核心的一或多個微處理器，或任何其它此類配置。

還應注意，描述本文中的示范性方面中的任一個中所描述的操作步驟是為了提供實例和論述。所描述操作可按除所說明序列之外的大量不同序列予以執(zhí)行。此外，單個操作步驟中所描述的操作實際上可在許多不同步驟中執(zhí)行。另外，可組合在示范性方面中所論述的一或多個操作步驟。應理解，所屬領域的技術(shù)人員將易于顯而易見，流程圖中所說明的操作步驟可以經(jīng)受眾多不同修改。所屬領域的技術(shù)人員還將了解，可使用多種不同技術(shù)和技法中的任一種來表示信息和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示在整個上文描述中可能參考的數(shù)據(jù)、指令、命令、信息、信號、位、符號和碼片。

提供本發(fā)明的前述描述以使所屬領域的技術(shù)人員能夠制造或使用本發(fā)明。所屬領域的技術(shù)人員將易于顯而易見對本發(fā)明的各種修改，且本文中所界定的一般原理可應用于其它變化形式而不會脫離本發(fā)明的精神或范圍。因此，本發(fā)明并不希望受限于本文中所描述的實例和設計，而是應被賦予與本文公開的原理和新穎特征相一致的最廣范圍。