本發(fā)明涉及雙速率數(shù)據(jù)(doubledatarate，ddr)存儲(chǔ)系統(tǒng)，尤其涉及一種用于雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)數(shù)據(jù)傳輸中的時(shí)序控制方法。

背景技術(shù)：

雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)通常包括一個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(dualdatarate，ddr)，ddr控制器根據(jù)ddr規(guī)范中定義的時(shí)序向ddr發(fā)出初始化、讀、寫(xiě)操作等命令，ddr根據(jù)ddr規(guī)范的定義正確地響應(yīng)接收到的命令，接收或者發(fā)送ddr控制器命令的數(shù)據(jù)。ddr控制器和ddr通過(guò)數(shù)據(jù)選通信號(hào)(datastrobesignal，dqs)和數(shù)據(jù)信號(hào)(datasignal，dq)通信。

在ddr硬件設(shè)計(jì)中，由于pcb布局走線的限制、芯片內(nèi)部的封裝走線長(zhǎng)度不同以及同組8bitdata信號(hào)線單條走線過(guò)孔數(shù)量不同，會(huì)存在由于ddr信號(hào)走線不等長(zhǎng)導(dǎo)致信號(hào)傳輸時(shí)間延遲的情況，從而造成在寫(xiě)操作時(shí)，各位數(shù)據(jù)bit和dqs信號(hào)不能到達(dá)ddr顆粒，以及在讀操作時(shí)，各位數(shù)據(jù)bit和dqs信號(hào)到達(dá)主芯片的時(shí)間延遲不在同一時(shí)刻，進(jìn)而導(dǎo)致實(shí)際信號(hào)有效穩(wěn)定性余量窗口(即同組8bitdata時(shí)延重疊的部分構(gòu)成的dq信號(hào)的數(shù)據(jù)有效窗口)小，引起系統(tǒng)不穩(wěn)定。

為了解決由于ddr信號(hào)走線不等長(zhǎng)導(dǎo)致信號(hào)傳輸時(shí)間延遲，進(jìn)而導(dǎo)致數(shù)據(jù)有效窗口小，系統(tǒng)不穩(wěn)定的問(wèn)題，目前有兩種解決方案：

1)通過(guò)ddr線走等長(zhǎng)線避免此問(wèn)題，但是會(huì)增加布局(layout)面積，同時(shí)由于走線變長(zhǎng)帶來(lái)負(fù)載加大，降低單條信號(hào)線的信號(hào)質(zhì)量；

2)通過(guò)調(diào)節(jié)dqs的延遲時(shí)間，使得同組內(nèi)dqs信號(hào)處于各個(gè)dq信號(hào)的窗口之間，但是無(wú)法增加數(shù)據(jù)有效窗口。

圖1為現(xiàn)有技術(shù)，表示在ddr端接收到數(shù)據(jù)選通信號(hào)dqs和數(shù)據(jù)信號(hào)dq0-dq7后，數(shù)據(jù)選通信號(hào)dqs和數(shù)據(jù)信號(hào)dq0-dq7之間的關(guān)系。dqs在邊沿采樣，dq0-dq7同一個(gè)時(shí)鐘周期內(nèi)的交集構(gòu)成的實(shí)際數(shù)據(jù)有效窗口l’的大小小于理論最大數(shù)據(jù)有效窗口l的大小，其中，理論最大數(shù)據(jù)有效窗口l的大小對(duì)應(yīng)實(shí)際的時(shí)鐘長(zhǎng)度。由圖1可知，因?yàn)樾酒瑑?nèi)部線長(zhǎng)、pcb板上走線線長(zhǎng)以及過(guò)孔數(shù)量不同等原因，在寫(xiě)操作時(shí)，dq0-dq7到達(dá)ddr的時(shí)間會(huì)有延遲，造成實(shí)際數(shù)據(jù)有效窗口l’的大小小于實(shí)際的時(shí)鐘周期。而dqs只能在dq0-dq7的實(shí)際數(shù)據(jù)有效窗口l’內(nèi)調(diào)節(jié)延遲時(shí)間，因此造成了調(diào)節(jié)范圍變小，ddr出錯(cuò)的可能增加，系統(tǒng)穩(wěn)定性差。

綜上可知，現(xiàn)有技術(shù)無(wú)法滿足雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)的使用需求。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)中存在的問(wèn)題，本發(fā)明提供了一種能夠有效增加有效穩(wěn)定性余量窗口，提高系統(tǒng)穩(wěn)定性，優(yōu)化采樣點(diǎn)的用于雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)數(shù)據(jù)傳輸中的時(shí)序控制方法。本發(fā)明采用如下技術(shù)方案：

一種用于雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)數(shù)據(jù)傳輸中的時(shí)序控制方法，所述雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)包括：處理器和存儲(chǔ)器，所述處理器上設(shè)有多個(gè)輸出引腳，每個(gè)所述輸出引腳處分別設(shè)有輸出寄存器，所述處理器的每個(gè)輸出引腳分別連接信號(hào)線，所述處理器通過(guò)連接在每個(gè)所述輸出引腳上的所述信號(hào)線與所述存儲(chǔ)器連接，所述處理器和所述存儲(chǔ)器之間通過(guò)一數(shù)據(jù)選通信號(hào)和多個(gè)數(shù)據(jù)信號(hào)進(jìn)行通信，所述數(shù)據(jù)信號(hào)的寬度與所述數(shù)據(jù)選通信號(hào)的寬度相同，所述信號(hào)線包括一用來(lái)傳輸所述數(shù)據(jù)選通信號(hào)的第一信號(hào)線和多個(gè)分別用來(lái)傳輸所述數(shù)據(jù)信號(hào)的第二信號(hào)線；所述時(shí)序控制方法包括：

步驟s1、通過(guò)對(duì)應(yīng)每個(gè)所述數(shù)據(jù)信號(hào)的輸出寄存器調(diào)整所述數(shù)據(jù)信號(hào)的延遲時(shí)間，使所述數(shù)據(jù)選通信號(hào)和每個(gè)所述數(shù)據(jù)信號(hào)同時(shí)由所述處理器端到達(dá)所述存儲(chǔ)器端；

步驟s2、通過(guò)對(duì)應(yīng)所述數(shù)據(jù)選通信號(hào)的輸出寄存器調(diào)整所述數(shù)據(jù)選通信號(hào)的延遲時(shí)間，使所述數(shù)據(jù)選通信號(hào)先于所述數(shù)據(jù)信號(hào)一個(gè)時(shí)鐘周期由所述處理器端到達(dá)所述存儲(chǔ)器端；

步驟s3、通過(guò)對(duì)應(yīng)所述數(shù)據(jù)選通信號(hào)的輸出寄存器調(diào)整所述數(shù)據(jù)選通信號(hào)的延遲時(shí)間，使所述數(shù)據(jù)選通信號(hào)先于所述數(shù)據(jù)信號(hào)半個(gè)時(shí)鐘周期由所述處理器端到達(dá)所述存儲(chǔ)器端。

優(yōu)選的，所述存儲(chǔ)器為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。

優(yōu)選的，所述存儲(chǔ)器周期性的對(duì)所述數(shù)據(jù)信號(hào)進(jìn)行采樣，所述步驟s3中，所述數(shù)據(jù)選通信號(hào)先于所述數(shù)據(jù)信號(hào)半個(gè)時(shí)鐘周期由所述處理器端到達(dá)所述存儲(chǔ)器端后，所述存儲(chǔ)器對(duì)所述數(shù)據(jù)信號(hào)采樣的采樣點(diǎn)對(duì)準(zhǔn)所述數(shù)據(jù)選通信號(hào)周期的邊沿。

優(yōu)選的，所述第二信號(hào)線數(shù)量為8條。

優(yōu)選的，所述步驟2中，通過(guò)多個(gè)所述輸出寄存器依次對(duì)每條所述第二信號(hào)線傳輸?shù)乃鰯?shù)據(jù)信號(hào)進(jìn)行延遲。

優(yōu)選的，對(duì)所述數(shù)據(jù)信號(hào)延遲一預(yù)定的延遲單位，并延遲多次，直到所述存儲(chǔ)器出錯(cuò)。

優(yōu)選的，所述步驟s3中包括

步驟s31、對(duì)所述數(shù)據(jù)選通信號(hào)延遲一預(yù)定的延遲單位，并延遲多次，直到所述存儲(chǔ)器出錯(cuò)；

步驟s32、使所述數(shù)據(jù)選通信號(hào)減少延遲或者再增加延遲所述步驟s31中延遲的總時(shí)間的一半。

優(yōu)選的，所述延遲單位為所述寄存器的最小延遲單位。

本發(fā)明的有益效果：使同一組信號(hào)中的數(shù)據(jù)信號(hào)同時(shí)由處理器端到達(dá)存儲(chǔ)器端，有效增加有效穩(wěn)定性余量窗口，提高系統(tǒng)穩(wěn)定性；調(diào)整所述數(shù)據(jù)選通信號(hào)的延遲時(shí)間，使所述數(shù)據(jù)選通信號(hào)先于所述數(shù)據(jù)信號(hào)半個(gè)時(shí)鐘周期由所述處理器端到達(dá)所述存儲(chǔ)器端，從而使存儲(chǔ)器對(duì)所述數(shù)據(jù)信號(hào)采樣的采樣點(diǎn)對(duì)準(zhǔn)所述數(shù)據(jù)選通信號(hào)周期的邊沿，優(yōu)化采樣點(diǎn)。

附圖說(shuō)明

圖1為現(xiàn)有技術(shù)中，ddr端和ddr控制端接收到數(shù)據(jù)選通信號(hào)dqs和數(shù)據(jù)信號(hào)dq0-dq7后，數(shù)據(jù)選通信號(hào)dqs和數(shù)據(jù)信號(hào)dq0-dq7之間的關(guān)系的示意圖；

圖2為本發(fā)明的一個(gè)優(yōu)選的實(shí)施例中，用于雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)數(shù)據(jù)傳輸中的時(shí)序控制方法的流程圖；

圖3為本發(fā)明的一個(gè)優(yōu)選的實(shí)施例中，步驟s3的流程圖；

圖4-8為本發(fā)明的一個(gè)優(yōu)選的實(shí)施例中，用于雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)數(shù)據(jù)傳輸中的時(shí)序控制方法的流程示意圖。

具體實(shí)施方式

需要說(shuō)明的是，在不沖突的情況下，下述技術(shù)方案，技術(shù)特征之間可以相互組合。

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式作進(jìn)一步的說(shuō)明：

如圖2-8所示，一種用于雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)數(shù)據(jù)傳輸中的時(shí)序控制方法，上述雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)包括：處理器和存儲(chǔ)器，上述處理器上設(shè)有多個(gè)輸出引腳，每個(gè)上述輸出引腳處分別設(shè)有輸出寄存器，上述處理器的每個(gè)輸出引腳分別連接信號(hào)線，上述處理器通過(guò)連接在每個(gè)上述輸出引腳上的上述信號(hào)線與上述存儲(chǔ)器連接，上述處理器和上述存儲(chǔ)器之間通過(guò)一數(shù)據(jù)選通信號(hào)和多個(gè)數(shù)據(jù)信號(hào)進(jìn)行通信，上述數(shù)據(jù)信號(hào)的寬度與上述數(shù)據(jù)選通信號(hào)的寬度相同，上述信號(hào)線包括一用來(lái)傳輸上述數(shù)據(jù)選通信號(hào)的第一信號(hào)線和多個(gè)分別用來(lái)傳輸上述數(shù)據(jù)信號(hào)的第二信號(hào)線；上述時(shí)序控制方法包括：

步驟s1、通過(guò)對(duì)應(yīng)每個(gè)上述數(shù)據(jù)信號(hào)的輸出寄存器調(diào)整上述數(shù)據(jù)信號(hào)的延遲時(shí)間，使上述數(shù)據(jù)選通信號(hào)和每個(gè)上述數(shù)據(jù)信號(hào)同時(shí)由上述處理器端到達(dá)上述存儲(chǔ)器端；

步驟s2、通過(guò)對(duì)應(yīng)上述數(shù)據(jù)選通信號(hào)的輸出寄存器調(diào)整上述數(shù)據(jù)選通信號(hào)的延遲時(shí)間，使上述數(shù)據(jù)選通信號(hào)先于上述數(shù)據(jù)信號(hào)一個(gè)時(shí)鐘周期由上述處理器端到達(dá)上述存儲(chǔ)器端；

步驟s3、通過(guò)對(duì)應(yīng)上述數(shù)據(jù)選通信號(hào)的輸出寄存器調(diào)整上述數(shù)據(jù)選通信號(hào)的延遲時(shí)間，使上述數(shù)據(jù)選通信號(hào)先于上述數(shù)據(jù)信號(hào)半個(gè)時(shí)鐘周期由上述處理器端到達(dá)上述存儲(chǔ)器端；

上述存儲(chǔ)器為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。

在本實(shí)施例中，在進(jìn)行寫(xiě)操作時(shí)，在數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)從處理器傳輸?shù)酱鎯?chǔ)器的過(guò)程中，由于傳輸條件和傳輸距離的影響，可能會(huì)使得dqs與dq的相位關(guān)系發(fā)生改變，因此首先要對(duì)通過(guò)對(duì)應(yīng)每個(gè)上述數(shù)據(jù)信號(hào)的輸出寄存器調(diào)整上述數(shù)據(jù)信號(hào)的延遲時(shí)間，使上述數(shù)據(jù)選通信號(hào)和每個(gè)上述數(shù)據(jù)信號(hào)同時(shí)由上述處理器端到達(dá)上述存儲(chǔ)器端，然后通過(guò)對(duì)應(yīng)上述數(shù)據(jù)選通信號(hào)的輸出寄存器調(diào)整上述數(shù)據(jù)選通信號(hào)的延遲時(shí)間，使上述數(shù)據(jù)選通信號(hào)先于上述數(shù)據(jù)信號(hào)半個(gè)時(shí)鐘周期由上述處理器端到達(dá)上述存儲(chǔ)器端，上述存儲(chǔ)器周期性的對(duì)上述數(shù)據(jù)信號(hào)進(jìn)行采樣，上述步驟s3中，上述數(shù)據(jù)選通信號(hào)先于上述數(shù)據(jù)信號(hào)半個(gè)時(shí)鐘周期由上述處理器端到達(dá)上述存儲(chǔ)器端后，上述存儲(chǔ)器對(duì)上述數(shù)據(jù)信號(hào)采樣的采樣點(diǎn)對(duì)準(zhǔn)上述數(shù)據(jù)選通信號(hào)周期的邊沿。

此時(shí)，有效穩(wěn)定性余量窗口最大，有效穩(wěn)定性余量窗口大小和實(shí)際的時(shí)鐘周期相等，提高了系統(tǒng)穩(wěn)定性，解決了ddr信號(hào)線不等長(zhǎng)引起的ddr不穩(wěn)定問(wèn)題，也解決了現(xiàn)有技術(shù)中通過(guò)使信號(hào)線等長(zhǎng)保證信號(hào)同時(shí)到達(dá)帶來(lái)的布局面積(layout)增大的問(wèn)題；上述存儲(chǔ)器對(duì)上述數(shù)據(jù)信號(hào)采樣的采樣點(diǎn)對(duì)準(zhǔn)上述數(shù)據(jù)選通信號(hào)周期的邊沿，優(yōu)化了采樣點(diǎn)。

本發(fā)明較佳的實(shí)施例中，上述第二信號(hào)線數(shù)量為8條。

本發(fā)明較佳的實(shí)施例中，上述步驟2中，通過(guò)多個(gè)上述輸出寄存器依次對(duì)每條上述第二信號(hào)線傳輸?shù)纳鲜鰯?shù)據(jù)信號(hào)進(jìn)行延遲。

在本實(shí)施例中，先對(duì)dq0延遲，然后依次對(duì)dq1-dq7延遲。

本發(fā)明較佳的實(shí)施例中，對(duì)上述數(shù)據(jù)信號(hào)延遲一預(yù)定的延遲單位，并延遲多次，直到上述存儲(chǔ)器出錯(cuò)，上述延遲單位為上述寄存器的最小延遲單位。。

在本實(shí)施例中，存儲(chǔ)器出錯(cuò)說(shuō)明數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)同時(shí)達(dá)到。

本發(fā)明較佳的實(shí)施例中，上述步驟s3中包括

步驟s31、對(duì)上述數(shù)據(jù)選通信號(hào)延遲一預(yù)定的延遲單位，并延遲多次，直到上述存儲(chǔ)器出錯(cuò)；

步驟s32、使上述數(shù)據(jù)選通信號(hào)減少延遲或者再增加延遲上述步驟s31中延遲的總時(shí)間的一半；

上述延遲單位為上述寄存器的最小延遲單位。

在一個(gè)實(shí)施例中，在進(jìn)行讀操作時(shí)，也可以利用上述方法，即通過(guò)依次對(duì)數(shù)據(jù)信號(hào)進(jìn)行延遲，使數(shù)據(jù)信號(hào)同時(shí)由存儲(chǔ)器到達(dá)控制器，然后調(diào)整數(shù)據(jù)選通信號(hào)和/或數(shù)據(jù)信號(hào)的延遲，使數(shù)據(jù)信號(hào)采樣的采樣點(diǎn)對(duì)準(zhǔn)上述數(shù)據(jù)選通信號(hào)周期的邊沿，從而提高系統(tǒng)穩(wěn)定性并優(yōu)化采樣點(diǎn)。

通過(guò)說(shuō)明和附圖，給出了具體實(shí)施方式的特定結(jié)構(gòu)的典型實(shí)施例，基于本發(fā)明精神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。

對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說(shuō)明后，各種變化和修正無(wú)疑將顯而易見(jiàn)。因此，所附的權(quán)利要求書(shū)應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書(shū)范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。