存儲(chǔ)器系統(tǒng)的制作方法
【專利摘要】一種存儲(chǔ)器系統(tǒng)，其中，存儲(chǔ)單元適于在擦除、編程或讀取操作中使用所述局部字線上的電壓；所述控制NMOS管的源極連接所述局部字線，漏極連接所述全局字線，柵極連接所述信號(hào)線；所述控制單元適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)后，輸出第一控制信號(hào)和第二控制信號(hào)，所述第一控制信號(hào)具有第一脈沖，所述第二控制信號(hào)具有第二脈沖，所述第一脈沖和第二脈沖非交疊且所述第二脈沖遲于所述第一脈沖；所述第一放電單元適于接收所述第一控制信號(hào)，在所述第一脈沖期間對(duì)所述全局字線進(jìn)行放電；所述第二放電單元適于接收所述第二控制信號(hào)，在所述第二脈沖期間對(duì)所述信號(hào)線進(jìn)行放電。
【專利說明】存儲(chǔ)器系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種存儲(chǔ)器系統(tǒng)。

【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，存儲(chǔ)器需求快速增長。所述存儲(chǔ)器可以包括:呈矩陣排布的存儲(chǔ)單元，以及用于選擇所述存儲(chǔ)單元并提供驅(qū)動(dòng)信號(hào)的多條位線、多條源線、多條字線以及多條控制柵線。一個(gè)存儲(chǔ)單元可以為一個(gè)存儲(chǔ)位(bit)。
[0003]位于同一列的存儲(chǔ)單元連接與同一條位線和同一條源線連接，相鄰兩行存儲(chǔ)單元共用一條字線，每行存儲(chǔ)單元連接兩條控制柵線。通過對(duì)位線、源線、字線和控制柵線施加不同的電壓，可以實(shí)現(xiàn)擦除、編程或讀取操作。
[0004]在所述擦除、編程或讀取操作中，通常會(huì)施加較高的電壓，例如8.5V或IlV的電壓至相應(yīng)的位線、源線、字線或控制柵線，擦除、編程或讀取操作結(jié)束后需要對(duì)其已施加的操作電壓進(jìn)行釋放，但是，目前的現(xiàn)有技術(shù)易出現(xiàn)對(duì)已施加電壓釋放不徹底的問題。


【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是現(xiàn)有技術(shù)易出現(xiàn)對(duì)已施加的存儲(chǔ)器操作電壓釋放不徹底的問題。
[0006]為解決上述問題，本發(fā)明技術(shù)方案提供一種存儲(chǔ)器系統(tǒng)，包括:存儲(chǔ)單元、局部字線、全局字線、信號(hào)線、控制NMOS管、第一放電單元、第二放電單元和控制單元；
[0007]所述存儲(chǔ)單元適于在擦除、編程或讀取操作中使用所述局部字線上的電壓；
[0008]所述控制NMOS管的源極連接所述局部字線，漏極連接所述全局字線，柵極連接所述信號(hào)線；
[0009]所述控制單元適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)后，輸出第一控制信號(hào)和第二控制信號(hào)，所述第一控制信號(hào)具有第一脈沖，所述第二控制信號(hào)具有第二脈沖，所述第一脈沖和第二脈沖非交疊且所述第二脈沖遲于所述第一脈沖；
[0010]所述第一放電單元適于接收所述第一控制信號(hào)，在所述第一脈沖期間對(duì)所述全局字線進(jìn)行放電；
[0011]所述第二放電單元適于接收所述第二控制信號(hào)，在所述第二脈沖期間對(duì)所述信號(hào)線進(jìn)行放電。
[0012]可選的，所述第一脈沖和第二脈沖均為正相脈沖，所述第一脈沖的下降沿與所述第二脈沖的上升沿對(duì)應(yīng)。
[0013]可選的，所述控制單元包括:
[0014]第一米樣單兀，適于米樣所述全局字線以輸出第一米樣電壓；
[0015]第二采樣單元，適于采樣所述信號(hào)線以輸出第二采樣電壓；
[0016]信號(hào)產(chǎn)生單元，適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)后，根據(jù)所述第一米樣電壓大于或等于第一閾值產(chǎn)生所述第一脈沖，根據(jù)所述第一米樣電壓小于第一閾值且所述第二采樣電壓大于第二閾值產(chǎn)生所述第二脈沖。
[0017]可選的，所述信號(hào)產(chǎn)生單元包括:第一 PMOS管、第一 NMOS管、第二 PMOS管、第二NMOS管、第一反相器、第二反相器、第一 D觸發(fā)器電路、與門電路、與非門電路和第二 D觸發(fā)器電路；
[0018]所述第一 PMOS管的源極連接電源電壓，所述第一 PMOS管的漏極連接所述第一NMOS管的漏極和第一反相器的輸入端，所述第一 PMOS管的柵極連接所述第一 NMOS管的柵極并適于輸入所述第一采樣電壓，所述第一 NMOS管的源極接地；
[0019]所述第一 D觸發(fā)器的時(shí)鐘端連接所述第一反相器的輸出端，所述第一 D觸發(fā)器的輸入端連接所述電源電壓，所述第一 D觸發(fā)器的復(fù)位端連接所述與門電路的第二輸入端、所述與非門的第二輸入端和所述第二 D觸發(fā)器的輸出端，所述第一 D觸發(fā)器的輸出端連接所述第二反相器的輸入端和所述與非門電路的第一輸入端并適于輸出所述第二控制信號(hào);
[0020]所述第二反相器的輸出端連接所述與門電路的第一輸入端；
[0021]所述與門電路的輸出端適于輸出所述第一控制信號(hào)；
[0022]所述第二 PMOS管的源極連接所述電源電壓，所述第二 PMOS管的漏極連接所述第二 NMOS管的漏極和所述與非門電路的第三輸入端，所述第二 PMOS管的柵極連接所述第二NMOS管的柵極并適于輸入所述第二采樣電壓，所述第二 NMOS管的源極接地；
[0023]所述與非門電路的輸出端連接所述第二 D觸發(fā)器的復(fù)位端；
[0024]所述第二 D觸發(fā)器的輸入端連接所述電源電壓，所述第二 D觸發(fā)器的時(shí)鐘端適于接收所述擦除、編程或讀取操作的結(jié)束信號(hào)。
[0025]可選的，所述電源電壓為1V-3V。
[0026]可選的，所述與門電路包括:與非門和第三反相器；
[0027]所述與非門的第一輸入端為所述與門電路的第一輸入端，所述與非門的第二輸入端為所述與門電路的第二輸入端，所述與非門的輸出端連接所述第三反相器的輸入端，所述第三反相器的輸出端為所述與門電路的輸出端。
[0028]可選的，存儲(chǔ)器系統(tǒng)還包括:第三放電單元；
[0029]所述第三放電單元適于在所述第二脈沖結(jié)束后對(duì)所述全局字線進(jìn)行放電。
[0030]可選的，所述第三放電單元的放電速度大于所述第一放電單元的放電速度。
[0031]可選的，所述存儲(chǔ)器系統(tǒng)還包括:第四放電單元；
[0032]所述第四放電單元適于在所述第二脈沖結(jié)束后對(duì)所述信號(hào)線進(jìn)行放電。
[0033]可選的，所述第四放電單元的放電速度大于所述第二放電單元的放電速度。
[0034]與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案的全局字線和信號(hào)線控制了局部字線上的電壓，存儲(chǔ)單元在擦除、編程或讀取操作中使用局部字線上的電壓，擦除、編程或讀取操作結(jié)束后，先利用第一放電單元對(duì)全局字線進(jìn)行放電，當(dāng)全局字線上的電壓達(dá)到一定值時(shí)，再利用第二放電單元對(duì)信號(hào)線進(jìn)行放電，可以確保放電徹底。

【專利附圖】

【附圖說明】
[0035]圖1是本發(fā)明實(shí)施例的存儲(chǔ)器系統(tǒng)的一結(jié)構(gòu)示意圖；
[0036]圖2是本發(fā)明實(shí)施例的信號(hào)產(chǎn)生單元的結(jié)構(gòu)示意圖；
[0037]圖3是本發(fā)明實(shí)施例的信號(hào)波形示意圖；
[0038]圖4是本發(fā)明實(shí)施例的存儲(chǔ)器系統(tǒng)的另一結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0039]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0040]如圖1所示，本發(fā)明實(shí)施例提供一種存儲(chǔ)器系統(tǒng)，包括:存儲(chǔ)單元1、局部字線LWL、全局字線GWL，信號(hào)線CSL、控制NMOS管CMP、第一放電單元2、第二放電單元3和控制單元4。
[0041]所述存儲(chǔ)單元I適于在擦除、編程或讀取操作中使用所述局部字線LWL上的電壓。
[0042]所述控制NMOS管CMP的源極連接所述局部字線LWL，漏極連接所述全局字線GWL，柵極連接所述信號(hào)線CSL。
[0043]所述控制單元4適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)RMPDN后，輸出第一控制信號(hào)RMPDNl和第二控制信號(hào)RMPDN2。所述第一控制信號(hào)RMPDNl具有第一脈沖，所述第二控制信號(hào)RMPDN2具有第二脈沖，所述第一脈沖和第二脈沖非交疊且所述第二脈沖遲于所述第一脈沖。
[0044]所述第一放電單元2適于接收所述第一控制信號(hào)RMPDN1，在所述第一脈沖期間對(duì)所述全局字線GWL進(jìn)行放電，所述第二放電單元3適于接收所述第二控制信號(hào)RMPDN2，在所述第二脈沖期間對(duì)所述信號(hào)線CSL進(jìn)行放電。
[0045]在對(duì)存儲(chǔ)單元I的擦除、編程或讀取操作中，全局字線GWL上的電壓可以為8.5V,信號(hào)線CSL的電壓為IIV，控制NMOS管CMP導(dǎo)通，使得局部字線LWL上的電壓也為8.5V。
[0046]上述三個(gè)電壓需要在擦除、編程或讀取操作結(jié)束后進(jìn)行放電。若信號(hào)線CSL的電壓為IlV和全局字線GWL同時(shí)放電，會(huì)導(dǎo)致信號(hào)線CSL放電到一定程度后使控制NMOS管CMP截止，那么局部字線LWL上的電壓就無法繼續(xù)放電。所以，本實(shí)施例先利用第一放電單元2對(duì)全局字線GWL進(jìn)行放電，當(dāng)全局字線GWL上的電壓達(dá)到一定值時(shí)，再利用第二放電單元3對(duì)信號(hào)線CSL進(jìn)行放電，避免了放電不徹底的問題。
[0047]所述控制單元4可以包括:
[0048]第一米樣單兀,適于米樣所述全局字線GWL以輸出第一米樣電壓NOO ；
[0049]第二米樣單兀，適于米樣所述信號(hào)線CSL以輸出第二米樣電壓MOO ；
[0050]信號(hào)產(chǎn)生單元，適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)后，根據(jù)所述第一米樣電壓NOO大于或等于第一閾值產(chǎn)生所述第一脈沖,根據(jù)所述第一米樣電壓NOO小于第一閾值且所述第二米樣電壓MOO大于第二閾值產(chǎn)生所述第二脈沖。
[0051]如圖2所示，所述信號(hào)產(chǎn)生單元可以包括:第一 PMOS管MP1、第一 NMOS管麗1、第二 PMOS管MP2、第二 NMOS管麗2、第一反相器41、第二反相器42、第一 D觸發(fā)器電路43、與門電路44、與非門電路45和第二 D觸發(fā)器電路46。
[0052]所述第一 PMOS管MPl的源極連接電源電壓VDD，所述第一 PMOS管MPl的漏極連接所述第一 NMOS管MNl的漏極和第一反相器41的輸入端，所述第一 PMOS管MPl的柵極連接所述第一 NMOS管麗I的柵極并適于輸入所述第一采樣電壓NOO，所述第一 NMOS管MNl的源極接地GND。
[0053]所述第一 D觸發(fā)器43的時(shí)鐘端CLK連接所述第一反相器41的輸出端，所述第一D觸發(fā)器41的輸入端D連接所述電源電壓VDD，所述第一 D觸發(fā)器43的復(fù)位端RN連接所述與門電路45的第二輸入端、所述與非門44的第二輸入端和所述第二 D觸發(fā)器46的輸出端Q，所述第一 D觸發(fā)器43的輸出端Q連接所述第二反相器42的輸入端和所述與非門電路45的第一輸入端并適于輸出所述第二控制信號(hào)RMPDN2。
[0054]所述第二反相器42的輸出端連接所述與門電路44的第一輸入端。所述與門電路44的輸出端適于輸出所述第一控制信號(hào)RMPDNl。
[0055]所述第二 PMOS管MP2的源極連接所述電源電壓VDD，所述第二 PMOS管MP2的漏極連接所述第二 NMOS管麗2的漏極和所述與非門電路45的第三輸入端。所述第二 PMOS管MP2的柵極連接所述第二 NMOS管MN2的柵極并適于輸入所述第二采樣電壓M00，所述第二NMOS管MN2的源極接地GND。
[0056]所述與非門電路45的輸出端連接所述第二 D觸發(fā)器46的復(fù)位端RN。所述第二 D觸發(fā)器46的輸入端D連接所述電源電壓VDD，所述第二 D觸發(fā)器的時(shí)鐘端CLK適于接收所述擦除、編程或讀取操作的結(jié)束信號(hào)A。本領(lǐng)域技術(shù)人員可以實(shí)際情況對(duì)第一閾值和第二閾值進(jìn)行設(shè)定。
[0057]所述第一脈沖和第二脈沖可以均為正相脈沖，所述第一脈沖的下降沿與所述第二脈沖的上升沿對(duì)應(yīng)。
[0058]以下實(shí)施例以“ I”代表高電平，“O”代表低電平進(jìn)行說明。
[0059]所述第一 D觸發(fā)器43和第二 D觸發(fā)器46可以均為下降沿觸發(fā)，即時(shí)鐘端CLK的信號(hào)由“I”變?yōu)椤癘”時(shí)，輸出端Q的信號(hào)更新為輸入端D的信號(hào)。所述第一 D觸發(fā)器43和第二 D觸發(fā)器46的復(fù)位端的信號(hào)由“I”變?yōu)椤癘”時(shí)，輸出端Q的信號(hào)變?yōu)椤癘”，即D觸發(fā)器被復(fù)位。
[0060]所述第一采樣電壓NOO可以是由全局字線GWL的電壓分壓得到的，第二采樣電壓MOO可以是由信號(hào)線CSL的電壓分壓得到的。所述擦除、編程或讀取操作中，第一采樣電壓NOO的電壓值為電源電壓的電壓值的(65% -100% )，第二采樣電壓MOO的電壓值為電源電壓的電壓值的(65% -100% )，電源電壓可以為1V-3V。
[0061]假設(shè)電源電壓為1.5V，擦除、編程或讀取操作結(jié)束后，擦除、編程或讀取操作的結(jié)束信號(hào)A由“I”變?yōu)椤?”，擦除、編程或讀取操作中第一采樣電壓NOO為IV、第二采樣電壓MOO 為 IV。
[0062]結(jié)合圖2和圖3所示，擦除、編程或讀取操作時(shí)，第二采樣電壓MOO為IV，第二NMOS管麗2導(dǎo)通，與非門電路45的第三輸入端輸入“0”，與非門電路45的輸出信號(hào)HVDOWNb為“ I ”，第二 D觸發(fā)器46的輸出信號(hào)RMPDN為“0”，第一觸發(fā)器43被復(fù)位，第一觸發(fā)器43輸出的第二控制信號(hào)RMPDN2為“0”，與門電路44輸出的第一控制信號(hào)RMPDNl為“O”。
[0063]當(dāng)擦除、編程或讀取操作的結(jié)束信號(hào)A變?yōu)橛伞?I”變?yōu)椤癘”時(shí)，第二 D觸發(fā)器46的輸出信號(hào)RMPDN由“O”變?yōu)椤?”，與門電路44輸出的第一控制信號(hào)RMPDNl由“O”變?yōu)椤?I ”，而第二控制信號(hào)RMPDN2保持不變。此時(shí)，第一放電單元2開始對(duì)全局字線GWL進(jìn)行放電，全局字線GWL的電壓逐漸降低，第一采樣電壓NOO也相應(yīng)降低。
[0064]當(dāng)全局字線GWL的電壓降低到第一閾值VTl時(shí)，第一采樣電壓NOO降低到一定值，使得第一 NMOS管麗I截止，而第一 PMOS管導(dǎo)通，第一觸發(fā)器43的時(shí)鐘端CLK由“ I”變?yōu)椤癘”，所以第二控制信號(hào)RMPDN2由“O”變?yōu)椤?I”，而第一控制信號(hào)RMPDNl由“ I”變?yōu)椤癘”。此時(shí)，第一放電單元2停止對(duì)全局字線GWL進(jìn)行放電，第二放電單元3開始對(duì)信號(hào)線CSL進(jìn)行放電，第二采樣電壓MOO逐漸降低。
[0065]當(dāng)信號(hào)線CSL的電壓降低到第二閾值VT2時(shí)，第二采樣電壓MOO降低到一定值，使得第二 NMOS管麗2截止，而第二 PMOS管MP2導(dǎo)通，與非門電路45的第三輸入端由“O”變?yōu)椤?”，與非門電路45的輸出信號(hào)HVDOWNb為“O”變?yōu)椤?”，第二 D觸發(fā)器的輸出信號(hào)RMPDN由“I”變?yōu)椤?”，第一觸發(fā)器43被復(fù)位，第二控制信號(hào)RMPDN2由“I”變?yōu)椤癘”。
[0066]所述與門電路44包括:與非門441和第三反相器442。
[0067]所述與非門441的第一輸入端為所述與門電路44的第一輸入端，所述與非門441的第二輸入端為所述與門電路44的第二輸入端，所述與非門441的輸出端連接所述第三反相器442的輸入端，所述第三反相器442的輸出端為所述與門電路44的輸出端。
[0068]如圖4所示，本實(shí)施例所述的存儲(chǔ)器系統(tǒng)還可以包括:第三放電單元5。
[0069]所述第三放電單元5適于在所述第二脈沖結(jié)束后對(duì)所述全局字線GWL進(jìn)行放電。所述第三放電單元5的放電速度大于所述第一放電單元2的放電速度。
[0070]本實(shí)施例所述的存儲(chǔ)器系統(tǒng)還可以包括:第四放電單元6。
[0071]所述第四放電單元6適于在所述第二脈沖結(jié)束后對(duì)所述信號(hào)線CSL進(jìn)行放電。所述第四放電單元6的放電速度大于所述第二放電單元3的放電速度。
[0072]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種存儲(chǔ)器系統(tǒng)，其特征在于，包括:存儲(chǔ)單元、局部字線、全局字線、信號(hào)線、控制NMOS管、第一放電單元、第二放電單元和控制單元； 所述存儲(chǔ)單元適于在擦除、編程或讀取操作中使用所述局部字線上的電壓； 所述控制NMOS管的源極連接所述局部字線，漏極連接所述全局字線，柵極連接所述信號(hào)線； 所述控制單元適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)后，輸出第一控制信號(hào)和第二控制信號(hào)，所述第一控制信號(hào)具有第一脈沖，所述第二控制信號(hào)具有第二脈沖，所述第一脈沖和第二脈沖非交疊且所述第二脈沖遲于所述第一脈沖； 所述第一放電單元適于接收所述第一控制信號(hào)，在所述第一脈沖期間對(duì)所述全局字線進(jìn)行放電； 所述第二放電單元適于接收所述第二控制信號(hào)，在所述第二脈沖期間對(duì)所述信號(hào)線進(jìn)行放電。
2.如權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述第一脈沖和第二脈沖均為正相脈沖，所述第一脈沖的下降沿與所述第二脈沖的上升沿對(duì)應(yīng)。
3.如權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述控制單元包括: 第一米樣單兀，適于米樣所述全局字線以輸出第一米樣電壓； 第二采樣單元，適于采樣所述信號(hào)線以輸出第二采樣電壓； 信號(hào)產(chǎn)生單元，適于在接收到所述擦除、編程或讀取操作的結(jié)束信號(hào)后，根據(jù)所述第一米樣電壓大于或等于第一閾值產(chǎn)生所述第一脈沖，根據(jù)所述第一米樣電壓小于第一閾值且所述第二采樣電壓大于第二閾值產(chǎn)生所述第二脈沖。
4.如權(quán)利要求3所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述信號(hào)產(chǎn)生單元包括:第一PMOS管、第一 NMOS管、第二 PMOS管、第二 NMOS管、第一反相器、第二反相器、第一 D觸發(fā)器電路、與門電路、與非門電路和第二 D觸發(fā)器電路； 所述第一 PMOS管的源極連接電源電壓，所述第一 PMOS管的漏極連接所述第一 NMOS管的漏極和第一反相器的輸入端，所述第一 PMOS管的柵極連接所述第一 NMOS管的柵極并適于輸入所述第一采樣電壓，所述第一 NMOS管的源極接地； 所述第一 D觸發(fā)器的時(shí)鐘端連接所述第一反相器的輸出端，所述第一 D觸發(fā)器的輸入端連接所述電源電壓，所述第一 D觸發(fā)器的復(fù)位端連接所述與門電路的第二輸入端、所述與非門的第二輸入端和所述第二 D觸發(fā)器的輸出端，所述第一 D觸發(fā)器的輸出端連接所述第二反相器的輸入端和所述與非門電路的第一輸入端并適于輸出所述第二控制信號(hào)； 所述第二反相器的輸出端連接所述與門電路的第一輸入端； 所述與門電路的輸出端適于輸出所述第一控制信號(hào)； 所述第二 PMOS管的源極連接所述電源電壓，所述第二 PMOS管的漏極連接所述第二NMOS管的漏極和所述與非門電路的第三輸入端，所述第二 PMOS管的柵極連接所述第二NMOS管的柵極并適于輸入所述第二采樣電壓，所述第二 NMOS管的源極接地； 所述與非門電路的輸出端連接所述第二 D觸發(fā)器的復(fù)位端； 所述第二 D觸發(fā)器的輸入端連接所述電源電壓，所述第二 D觸發(fā)器的時(shí)鐘端適于接收所述擦除、編程或讀取操作的結(jié)束信號(hào)。
5.如權(quán)利要求4所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述電源電壓為1V-3V。
6.如權(quán)利要求4所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述與門電路包括:與非門和第三反相器； 所述與非門的第一輸入端為所述與門電路的第一輸入端，所述與非門的第二輸入端為所述與門電路的第二輸入端，所述與非門的輸出端連接所述第三反相器的輸入端，所述第三反相器的輸出端為所述與門電路的輸出端。
7.如權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，還包括:第三放電單元； 所述第三放電單元適于在所述第二脈沖結(jié)束后對(duì)所述全局字線進(jìn)行放電。
8.如權(quán)利要求7所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述第三放電單元的放電速度大于所述第一放電單元的放電速度。
9.如權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，還包括:第四放電單元； 所述第四放電單元適于在所述第二脈沖結(jié)束后對(duì)所述信號(hào)線進(jìn)行放電。
10.如權(quán)利要求9所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述第四放電單元的放電速度大于所述第二放電單元的放電速度。
【文檔編號(hào)】G11C8/08GK104464789SQ201410857335
【公開日】2015年3月25日 申請(qǐng)日期:2014年12月30日 優(yōu)先權(quán)日:2014年12月30日
【發(fā)明者】胡劍, 楊光軍 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司