存儲器比較刷新電路模塊的制作方法
【專利摘要】本實用新型涉及智能設備存儲器比較刷新電路，公開了一種低功耗存儲器實時刷新電路模塊。它包括地址譯碼器、時鐘控制單元、刷新單元、基準單元、冗余單元、比較單元，它與存儲器相連接，存儲器包括多個存儲體，每個所述存儲體的一側(cè)均設有一個所述冗余單元，冗余單元將檢測到的對應存儲體因溫度變化而引起的電平信號的變化傳輸給比較單元，比較單元將該信號與基準單元的電平信號進行比較，當該電平信號低于基準單元的電平信號時，地址譯碼器的使能信號有效，地址譯碼器將需要刷新的單元譯碼，傳輸?shù)剿⑿码娐?，刷新電路工作，存儲體得到刷新。在本實用新型中，由于冗余單元能夠及時檢測到存儲體電平的變化，因此刷新電路模塊的功耗顯著降低。
【專利說明】存儲器比較刷新電路模塊
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于電子電路【技術(shù)領(lǐng)域】，涉及智能設備存儲器比較刷新電路，具體說是基于智能設備存儲器因漏電流而使得存儲信息失效而設計的一種低功耗實時刷新電路模塊。
【背景技術(shù)】
[0002]隨著集成電路的發(fā)展，智能設備的存儲器由最初的六管單元到現(xiàn)在的單管存儲器，存儲器的容量越來越大，體積越來越小，由于存儲器漏電流的影響，容易引起存儲信息失效，因此實時刷新電路的功耗較大。為使刷新電路的功耗降低，因特爾公司提出了雙管增益存儲單元結(jié)構(gòu)，旨在促使存儲信息時間得以延長，這樣也就增加了刷新時間，使得刷新功耗降低，但是這項改進仍然存在刷新電路功耗較大的問題。
實用新型內(nèi)容
[0003]本實用新型的目的是提供一種存儲器比較刷新電路模塊，以解決智能設備存儲器實時刷新電路模塊功耗大的問題。
[0004]為解決上述技術(shù)問題，本實用新型所采取的技術(shù)方案如下:
[0005]一種存儲器比較刷新電路模塊，它與存儲器相連接，存儲器包括多個存儲體，它包括地址譯碼器、時鐘控制單元、刷新電路，它還包括基準單元、由多個冗余單元組成的冗余電路、由多個比較單元組成的比較電路，每個所述存儲體的一側(cè)均設有一個所述冗余單元，所述冗余單元與所述時鐘控制單元相連接，所述冗余單元與所述比較單元相連接，所述比較單元與所述基準單元相連接，所述比較單元與所述地址譯碼器相連接，所述地址譯碼器與所述刷新電路相連接，所述刷新電路與所述存儲器相連接。
[0006]所述比較單元的數(shù)量與所述冗余單元的數(shù)量相等,且--對應連接，所述冗余單
元由一個第二 MOS管組成，所述比較單元由一個第三MOS管組成，所述第二 MOS管的漏極與所述第三MOS管的柵極相連接。
[0007]所述時鐘控制單元包括第五MOS管、第六MOS管，所述第五MOS管的柵極與所述第六MOS管的柵極相連接，為時鐘信號CLK的輸入端，所述第六MOS管的源極接地。
[0008]所述基準單元包括第一 MOS管、第四MOS管，所述第一 MOS管的柵極與所述第四MOS管的柵極相連接，所述第一 MOS管的漏極與所述第四MOS管的漏極相連接，所述第一MOS管的源極與所述第五MOS管的漏極相連接，所述第四MOS管的源極與所述第六MOS管的漏極相連接，所述基準單元的輸出電平信號始終處于高電平狀態(tài)。
[0009]所述第二 MOS管的源極與所述第五MOS管的源極相連接，所述第二 MOS管的柵極與所述刷新電路相連接，所述第三MOS管的源極與所述第五MOS管的漏極相連接，所述第三MOS管的漏極與所述第一 MOS管的漏極、所述第四MOS管的漏極相連接,所述第三MOS管的漏極與所述地址譯碼器相連接。
[0010]所述第二 MOS管為PMOS管，所述第三MOS管為PMOS管。[0011]所述第一 MOS管為PMOS管，所述第四MOS管為NMOS管。
[0012]所述第五MOS管為PMOS管，所述第六MOS管為NMOS管。
[0013]本實用新型以因特爾公司的智能設備存儲器的核心存儲單元為存儲體基本結(jié)構(gòu)，為使刷新單元功耗進一步降低，采用分塊加入比較器的方法。將存儲器按照其布局劃分為多個存儲體，在每個存儲體的旁邊設置一個冗余單元，該冗余單元由一個PMOS管構(gòu)成，在冗余單元中電荷存儲時間較核心存儲結(jié)構(gòu)對溫度的敏感程度更為靈敏，一旦由于溫度原因致使存儲體漏電流增加，則該存儲體所對應的冗余單元MOS管電平降低；由于存儲體是也由MOS管構(gòu)成，亞閾值漏電是使得信息失效的主要原因，溫度越高亞閾值漏電越大，信息失效也就越快，而存儲體邊界處由于溫度高，亞閾值漏電嚴重，信息也就較易失效，原來存儲的高電平逐漸降低，當?shù)陀诨鶞孰娖綍r，意味著存儲體必須刷新；冗余單元將檢測到的電平信號傳輸給比較單元，比較單元將該電平信號與基準單元的電平信號進行比較，當該電平信號低于基準單元的電平信號時，該存儲體需要刷新，地址譯碼器的使能信號有效，地址譯碼器將需要刷新的存儲體地址進行譯碼，傳輸?shù)剿⑿码娐?，刷新電路工作，該存儲體得到刷新。在本實用新型中，由于冗余單元能夠及時檢測到存儲體電平的變化，因此刷新電路模塊的功耗顯著降低。
【專利附圖】

【附圖說明】
[0014]圖1是本實用新型的連接框圖；
[0015]圖2是本實用新型的連接電路示意圖；
[0016]圖3是冗余單元、存儲體、存儲器之間的位置關(guān)系圖；
[0017]圖4是核心存儲單元示意圖；
[0018]圖中:1、基準單元，2、冗余單元，3、比較單元，4、地址譯碼器，5、時鐘控制單元，6、刷新電路，7、存儲器，8、存儲體`、9、冗余電路，10、比較電路。
【具體實施方式】
[0019]下面結(jié)合附圖對本實用新型作進一步詳細的說明。
[0020]如圖1至圖3所示的存儲器比較刷新電路模塊，它與存儲器7相連接，存儲器7包括多個存儲體8,它包括地址譯碼器4、時鐘控制單元5、刷新電路6,它還包括基準單元1、由多個冗余單元2組成的冗余電路9、由多個比較單元3組成的比較電路10，每個所述存儲體8的一側(cè)均設有一個冗余單元2，冗余單元2與時鐘控制單元5相連接，冗余單元2與比較單元3相連接，比較單元3與基準單元I相連接，比較單元3與地址譯碼器4相連接，地址譯碼器4與刷新電路6相連接，刷新電路6與存儲器7相連接。
[0021]比較單元3的數(shù)量與冗余單元2的數(shù)量相等,且--對應連接，冗余單元2由一個
第二 MOS管Q2組成，比較單元3由一個第三MOS管Q3組成，第二 MOS管Q2的漏極與第三MOS管Q3的柵極相連接。
[0022]時鐘控制單元5包括第五MOS管Q5、MOS管Q6，第五MOS管Q5的柵極與第六MOS管Q6的柵極相連接，為時鐘信號CLK的輸入端，第六MOS管Q6的源極接地。
[0023]基準單元I包括第一 MOS管Ql、第四MOS管Q4，第一 MOS管Ql的柵極與第四MOS管Q4的柵極相連接，第一 MOS管Ql的漏極與第四MOS管Q4的漏極相連接，第一 MOS管Ql的源極與第五MOS管Q5的漏極相連接，第四MOS管Q4的源極與第六MOS管Q6的漏極相連接，基準單元I的輸出電平信號始終處于高電平狀態(tài)。
[0024]第二 MOS管Q2的源極與第五MOS管Q5的源極相連接，第二 MOS管Q2的柵極與刷新電路6相連接，第三MOS管Q3的源極與第五MOS管Q5的漏極相連接，第三MOS管Q3的漏極與第一 MOS管Ql的漏極、第四MOS管Q4的漏極相連接，第三MOS管Q3的漏極與地址譯碼器4相連接。
[0025]第一 MOS管Ql、第二 MOS管Q2，第三MOS管Q3、第五MOS管Q5為PMOS管，第四MOS管Q4、第六MOS管Q6為NMOS管。
[0026]實施例1
[0027]將200G的存儲器分割為200個存儲體8，在每個存儲體8的旁邊設置I個冗余單元2第二 MOS管Q2 ;當時鐘CLK信號為低電平時，輸入電源Vcc給第五MOS管Q5充電，使得輸出電壓Vout端為高電平；由于基準單元I的輸出電壓始終處在高電平狀態(tài)，因此第一MOS管Ql始終處在截止狀態(tài)；冗余單元2第二 MOS管Q2的輸出電平信號為高電平，比較單元3中的第三MOS管Q3處于截止狀態(tài)，輸出電壓Vout端沒有放電通路并保持高電平不變。
[0028]當某個存儲體8的溫度升高，致使其漏電流增加時，對應的冗余單元2的第二 MOS管Q2的電壓降低，在時鐘CLK信號為高電平即求值階段時，輸出電壓Vout通過第三MOS管Q3、第四MOS管Q4和第六MOS管Q6放電，輸出電壓Vout變?yōu)榈碗娖?，該電平觸發(fā)地址譯碼器4的使能信號，地址譯碼器4通過譯碼將需要刷新的存儲體8的地址信息傳遞給刷新電路6，刷新電路6根據(jù)地址信息完成對存儲體8的刷新作業(yè)。
【權(quán)利要求】
1.一種存儲器比較刷新電路模塊，它與存儲器(7)相連接，存儲器(7)包括多個存儲體(8)，它包括地址譯碼器(4)、時鐘控制單元(5)、刷新電路(6)，其特征在于:它還包括基準單元(I)、由多個冗余單元(2 )組成的冗余電路(9 )、由多個比較單元(3 )組成的比較電路(10)，每個所述存儲體(8)的一側(cè)均設有一個所述冗余單元(2)，所述冗余單元(2)與所述時鐘控制單元(5 )相連接，所述冗余單元(2 )與所述比較單元(3 )相連接，所述比較單元(3 )與所述基準單元(I)相連接，所述比較單元(3)與所述地址譯碼器(4)相連接，所述地址譯碼器(4)與所述刷新電路(6)相連接，所述刷新電路(6)與所述存儲器(7)相連接。
2.根據(jù)權(quán)利要求1所述的存儲器比較刷新電路模塊，其特征在于:所述比較單元(3)的數(shù)量與所述冗余單元(2)的數(shù)量相等,且--對應連接，所述冗余單元(2)由一個第二 MOS管(Q2 )組成，所述比較單元(3 )由一個第三MOS管(Q3 )組成，所述第二 MOS管(Q2 )的漏極與所述第三MOS管(Q3)的柵極相連接。
3.根據(jù)權(quán)利要求1所述的存儲器比較刷新電路模塊，其特征在于:所述時鐘控制單元(5 )包括第五MOS管(Q5 )、第六MOS管(Q6 )，所述第五MOS管(Q5 )的柵極與所述第六MOS管(Q6)的柵極相連接，為時鐘信號CLK的輸入端，所述第六MOS管(Q6)的源極接地。
4.根據(jù)權(quán)利要求1所述的存儲器比較刷新電路模塊，其特征在于:所述基準單元(I)包括第一 MOS管(QI)、第四MOS管(Q4 )，所述第一 MOS管(QI)的柵極與所述第四MOS管(Q4 )的柵極相連接，所述第一 MOS管(Ql)的漏極與所述第四MOS管(Q4)的漏極相連接，所述第一 MOS管(Ql)的源極與所述第五MOS管(Q5)的漏極相連接，所述第四MOS管(Q4)的源極與所述第六MOS管(Q6)的漏極相連接，所述基準單元(I)的輸出電平信號始終處于高電平狀態(tài)。
5.根據(jù)權(quán)利要求1或2或3或4所述的存儲器比較刷新電路模塊，其特征在于:所述第二 MOS管(Q2)的源極與所 述第五MOS管(Q5)的源極相連接，所述第二 MOS管(Q2)的柵極與所述刷新電路(6)相連接，所述第三MOS管(Q3)的源極與所述第五MOS管(Q5)的漏極相連接，所述第三MOS管(Q3)的漏極與所述第一 MOS管(Ql)的漏極、所述第四MOS管(Q4)的漏極相連接，所述第三MOS管(Q3)的漏極與所述地址譯碼器(4)相連接。
6.根據(jù)權(quán)利要求5所述的存儲器比較刷新電路模塊，其特征在于:所述第二MOS管(Q2)為PMOS管，所述第三MOS管(Q3)為PMOS管。
7.根據(jù)權(quán)利要求5所述的存儲器比較刷新電路模塊，其特征在于:所述第一MOS管(Ql)為PMOS管，所述第四MOS管(Q4)為NMOS管。
8.根據(jù)權(quán)利要求5所述的存儲器比較刷新電路模塊，其特征在于:所述第五MOS管(Q5)為PMOS管，所述第六MOS管(Q6)為NMOS管。
【文檔編號】G11C11/406GK203465950SQ201320522421
【公開日】2014年3月5日 申請日期:2013年8月26日 優(yōu)先權(quán)日:2013年8月26日
【發(fā)明者】鄭君, 殷萬君 申請人:鄭君, 殷萬君