半導體存儲裝置制造方法
【專利摘要】根據(jù)一個實施方式，半導體存儲裝置設有NAND串和讀出放大器。NAND串包含保存3級別以上的值的存儲單元晶體管，且NAND串一端連接于位線，在另一端被施加單元源電壓。讀出放大器讀出保存到了存儲單元晶體管的值。半導體存儲裝置在識別保存到了存儲單元晶體管的值為閾值電壓分布最低的值還是其以外的值的情況下，將所述單元源電壓設為第1電壓；在識別保存到了存儲單元晶體管的值為閾值電壓分布最高的值還是其以外的值的情況下，將單元源電壓設為比第1電壓低的第2電壓，在識別為所保存的值為最高的值以外的值的情況下，將位線的電壓設為第2電壓。
【專利說明】半導體存儲裝置
[0001](相關文獻的引用）
[0002] 本申請以基于在2013年3月22日申請的在先日本專利申請2013-061125號的優(yōu) 先權的利益為基礎，并且，為了尋求該利益，其整體內容通過引用包含于此。

【技術領域】
[0003] 這里說明的實施方式涉及半導體存儲裝置。

【背景技術】
[0004] 近年，作為半導體存儲裝置的NAND閃存（NAND flash memory)，例如，對1個存儲 單元寫入4級別的值，存儲2位的數(shù)據(jù)。


【發(fā)明內容】

[0005] 本發(fā)明的實施方式的目的在于提供工作穩(wěn)定性高的半導體存儲裝置。
[0006] 根據(jù)一實施方式，半導體存儲裝置設有NAND串和讀出放大器。NAND串包含保存 3級別以上的值的存儲單元晶體管，且NAND串一端連接于位線，在另一端被施加單元源電 壓。讀出放大器讀出保存到了存儲單元晶體管的值。半導體存儲裝置在識別保存到了存儲 單元晶體管的值為閾值電壓分布最低的值還是其以外的值的情況下，將所述單元源電壓設 為第1電壓；在識別保存到了存儲單元晶體管的值為閾值電壓分布最高的值還是其以外的 值的情況下，將單元源電壓設為比第1電壓低的第2電壓，在識別為所保存的值為最高的值 以外的值的情況下，將位線的電壓設為第2電壓。
[0007] 本發(fā)明能夠提供工作穩(wěn)定性高的半導體存儲裝置。

【專利附圖】

【附圖說明】
[0008] 圖1是表示本實施方式所涉及的半導體存儲裝置的電路圖。
[0009] 圖2是表示本實施方式所涉及的各存儲單元晶體管的閾值電壓分布的圖。
[0010] 圖3 (a)至圖3 (c)是表示施加于存儲單元晶體管的電壓的電路圖，圖3 (a)表 不 "Read_A，，，圖 3 (b)表不 "Read_B，，，圖 3 (c)表不 "Read_C，，。
[0011] 圖4是例示本實施方式所涉及的半導體存儲裝置的讀出工作的時序圖。
[0012] 圖5 (a)以及圖5 (b)是表示施加于Nch晶體管NT3的電壓的電路圖，圖5 (a) 表示單元源電壓為電壓V2的情況，圖5 (b)表示單元源電壓為電壓VI的情況。
[0013] 圖6是表示本實施方式所涉及的第1比較例中的各存儲單元晶體管的閾值電壓分 布的圖。
[0014] 圖7是表示本實施方式所涉及的第2比較例中的各存儲單元晶體管的閾值電壓分 布的圖。
[0015] 圖8是表示本實施方式所涉及的第3比較例中的各存儲單元晶體管的閾值電壓分 布的圖。

【具體實施方式】
[0016] 以下，邊參照附圖邊對更多實施例進行說明。在附圖中，同一符號表示同一或者類 似部分。
[0017] 參照附圖對本實施方式所涉及的半導體存儲裝置進行說明。圖1是表示半導體存 儲裝置的電路圖。本實施方式所涉及的半導體存儲裝置為NAND閃存。
[0018] 如圖1所示，半導體存儲裝置1設有多個NAND串10以及讀出放大器20。另外，在 圖1中，為了使說明簡略化，僅各表示1個NAND串10以及讀出放大器20。從讀出放大器 20引出有位線BL。
[0019] 對NAND串10的構成進行說明。
[0020] NAND串10包括串聯(lián)連接的多個存儲單元晶體管11和分別連接于多個存儲單元晶 體管11的兩端的選擇晶體管12。存儲單元晶體管11是具備電荷蓄積層的晶體管，例如，為 Nch浮柵晶體管或者MONOS (metal-oxide-nitride-oxide-silicon，金屬氧化氮氧化娃)構 造的Nch 晶體管。選擇晶體管 12 為 NchMOSFET(Metal-〇xide_Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應晶體管)。NAND串10其一端連接于位線BL，在另一 端被施加源線的電壓即單元源電壓CELSRC。存儲單元晶體管11其柵連接字線WL。位線BL 側的選擇晶體管12其柵被施加電壓SGD。單元源側的選擇晶體管12其柵被施加電壓SGS。 另外，本說明書中所謂"連接"，意味著處于在其與對象物之間流動電流的關系，包含與對象 物直接接觸的情況和經由導電體或者半導體間接連結于對象物的情況雙方。
[0021] 對讀出放大器20的構成進行說明。
[0022] 讀出放大器20設有Pch晶體管PT1至5、Nch晶體管NT1至6、電容器CP、數(shù)據(jù)鎖 存器A以及數(shù)據(jù)鎖存器B。在電源電壓VDD與單元源電壓CELSRC之間，Pch晶體管PT1 (第 2晶體管)、Nch晶體管NT1 (第3晶體管)、Nch晶體管NT2 (第4晶體管）以及Nch晶體管 NT3 (第1晶體管)串聯(lián)連接。Pch晶體管PT1至5、Nch晶體管NT1至6都是M0SFET。后述 的其他晶體管也同樣。單元源電壓CELSRC為接地電壓GND以上的電壓。電源電壓VDD比 單元源電壓CELSRC高。Nch晶體管NT2與Nch晶體管NT3之間的節(jié)點N1連接Nch晶體管 NT4的一端。Nch晶體管NT4其另一端連接于位線BL。
[0023] Pch晶體管PT1在柵被施加電壓INV。電壓INV如后所述為保持于數(shù)據(jù)鎖存器A 的第1保持電壓。Nch晶體管NT1在柵被施加電壓HLL (第3電壓)。Nch晶體管NT2在柵 被施加電壓XXL (第4電壓)。Nch晶體管NT3在柵被施加電壓INV。Nch晶體管NT4在柵 被施加電壓BLC。
[0024] 電容器CP其一端連接于Nch晶體管NT1與Nch晶體管NT2之間的節(jié)點N2,在另一 端被施加接地電壓GND。
[0025] 在電源電壓VDD與節(jié)點N3之間，設有串聯(lián)連接的Pch晶體管PT2以及Pch晶體 管PT3。Pch晶體管PT2在柵被施加電壓STBn。Pch晶體管PT3在柵被施加節(jié)點N2的電壓 SEN。
[0026] 在節(jié)點N3與接地電壓GND之間，Pch晶體管PT4、數(shù)據(jù)鎖存器A以及Nch晶體管 NT5串聯(lián)連接。Pch晶體管PT4與Nch晶體管NT5之間的節(jié)點Μ成為數(shù)據(jù)鎖存器A的一部 分。數(shù)據(jù)鎖存器A其反相器IV1以及反相器IV2連接成環(huán)狀。數(shù)據(jù)鎖存器A生成第1保持 電壓(節(jié)點N4的電壓)。節(jié)點Μ連接反相器IV1的輸入側。反相器IV1的輸出側連接于反 相器IN2的輸入側。反相器IV2的輸出側連接于節(jié)點N4。Pch晶體管PT4在柵被施加電壓 SWA。Nch晶體管NT5在柵被施加電壓RST。節(jié)點Μ的電壓成為上述的電壓INV。
[0027] 同樣，在節(jié)點Ν3與接地電壓GND之間，Pch晶體管ΡΤ5、數(shù)據(jù)鎖存器Β以及Nch晶 體管NT6串聯(lián)連接。Pch晶體管PT5與Nch晶體管NT6之間的節(jié)點N5成為數(shù)據(jù)鎖存器B的 一部分。數(shù)據(jù)鎖存器B其反相器IV3以及反相器IV4連接成環(huán)狀。數(shù)據(jù)鎖存器B生成第2 保持電壓(節(jié)點N5的電壓)。節(jié)點N5連接于反相器IV3的輸入側。反相器IV3其輸出側連 接于反相器IV4的輸入側。反相器IV4其輸出側連接于節(jié)點N5。Pch晶體管PT5在柵被施 加電壓SWB。Nch晶體管NT6在柵被施加電壓RST。節(jié)點N5的電壓與電壓INV不同。數(shù)據(jù) 鎖存器B也可以是例如為了使讀出結果暫時退避或者與數(shù)據(jù)鎖存器A所保持的數(shù)據(jù)進行運 算而設置的預備的鎖存器電路。
[0028] 在節(jié)點N3與接地電壓GND之間，數(shù)據(jù)鎖存器A以及數(shù)據(jù)鎖存器B相互并聯(lián)地連接。 節(jié)點N3與數(shù)據(jù)鎖存器A的連接通過Pch晶體管PT4控制。節(jié)點N3與數(shù)據(jù)鎖存器B的連接 通過Pch晶體管PT5控制。節(jié)點N3的電壓通過Pch晶體管PT3控制。Pch晶體管PT3的導 通通過節(jié)點N2的電壓SEN確定。
[0029] 接下來，對本實施方式所涉及的半導體存儲裝置的工作進行說明。圖2是表示 各存儲單元晶體管的閾值電壓分布的圖。在圖2中，將橫軸設為閾值電壓，將縱軸設為頻 度(位數(shù))。圖3 (a)至（c)是表示施加于存儲單元晶體管的電壓的電路圖，圖3 (a)表示 "Read-A"，圖 3 (b)表示 "Read-B"，圖 3 (c)表示 "Read-C"。
[0030] 如圖2所示，存儲單元晶體管11其閾值電壓對應于使存儲單元晶體管11存儲的 4級別的值，具有4個閾值電壓分布。各存儲單元晶體管的閾值電壓分布，除了擦除狀態(tài)的 閾值電壓分布E之外，從閾值電壓較低一方起，具有閾值電壓分布A、閾值電壓分布B以及閾 值電壓分布C這3個閾值電壓分布。在讀出寫入到了存儲單元晶體管11的值的情況下，向 存儲單元晶體管11的柵-源間施加使得柵-源間電壓成為相鄰的2個閾值電壓分布間的 波谷的值的讀出電壓。如果存儲單元晶體管11導通，則判斷為閾值電壓比讀出電壓低，如 果不導通，則判斷為閾值電壓比讀出電壓高。
[0031] 具體地，在識別寫入到了某存儲單元晶體管11的值為與閾值電壓分布E相對應的 值還是與閾值電壓分布A、閾值電壓分布B或者閾值電壓分布C相對應的值的情況下，向存 儲單元晶體管11的柵施加讀出電壓AR，使得柵-源間電壓成為閾值電壓分布E與閾值電 壓分布A之間的電壓。如果存儲單元晶體管11導通，則判斷為閾值電壓屬于閾值電壓分布 E，如果不導通，則判斷為閾值電壓屬于閾值電壓分布A、閾值電壓分布B或者閾值電壓分布 C。以后，將該工作稱為"Read-A"。
[0032] 在識別寫入到了某存儲單元晶體管11的值為與閾值電壓分布E或者閾值電壓分 布A相對應的值還是與閾值電壓分布B或者閾值電壓分布C相對應的值的情況下，向存儲 單元晶體管11的柵施加使得柵-源間電壓成為閾值電壓分布A與閾值電壓分布B之間的 電壓那樣的讀出電壓BR。如果存儲單元晶體管11導通，則判斷為閾值電壓屬于閾值電壓分 布E或者閾值電壓分布A，如果不導通，則判斷為閾值電壓屬于閾值電壓分布B或者閾值電 壓分布C。以后，將該工作稱為"Read-B"。
[0033] 在識別寫入到了某存儲單元晶體管11的值為與閾值電壓分布E、閾值電壓分布A 或者閾值電壓分布B相對應的值還是與閾值電壓分布C相對應的值的情況下，向存儲單元 晶體管11的柵施加使得柵-源間電壓成為閾值電壓分布B與閾值電壓分布C之間的電壓 那樣的讀出電壓CR。如果存儲單元晶體管11導通，則判斷為閾值電壓屬于閾值電壓分布 E、閾值電壓分布A或者閾值電壓分布B，如果不導通，則判斷為閾值電壓屬于閾值電壓分布 C。以后，將該工作稱為"Read-C"。
[0034] 在本實施方式中，"Read-A"中的存儲單元晶體管11的柵-源間電壓（以下，稱為 "讀出電壓VRA")為負電壓。"Read-B"中的存儲單元晶體管11的柵-源間電壓（以下，稱為 "讀出電壓VRB"）以及"Read-C"中的存儲單元晶體管11的柵-源間電壓（以下，稱為"讀出 電壓VRC"）為正電壓。例如，讀出電壓VRA為一 1.2V。讀出電壓VRB為+0. 8V。讀出電壓 VRC為+2. 8V。在施加讀出電壓VRA的情況下，將單元源電壓CELSRC以及背柵電壓CPWELL 設為正的電壓VI (第1電壓)。在施加讀出電壓VRB以及讀出電壓VRC的情況下，將單元源 電壓CELSRC以及背柵電壓CPWELL設為接地電壓（0V)以上且比電壓VI低的電壓V2 (第2 電壓)。
[0035] 具體地，如圖2以及圖3 (a)所示，在向存儲單元晶體管11施加讀出電壓VRA的 情況下，將單元源電壓CELSRC設為電壓VI (例如，+1. 2V)，將背柵電壓CPWELL設為+1. 2V， 將位線BL的電壓設為（VBL+1. 2V)，將向字線WL施加的讀出電壓AR設為0V。結果，存儲單 元晶體管11的柵電壓相對于源電壓相對降低，能夠不將讀出電壓AR設為負電壓地將讀出 電壓VRA設為一 1. 2V。另外，能夠將位線BL與單元源間的電壓設為VBL。
[0036] 與此相對，如圖2以及圖3 (b)所示，在向存儲單元晶體管11施加讀出電壓VRB 的情況下，將單元源電壓CELSRC設為電壓V2 (例如，0V)，將背柵電壓CPWELL設為0V，將位 線BL的電壓設為電壓VBL，將向字線WL施加的讀出電壓AR設為0.8V。結果，能夠將單元 源電壓CELSRC以及背柵電壓CPWELL設為接地電壓，且將讀出電壓VRB設為+0. 8V。能夠將 位線BL與單元源間的電壓設為VBL。
[0037] 同樣，如圖2以及圖3 (c)所示，在向存儲單元晶體管11施加讀出電壓VRC的情 況下，將單元源電壓CELSRC設為電壓V2 (例如，0V)，將背柵電壓CPWELL設為0V，將位線BL 的電壓設為電壓VBL，將向字線WL施加的讀出電壓CR設為2. 8V。結果，能夠將單元源電壓 CELSRC以及背柵電壓CPWELL設為接地電壓，且將讀出電壓VRC設為+2. 8V。能夠將位線BL 與單元源間的電壓設為VBL。
[0038] 按時間序列對半導體存儲裝置1的讀出工作進行說明。
[0039] 將本實施方式的控制方式稱為僅"A"深度負（"A"only De印Negative)方式（A0DN 方式)。
[0040] 以下，主要參照圖1以及圖4進行說明。圖4是例示半導體存儲裝置的讀出工作 的時序圖。
[0041] 首先，執(zhí)行"Read-A"的工作。
[0042] 圖4所示，在時刻h，將連接于作為讀出數(shù)據(jù)的對象的存儲單元晶體管11 (以下， 也稱為"選擇單元")的柵的字線WL的電壓設為讀出電壓AR，將連接于其以外的存儲單元晶 體管11 (以下，也稱為"非選擇單元"）的柵的字線WL的電壓設為非選擇電壓VREAD。非選 擇電壓VREAD與寫入到了非選擇單元的值無關，為將非選擇單元設為接通狀態(tài)(導通狀態(tài)） 的比較高的電壓。另外，將電壓SGD以及電壓SGS設為高電平（H)，將選擇晶體管12都設為 導通狀態(tài)。
[0043] 此時，將電壓RST設為高電平（H)，將η溝道晶體管NT5以及η溝道晶體管NT6設 為導通狀態(tài)，將保持于數(shù)據(jù)鎖存器Α以及數(shù)據(jù)鎖存器Β的保持電壓設為接地電壓GND。結 果，電壓INV成為低電平（L)，Pch晶體管PT1成為導通狀態(tài)，Nch晶體管NT3成為截止狀態(tài) (非導通狀態(tài))。然后，使電壓RST恢復到低電平（L)，使η溝道晶體管NT5以及N溝道晶體 管ΝΤ6恢復到截止狀態(tài)。
[0044] 在該時刻，電壓BLC、電壓HLL、電壓XXL都設為低電平。結果，Nch晶體管NT4、Nch 晶體管NTl、Nch晶體管NT2成為截止狀態(tài)。將電壓STBn設為高電平，將Pch晶體管PT2設 為截止狀態(tài)。將電壓SWA設為高電平而將Pch晶體管PT4設為截止狀態(tài)，將電壓SWB設為 低電平而將Pch晶體管PT5設為導通狀態(tài)。結果，節(jié)點N1到節(jié)點N5都成為浮游狀態(tài)。
[0045] 在時刻h，將單元源電壓CELSRC設為電壓VI (例如，+1.2V)。將電壓BLC、電壓 HLL、電壓XXL設為高電平。結果，Nch晶體管NT4、Nch晶體管NT1、Nch晶體管NT2都成為 導通狀態(tài)。NAND串10的一端連接于電源電壓VDD，另一端連接于單元源電壓CELSRC。因 此，從位線BL朝向單元源，在NAND串10中流動單元電流。另一方面，節(jié)點N2的電壓SEN 成為電源電壓VDD，Pch晶體管PT3成為截止狀態(tài)，所以電容器CP被充電。
[0046] 此時，如圖3 (a)所示，向選擇單元的柵-源間，施加例如一1. 2V的讀出電壓VRA。 結果，如果選擇單元的值為與閾值電壓分布E對應的值，則選擇單元成為接通狀態(tài)，NAND串 10整體的電阻值相對降低。另一方面，如果選擇單元的值為與閾值電壓分布A、閾值電壓分 布B或者閾值電壓分布C對應的值，則選擇單元成為切斷狀態(tài)，NAND串10整體的電阻值相 對升高。
[0047] 在時刻t2，在位線BL的電壓達到平衡狀態(tài)后，將電壓HLL設為低電平。結果，Nch 晶體管NT1成為截止狀態(tài)，節(jié)點N2從電源電壓VDD被切斷。以后，蓄積于電容器CP的電荷 經由位線BL以及NAND串10向單元源流動。此時，如果選擇單元的值為與閾值電壓分布E 相當?shù)闹?，則NAND串10的電阻值相對低，電容器CP的電荷相對較快被放電，所以電壓SEN 相對較快下降。另一方面，如果選擇單兀的值為與閾值電壓分布A、閾值電壓分布B或者閾 值電壓分布C相當?shù)闹?，則NAND串10的電阻值相對高，電容器CP的電荷相對較慢被放電， 所以電壓SEN相對較慢下降。
[0048] 因此，在從時刻t2起經過一定的讀出時間后的時刻t3，將電壓XXL設為低電平以 將Nch晶體管NT2設為截止狀態(tài)時的電壓SEN，在選擇單元的值屬于閾值電壓分布E的情況 下相對較低，在屬于閾值電壓分布A、閾值電壓分布B或者閾值電壓分布C的情況下相對升 高。因此，如果預先適當?shù)卦O定時刻t 2與時刻t3的時間間隔以及Pch晶體管PT3的閾值， 則如果選擇單元的值屬于閾值電壓分布E則Pch晶體管PT3成為導通狀態(tài)，如果屬于閾值 電壓分布A、閾值電壓分布B或者閾值電壓分布C則Pch晶體管PT3成為截止狀態(tài)。
[0049] 結果，如果將電壓STBn設為低電平以將Pch晶體管PT2設為導通狀態(tài)，則Pch晶 體管PT4處于截止狀態(tài)，Pch晶體管PT5處于導通狀態(tài)，所以如果選擇單元的值屬于閾值電 壓分布E則向數(shù)據(jù)鎖存器B寫入電源電壓VDD，如果屬于閾值電壓分布A、閾值電壓分布B 或者閾值電壓分布C則數(shù)據(jù)鎖存器B的第2保持電壓維持接地電壓GND。這樣，向數(shù)據(jù)鎖存 器B寫入選擇單元的判定結果。
[0050] 在該時刻，如果保持于數(shù)據(jù)鎖存器B的第2保持電壓為電源電壓，則選擇單元的值 為與閾值電壓分布E相當?shù)闹?，如果保持于?shù)據(jù)鎖存器B的第2保持電壓為接地電壓，則選 擇單元的值為與閾值電壓分布A、閾值電壓分布B或者閾值電壓分布C相當?shù)闹?。因此，?果選擇單元的值為與閾值電壓分布E相當?shù)闹担瑒t在該時刻，值確定。然后，使電壓STBn恢 復到高電平，使Pch晶體管PT2恢復到截止狀態(tài)。另外，寫入到了數(shù)據(jù)鎖存器B的第2保持 電壓不與電壓INV聯(lián)動，所以無論選擇單元的值為怎樣的值，都不會將單元電流停止。
[0051] 接下來，執(zhí)行"Read-B"的工作。在時刻t4，將連接于選擇單元的柵的字線WL的電 壓設為讀出電壓BR (例如，+0. 8V)，將單元源電壓CELSRC設為電壓V2 (例如，0V)。結果， 如圖3 (b)所示，向選擇單元的柵-源間，施加例如+0.8V的讀出電壓VRB。因此，如果選 擇單元的值為與閾值電壓分布E或者閾值電壓分布A對應的值，則選擇單元成為接通狀態(tài)， NAND串10整體的電阻值相對降低。另一方面，如果選擇單元的值為與閾值電壓分布B或者 閾值電壓分布C對應的值，則選擇單元成為切斷狀態(tài)，NAND串10整體的電阻值相對升高。
[0052] 使電壓SWA以及電壓SWB反相。S卩，將電壓SWA設為低電平以將Pch晶體管PT4 設為導通狀態(tài)，將電壓SWB設為高電平以將Pch晶體管PT5設為截止狀態(tài)。與時刻^同樣， 將電壓HLL以及電壓XXL設為高電平。結果，Nch晶體管NT1以及Nch晶體管NT2成為導 通狀態(tài)，在NAND串10中流動單元電流，并且電容器CP被充電。
[0053] 在時刻t5，與時刻t2同樣，將電壓HLL設為低電平，將位線BL從電源電壓VDD切 斷，并且使蓄積于電容器CP的電荷經由NAND串10向單元源流動。結果，伴隨著電容器CP 的放電，電壓SEN下降，但其下降的快慢依賴于選擇單元的值。如果是與閾值電壓分布E或 者閾值電壓分布A相當?shù)闹祫t相對較快下降，如果是與閾值電壓分布B或者閾值電壓分布 C相當?shù)闹祫t相對較慢下降。
[0054] 在從時刻t5起經過一定的讀出時間后的時刻t6，與時刻t3同樣，將電壓XXL設為 低電平以將Nch晶體管NT2設為截止狀態(tài)，將節(jié)點N2設為浮游狀態(tài)。結果，如果選擇單元 的值為與閾值電壓分布E或者閾值電壓分布A相當?shù)闹祫tPch晶體管PT3成為導通狀態(tài)， 如果為與閾值電壓分布B或者閾值電壓分布C相當?shù)闹祫tPch晶體管PT3成為截止狀態(tài)。
[0055] 在將電壓STBn設為低電平以將Pch晶體管PT2設為導通狀態(tài)時，Pch晶體管PT4 處于導通狀態(tài)，Pch晶體管PT5處于截止狀態(tài)，所以如果選擇單元的值屬于閾值電壓分布E 或者閾值電壓分布A則向數(shù)據(jù)鎖存器A寫入電源電壓VDD，如果屬于閾值電壓分布B或者 閾值電壓分布C則數(shù)據(jù)鎖存器A的第1保持電壓維持接地電壓GND。因此，向數(shù)據(jù)鎖存器A 寫入選擇單元的判定結果。
[0056] 在該時刻，除了在時刻t3判定出了選擇單元的值為與閾值電壓分布E相當?shù)闹档?情況之外，如果保持于數(shù)據(jù)鎖存器A的第1保持電壓為電源電壓VDD則選擇單元的值為與 閾值電壓分布A相當?shù)闹?，如果保持于?shù)據(jù)鎖存器A的第1保持電壓為接地電壓GND則選 擇單元的值為與閾值電壓分布B或者C相當?shù)闹怠Ｒ虼?，如果選擇單元的值為與閾值電壓 分布E或者閾值電壓分布A相當?shù)闹?，則至該時刻為止，值確定。
[0057] 寫入到了數(shù)據(jù)鎖存器A的第1保持電壓，成為電壓INV，所以在選擇單元的值屬于 閾值電壓分布E或者A的情況下，電壓INV成為高電平，Pch晶體管PT1成為截止狀態(tài)，并且 Nch晶體管NT3成為導通狀態(tài)。結果，位線BL的電壓成為單元源電壓CELSRC、即電壓V2,在 NAND串10中不流動單元電流。選擇單元的值確定了的NAND串10,停止單元電流，不執(zhí)行 以后的工作。結果，在選擇單元的值確定了的NAND串10中不流動無用的單元電流，能夠抑 制消耗電流。將該工作稱為"鎖定"。
[0058] 接下來，執(zhí)行"Read-C"的工作。
[0059] 在時刻t7，將連接于選擇單元的柵的字線WL的電壓設為讀出電壓CR (例如， +2. 8V)。單元源電壓CELSRC維持電壓V2(例如，0V)。如圖3(c)所示，在選擇單元的柵-源 間，施加例如+2. 8V的讀出電壓VRC。結果，如果選擇單元的值為與閾值電壓分布E、閾值電 壓分布A或者閾值電壓分布B相對應的值，則選擇單元成為接通狀態(tài)，NAND串10整體的電 阻值相對降低。另一方面，如果選擇單元的值為與閾值電壓分布C相對應的值，則選擇單元 成為切斷狀態(tài)，NAND串10整體的電阻值相對升高。
[0060] 電壓SWA維持低電平，電壓SWB維持高電平。與時刻14同樣，通過將電壓HLL以及 電壓XXL設為高電平，將Nch晶體管NT1以及Nch晶體管NT2設為導通狀態(tài)，在NAND串10 中流動單元電流，并且對電容器CP充電。
[0061] 在時刻t8，與時刻t5同樣，將電壓HLL設為低電平，將位線BL從電源電壓VDD切 斷，并且使蓄積于電容器CP的電荷經由NAND串10向單元源流動。此時，電壓SEN的下降 的快慢依賴于選擇單兀的值。如果是與閾值電壓分布E、閾值電壓分布A或者閾值電壓分布 B相當?shù)闹祫t相對較快下降，如果是與閾值電壓分布C相當?shù)闹祫t相對較慢下降。
[0062] 在從時刻t8起經過一定的讀出時間后的時刻t9，與時刻t 6同樣，將電壓XXL設為 低電平以將Nch晶體管NT2設為截止狀態(tài)，將節(jié)點N2設為浮游狀態(tài)。結果，如果選擇單元 的值為與閾值電壓分布E、閾值電壓分布A或者閾值電壓分布B相當?shù)闹祫tPch晶體管PT3 成為導通狀態(tài)，如果為與閾值電壓分布C相當?shù)闹祫tPch晶體管PT3成為截止狀態(tài)。
[0063] 將電壓STBn設為低電平以將Pch晶體管PT2設為導通狀態(tài)。如果選擇單元的值 為與閾值電壓分布E、閾值電壓分布A或者閾值電壓分布B相當?shù)闹?，則在數(shù)據(jù)鎖存器A中 寫入電源電壓VDD，如果是與閾值電壓分布C相當?shù)闹?，則數(shù)據(jù)鎖存器A的第1保持電壓維 持接地電壓GND。因此，在數(shù)據(jù)鎖存器A中寫入選擇單元的判定結果?？芍谠摃r刻，除了 已經判定為了其值為與閾值電壓分布E或者閾值電壓分布A相當?shù)闹档倪x擇單元之外，如 果保持于數(shù)據(jù)鎖存器A的第1保持電壓為電源電壓VDD，則選擇單元的值為與閾值電壓分布 B相當?shù)闹?，如果為接地電壓GND，則為與閾值電壓分布C相當?shù)闹?。因此，無論選擇單元的 值為怎樣的值，至該時刻為止，值確定。
[0064] 在選擇單兀的值屬于閾值電壓分布E、閾值電壓分布A或者閾值電壓分布B的情況 下，電壓INV成為高電平，Pch晶體管PT1成為截止狀態(tài)，并且Nch晶體管NT3成為導通狀 態(tài)。位線BL的電壓成為單元源電壓CELSRC、即電壓V2, NAND串10的單元電流停止，被鎖 定。結果，能夠抑制消耗電流。在選擇單元的值屬于閾值電壓分布C的情況下，電壓INV保 持低電平，單元電流繼續(xù)流動，但在該情況下，NAND串10的電阻值相對高，所以消耗電流不 會那么大。
[0065] 在時刻t1(l，將電壓HLL以及電壓XXL設為高電平。
[0066] 在多個NAND串10和讀出放大器20中同時執(zhí)行上述時刻、到時刻t1(l的工作。在 各NAND串10中，將存儲單元晶體管11逐個設為選擇單元，反復進行上述時刻h到時刻t w 的工作。這樣，能夠從所有的存儲單元晶體管11讀出值。
[0067] 對本實施方式的效果進行說明。圖5 (a)以及圖5 (b)是表示對Nch晶體管NT3 施加的電壓的電路圖，圖5 (a)表示單元源電壓為電壓V2的情況，圖5 (b)表示單元源電 壓為電壓VI的情況。
[0068] 在本實施方式中，如圖2所示，通過將"Read-A"中的讀出電壓VRA設為負電壓，與 將讀出電壓VRA設為0V或者正電壓的情況相比較，能夠將"Read-C"中的讀出電壓VRC設 定得較低。結果，即使將存儲單元晶體管11微細化，也能夠抑制注入到了存儲單元晶體管 11的電荷泄漏從而閾值電壓分布C向低電壓側移位的情況。因此，即使將半導體存儲裝置 1高集成化，也能夠確保高的可靠性。
[0069] 在本實施方式中，如圖2以及圖3 (a)所示，在"Read-A"時，將單元源電壓CELSRC 設為正的電壓VI。因此，能夠不將讀出電壓AR設為負電壓地實現(xiàn)負的讀出電壓VRA。結果， 在半導體存儲裝置1中，除了用于生成正的讀出電壓BR以及讀出電壓CR的正的升壓電路 之外，不需要設置用于生成負的讀出電壓AR的負的升壓電路，另外不需要設置用于將被施 加負電壓的Pch井與被施加接地電壓的Pch井分離的構造。因此，能夠防止半導體存儲裝 置1的尺寸以及成本的增大。
[0070] 在本實施方式中，如圖2以及圖3 (b)以及（c)所示，在"Read-B"以及"Read-C" 的情況下，將單元源電壓CELSRC設為比電壓VI低的電壓V2。將寫入到了數(shù)據(jù)鎖存器A的 電壓INV施加于Pch晶體管PT1的柵以及Nch晶體管NT3的柵。結果，在對數(shù)據(jù)鎖存器A 寫入了電源電壓VDD時，能夠將Pch晶體管PT1設為截止狀態(tài)，并且如圖5 (a)所示，向Nch 晶體管NT3的柵-源間施加充分的高度的正電壓，將Nch晶體管NT3設為導通狀態(tài)。因此， 能夠根據(jù)選擇單元的值鎖定NAND串10,抑制消耗電流。由于鎖定的NAND串10的電阻值 低，所以降低NAND串10的消耗電流的效果特別大。
[0071] 通過將單元源電壓CELSRC設為相對低的電壓V2,與將單元源電壓CELSRC設為相 對高的電壓VI的情況相比較，即使將讀出電壓CR設定得較低，也能夠實現(xiàn)高的讀出電壓 VRC。由此，能夠實現(xiàn)半導體存儲裝置1的小型化。
[0072] 另一方面，如圖5 (b)所示，如果在"Read-A"的情況下也將選擇單元的識別結果寫 入于數(shù)據(jù)鎖存器A，則由于將單元源電壓CELSRC設為相對高的電壓VI，所以在電壓INV成 為電源電壓VDD的情況下，在Nch晶體管NT3,不能確保充分的柵-源間電壓。例如，在電壓 VI為1. 2V、電源電壓VDD為2. 2V的情況下，Nch晶體管NT3的柵-源間電壓成為+1V。如 果考慮Nch晶體管NT3的閾值的偏差，則對于將Nch晶體管NT3切實地設為導通狀態(tài)而言， 柵-源間電壓有可能不足。在該情況下，Nch晶體管NT3的導通變得不充分，不能將要鎖定 的預定的NAND串10鎖定，位線BL成為浮游狀態(tài)。如果位線BL成為浮游狀態(tài)，則電壓變得 不穩(wěn)定，與相鄰的位線BL干涉，在對相鄰的位線BL進行讀出工作的情況下，有時會發(fā)生誤 工作。
[0073] 在本實施方式中，在"Read-A"時，將讀出結果不是寫入于數(shù)據(jù)鎖存器A而是寫入 于數(shù)據(jù)鎖存器B。由于數(shù)據(jù)鎖存器B不與電壓INV聯(lián)動，所以在"Read-A"中，即使選擇單元 的值為與閾值電壓分布E相當?shù)闹?，NAND串10也不會被鎖定。因此，在時刻t 4，在將電壓 HLL以及電壓XXL設為高電平以將Nch晶體管NT1以及Nch晶體管NT2設為導通狀態(tài)時， Pch晶體管PT1為導通狀態(tài)、Nch晶體管NT3為截止狀態(tài)，所以從電源電壓VDD經由NAND串 10向單元源流動單元電流。結果，與嘗試鎖定的情況相比較，雖然消耗電流稍稍增加，但在 位線BL中流動穩(wěn)定電流，所以電壓穩(wěn)定。因此，在對相鄰的位線執(zhí)行"Read-B"時，能夠防 止發(fā)生誤讀出。結果，能夠提高半導體存儲裝置1的工作可靠性。
[0074] 對本實施方式的比較例進行說明。
[0075] 對第1比較例進行說明。圖6是表示第1比較例中的各存儲單元晶體管的閾值電 壓分布的圖。
[0076] 如圖6所示，在第1比較例中，將讀出電壓AR設為0V。將該方式稱為"正讀出方 式"，能夠以正的值設定所有的讀出電壓。然而，在該情況下，由于需要將閾值電壓分布C設 定為相當高的電壓范圍，所以具有隨著將存儲單元晶體管微細化、蓄積于存儲單元晶體管 的電荷變得容易泄漏的問題。在電荷泄漏時，如圖6中通過虛線表示，閾值電壓分布C向低 電壓側移位，與閾值電壓分布B重疊。因此，無論將讀出電壓CR設定為怎樣的值，都不能識 別閾值電壓分布B與閾值電壓分布C，不能進行讀出工作。
[0077] 對第2比較例進行說明。圖7是表示第2比較例中的各存儲單元晶體管的閾值電 壓分布的圖。
[0078] 如圖7所示，在第2比較例中，將讀出電壓AR設為負電壓。將該方式稱為"負讀出 方式"。由此，與第1比較例相比較，能夠降低閾值電壓分布C的電壓范圍，抑制蓄積于存儲 單元晶體管的電荷的泄漏。然而，在第2比較例中，為了生成負的讀出電壓AR，除了用于生 成正的讀出電壓BR以及CR的正的升壓電路之外，還需要負的升壓電路。另外，需要用于將 被施加負電壓的Pch井與被施加接地電壓的Pch井分離的構造。結果，阻礙半導體存儲裝 置1的小型化。另外，由于需要制造工藝的改變，所以制造成本也會增加。
[0079] 對第3比較例進行說明。圖8是表示第3比較例中的各存儲單元晶體管的閾值電 壓分布的圖。
[0080] 如圖8所示，在第3比較例中，將單元源電壓不設為接地電壓，而設為正的電壓、例 如+1.2V。將該方式稱為"正CELSRC方式"。由此，即使將讀出電壓AR設為0V，也能夠相 對于選擇單元的源電壓（+1.2V)將柵電壓（0V)相對設為負電壓，所以能夠不生成負電壓地 實現(xiàn)負的讀出電壓。結果，能夠避免在第2比較例中說明的伴隨著負電壓的生成的問題點。 另外，圖4所示的虛線為第3比較例的工作。
[0081] 然而，在第3比較例中，即使要將選擇單元的值確定了的NAND串鎖定，如在前述的 圖5 (b)中說明那樣，具有Nch晶體管NT3的柵-源間電壓按單元源電壓升高的量降低、不 能切實地鎖定的問題。如果不能將要鎖定的預定的NAND串鎖定，則位線成為浮游狀態(tài)，會 與其他的位線干涉。結果，以后的讀出工作變得不穩(wěn)定，半導體存儲裝置的工作可靠性下 降。為了避免該問題，不進行鎖定即可，但如果這樣，則消耗電流會增大。另外，為了切實地 進行鎖定，也可以考慮升高電源電壓VDD，但如果這樣，則半導體存儲裝置的微細化以及省 電力化變得困難。
[0082] 與此相對，在本實施方式中，僅在需要提高單元源電壓CELSRC的"Read-A"中，將 單元源電壓CELSRC設為相對高的電壓VI。此時，將選擇單元的讀出結果寫入于數(shù)據(jù)鎖存器 B，不使其與電壓INV聯(lián)動。結果，在"Read-A"中不進行鎖定，能夠實現(xiàn)高的工作可靠性。另 夕卜，在"Read-B"以及"Read-C"中，將單元源電壓CELSRC設為相對低的電壓V2。將選擇單 元的讀出結果寫入于數(shù)據(jù)鎖存器A，使其與電壓INV聯(lián)動。因此，在"Read-B"以及"Read-C" 中，能夠根據(jù)選擇單元的值切實地進行鎖定。結果，能夠實現(xiàn)高的工作可靠性，并且降低消 耗電流。
[0083] 另外，在本實施方式中，表示了將電壓V2設為接地電壓（0V)的例子，但并不限定 于此，只要電壓V2為OV以上且比電壓VI低即可。另外，在本實施方式中，表示了使存儲單 元晶體管11存儲4級別的值的例子，但并不限定于此，使存儲單元晶體管11存儲的值也可 以為3級別或者5級別以上。在該情況下，也可以在識別最低的閾值電壓分布與第2低的 閾值電壓分布的讀出工作中不將單元源電壓CELSRC鎖定為電壓VI，在其以外的讀出工作 中將單元源電壓CELSRC鎖定為電壓V2。
[0084] 根據(jù)以上說明的實施方式，能夠實現(xiàn)工作穩(wěn)定性高的半導體存儲裝置。
[〇〇85] 對本發(fā)明的幾個實施方式進行了說明，但這些實施方式是作為例子而提出的，其 并非要限定發(fā)明的范圍。這些新的實施方式能夠以其他的各種方式實施，在不脫離發(fā)明的 主旨的范圍內，能夠進行各種省略、置換、變更。這些實施方式和/或其變形包含于發(fā)明的 范圍和/或主旨，并且包含于權利要求所記載的發(fā)明及其均等的范圍內。
【權利要求】
1. 一種半導體存儲裝置，其特征在于，具備： NAND串，其包含保存3級別以上的值的存儲單元晶體管，且該NAND串一端連接于位線， 在另一端被施加單元源電壓；以及 讀出放大器，其讀出保存到了所述存儲單元晶體管的值； 其中，在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最低的值還是其以外 的值的情況下，將所述單元源電壓設為第1電壓； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最高的值還是其以外的值 的情況下，將所述單元源電壓設為比所述第1電壓低的第2電壓，在識別為所述保存的值為 所述最高的值以外的值的情況下，將所述位線的電壓設為所述第2電壓。
2. 權利要求1所述的半導體存儲裝置，其特征在于， 在所述存儲單元晶體管中寫入4級別的值； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最低的值或者第2低的值 還是閾值電壓分布最高的值或者第2高的值的情況下，將所述單元源電壓設為所述第2電 壓，在識別為所述保存的值為所述最低的值或者第2低的值的情況下，將所述位線的電壓 設為所述第2電壓。
3. 權利要求1所述的半導體存儲裝置，其特征在于， 所述讀出放大器具有： 第1晶體管，其一端連接于所述位線，在另一端被施加所述單元源電壓； 第1數(shù)據(jù)鎖存器；以及 第2數(shù)據(jù)鎖存器； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最低的值還是其以外的值 的情況下，基于從所述存儲單元晶體管讀出的值確定使所述第2數(shù)據(jù)鎖存器保持的第2保 持電壓； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最高的值還是其以外的值 的情況下，基于從所述存儲單元晶體管讀出的值確定使所述第1數(shù)據(jù)鎖存器保持的第1保 持電壓； 所述第2保持電壓為與所述第1保持電壓不同的電壓； 保持于所述第1數(shù)據(jù)鎖存器的第1保持電壓被施加于所述第1晶體管的柵； 保持于所述第2數(shù)據(jù)鎖存器的第2保持電壓不被施加于所述第1晶體管的柵。
4. 權利要求3所述的半導體存儲裝置，其特征在于， 所述第1晶體管為Nch MOSFET。
5. 權利要求3所述的半導體存儲裝置，其特征在于， 所述第1數(shù)據(jù)鎖存器包括連接為環(huán)狀的第1反相器和第2反相器； 所述第2數(shù)據(jù)鎖存器包括連接為環(huán)狀的第3反相器和第4反相器。
6. 權利要求3所述的半導體存儲裝置，其特征在于， 所述讀出放大器具有串聯(lián)連接的第2至第4晶體管； 所述第2晶體管在一端被施加電源電壓，在柵被施加所述第1保持電壓； 所述第3晶體管一端連接于所述第2晶體管的另一端，在柵被施加第3電壓； 所述第4晶體管一端連接于所述第3晶體管的另一端，在柵被施加第4電壓，另一端連 接于所述第1晶體管的一端以及所述位線。
7. 權利要求6所述的半導體存儲裝置，其特征在于， 所述第2晶體管為Pch MOSFET ; 所述第3晶體管和所述第4晶體管為Nch MOSFET。
8. 權利要求1所述的半導體存儲裝置，其特征在于， 所述NAND串串聯(lián)連接有第1選擇晶體管、串聯(lián)連接的多個存儲單元晶體管、以及第2 選擇晶體管； 所述第1選擇晶體管一端連接于所述位線，另一端連接于所述多個存儲單元晶體管的 一端； 所述第2選擇晶體管一端連接于所述多個存儲單元晶體管的另一端，在另一端被施加 所述單元源電壓。
9. 權利要求8所述的半導體存儲裝置，其特征在于， 所述第1選擇晶體管和所述第2選擇晶體管為Nch MOSFET。
10. 權利要求1所述的半導體存儲裝置，其特征在于， 所述第2電壓為接地電壓以上的電壓。
11. 權利要求1所述的半導體存儲裝置，其特征在于， 所述存儲單元晶體管為Nch浮柵晶體管或者具有MONOS構造的Nch晶體管。
12. 權利要求1所述的半導體存儲裝置，其特征在于， 所述半導體存儲裝置為NAND閃存。
13. -種半導體存儲裝置，其特征在于，具備： NAND串，其包含保存4級別的值的存儲單元晶體管，且該NAND串一端連接于位線，在另 一端被施加單元源電壓；以及 讀出放大器，其讀出保存到了所述存儲單元晶體管的值； 所述讀出放大器具有： 第1晶體管，其一端連接于所述位線，在另一端被施加所述單元源電壓； 第1數(shù)據(jù)鎖存器，其生成第1保持電壓，所述第1保持電壓被施加于所述第1晶體管的 柵； 第2數(shù)據(jù)鎖存器，其生成電壓與所述第1保持電壓不同的第2保持電壓，所述第2保持 電壓不被施加于所述第1晶體管的柵； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最低的值還是其以外的值 的情況下，將所述單元源電壓設為第1電壓，基于從所述存儲單元晶體管讀出的值確定使 所述第2數(shù)據(jù)鎖存器保持的所述第2保持電壓，無論所述保存的值為任何值，所述第1晶體 管都保持非導通； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最低的值或者第2低的值 還是閾值電壓分布最高的值或者第2高的值的情況下，將所述單元源電壓設為比所述第1 電壓低并且為接地電壓以上的第2電壓，基于從所述存儲單元晶體管讀出的值確定使所述 第1數(shù)據(jù)鎖存器保持的所述第1保持電壓，在識別為所述保存的值為所述最高的值或者第 2高的值的情況下，使所述第1晶體管保持非導通，在識別為所述保存的值為所述最低的值 或者第2低的值的情況下，通過使所述第1晶體管導通，將所述位線的電壓設為所述第2電 壓； 在識別保存到了所述存儲單元晶體管的值為閾值電壓分布最高的值還是其以外的值 的情況下，將所述單元源電壓設為所述第2電壓，基于從所述存儲單元晶體管讀出的值確 定使所述第1數(shù)據(jù)鎖存器保持的所述第1保持電壓，在識別為所述保存的值為所述最高的 值的情況下，使所述第1晶體管保持非導通，在識別為所述保存的值為所述最高的值以外 的值的情況下，通過使所述第1晶體管導通，將所述位線的電壓設為所述第2電壓。
14. 權利要求13所述的半導體存儲裝置，其特征在于， 所述第2電壓為接地電壓以上的電壓。
15. 權利要求13所述的半導體存儲裝置，其特征在于， 所述NAND串串聯(lián)連接有第1選擇晶體管、串聯(lián)連接的多個存儲單元晶體管、以及第2 選擇晶體管； 所述第1選擇晶體管一端連接于所述位線，另一端連接于所述多個存儲單元晶體管的 一端； 所述第2選擇晶體管一端連接于所述多個存儲單元晶體管的另一端，在另一端被施加 所述單元源電壓。
16. 權利要求13所述的半導體存儲裝置，其特征在于， 所述存儲單元晶體管為Nch浮柵晶體管或者具有MONOS構造的Nch晶體管。
17. 權利要求13所述的半導體存儲裝置，其特征在于， 所述半導體存儲裝置為NAND閃存。
【文檔編號】G11C16/04GK104064215SQ201310399688
【公開日】2014年9月24日 申請日期:2013年9月5日 優(yōu)先權日:2013年3月22日
【發(fā)明者】阿部克巳, 吉原正浩 申請人:株式會社 東芝