抗總劑量效應(yīng)存儲(chǔ)單元電路的制作方法
【專利摘要】本發(fā)明公開了一種抗總劑量效應(yīng)存儲(chǔ)單元電路，全部由PMOS管構(gòu)成，包括：第一、第二PMOS管，第三、第四PMOS管和第五、第六PMOS管；第一、第二PMOS管為上拉管，第三、第四PMOS管為讀出訪問管，第五、第六PMOS管為寫入訪問管。本發(fā)明的抗總劑量效應(yīng)存儲(chǔ)單元電路可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固，具有較小的存儲(chǔ)單元面積，可用于抗輻射航空航天及嵌入式存儲(chǔ)器等領(lǐng)域。
【專利說明】抗總劑量效應(yīng)存儲(chǔ)單元電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種存儲(chǔ)單元電路，更具體地，涉及一種抗總劑量效應(yīng)存儲(chǔ)單元電路?！颈尘凹夹g(shù)】
[0002]在航空航天電子系統(tǒng)中，存儲(chǔ)器占據(jù)了大部分的芯片面積，是極為重要的部件。在空間環(huán)境中，電子系統(tǒng)會(huì)遭受到銀河射線、太陽(yáng)射線和地球輻射等輻射環(huán)境的影響而發(fā)生故障。存儲(chǔ)器由于其高密度成為航空航天電子系統(tǒng)中最脆弱的部件之一。
[0003]在存儲(chǔ)器遭受到的輻射效應(yīng)中，總劑量效應(yīng)是主要的效應(yīng)之一。在0.18um及以下的工藝中，由于柵氧化層的厚度已經(jīng)小于5nm，MOS管柵氧化層受總劑量效應(yīng)影響而導(dǎo)致的閾值漂移已經(jīng)可以忽略，主要的影響是場(chǎng)氧化層受總劑量效應(yīng)影響而在NMOS管中產(chǎn)生的泄漏電流。
[0004]當(dāng)前采用的存儲(chǔ)單元電路主要為圖1所示的包含6個(gè)晶體管的靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)單元電路。PMOS管101和PMOS管102為上拉管，匪OS管103和匪OS管104為下拉管，NMOS管105和NMOS管106為訪問管。其中，PMOS管101和NMOS管103，PMOS管102和NMOS管104形成二個(gè)交叉耦合的反相器，從而將存儲(chǔ)節(jié)點(diǎn)Ql和QNl的存儲(chǔ)電平鎖定。通過字線107控制對(duì)圖1所示的存儲(chǔ)單元電路的訪問，當(dāng)字線107為高電平時(shí)，通過位線108和位線109對(duì)Q1/QN1寫入數(shù)據(jù)，或者通過Q1/QN1改變位線108和位線109，實(shí)現(xiàn)數(shù)據(jù)的讀出。
[0005]對(duì)圖1所示的存儲(chǔ)單元進(jìn)行抗總劑量效應(yīng)加固，當(dāng)前主要采用如圖2和圖3所示的異形柵結(jié)構(gòu)對(duì)NMOS管進(jìn)行加固。圖2采用環(huán)形柵晶體管管(Annular FET)版圖技術(shù)來對(duì)NMOS管進(jìn)行加固。通過柵極201將漏極202和源極203之一完全包圍，從而從物理上隔斷產(chǎn)生泄漏電流的通路，從而實(shí)現(xiàn)抗總劑量效應(yīng)加固。圖3采用馬蹄形柵晶體管(HorseshoeFET)版圖技術(shù)來對(duì)NMOS管加固。通過柵極301對(duì)漏極302和源極303之一進(jìn)行半包圍，延長(zhǎng)總劑量效應(yīng)導(dǎo)致的泄漏電流的通路長(zhǎng)度，從而降低總劑量效應(yīng)導(dǎo)致的泄漏電流，實(shí)現(xiàn)抗總劑量效應(yīng)加固。
[0006]但是，圖2和圖3所示的抗總劑量效應(yīng)加固方法會(huì)導(dǎo)致存儲(chǔ)單元面積大幅增加。
【發(fā)明內(nèi)容】

[0007]針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種抗總劑量效應(yīng)存儲(chǔ)單元電路，可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固，具有較小的存儲(chǔ)單元面積。
[0008]為實(shí)現(xiàn)上述目的，按照本發(fā)明的一個(gè)方面，提供了一種抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，全部由PMOS管構(gòu)成。
[0009]優(yōu)選地，所述抗總劑量效應(yīng)存儲(chǔ)單元電路包括:第一、第二 PMOS管，第三、第四PMOS管和第五、第六PMOS管；其中，第一、第二 PMOS管為上拉管，第一 PMOS管的源極連接電源電壓VDD，柵極連接反相存儲(chǔ)節(jié)點(diǎn)，漏極連接存儲(chǔ)節(jié)點(diǎn)，第二 PMOS管的源極連接電源電壓VDD，柵極連接存儲(chǔ)節(jié)點(diǎn)，漏極連接反相存儲(chǔ)節(jié)點(diǎn)；第三、第四PMOS管為讀出訪問管，第三PMOS管的源極連接讀操作選擇字線，柵極連接存儲(chǔ)節(jié)點(diǎn)，漏極連接第一讀出位線，第四PMOS管的源極連接讀操作選擇字線，柵極連接反相存儲(chǔ)節(jié)點(diǎn)，漏極連接第二讀出位線;第五、第六PMOS管為寫入訪問管，第五PMOS管的源極連接存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第一寫位線，第六PMOS管的源極連接反相存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第二寫位線。
[0010]優(yōu)選地，所述第一、第二 PMOS管的寬長(zhǎng)比越小，所述存儲(chǔ)單元電路處于數(shù)據(jù)保持時(shí)的失效時(shí)間越長(zhǎng)。
[0011]優(yōu)選地，所述抗總劑量效應(yīng)存儲(chǔ)單元電路包括:第一、第二 PMOS管和第三、第四PMOS管；其中，第一、第二 PMOS管為讀出訪問管，第一 PMOS管的源極連接讀操作選擇字線，柵極連接存儲(chǔ)節(jié)點(diǎn)，漏極連接第一讀出位線，第二 PMOS管的源極連接讀操作選擇字線，柵極連接反相存儲(chǔ)節(jié)點(diǎn)，漏極連接第二讀出位線；第三、第四PMOS管為寫入訪問管，第三PMOS管的源極連接存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第一寫位線，第四PMOS管的源極連接反相存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第二寫位線。
[0012]優(yōu)選地，所述第三、第四PMOS管的寬長(zhǎng)比越小，所述存儲(chǔ)單元電路處于數(shù)據(jù)保持時(shí)的失效時(shí)間越長(zhǎng)。
[0013]優(yōu)選地，所述抗總劑量效應(yīng)存儲(chǔ)單元電路包括:第一、第二 PMOS管和第三、第四PMOS管；其中，第一、第二 PMOS管為上拉管，第一 PMOS管的源極連接電源電壓VDD，柵級(jí)連接反相存儲(chǔ)節(jié)點(diǎn)，漏極連接存儲(chǔ)節(jié)點(diǎn)，第二 PMOS管的源極連接電源電壓VDD，柵極連接存儲(chǔ)節(jié)點(diǎn)，漏極連接反相存儲(chǔ)節(jié)點(diǎn)；第三、第四PMOS管為訪問管，第三PMOS管的源極連接存儲(chǔ)節(jié)點(diǎn)，柵極連接訪問選擇字線，漏極連接第一位線，第四PMOS管的源極連接反相存儲(chǔ)節(jié)點(diǎn)，柵極連接訪問選擇字線，漏極連接第二位線。
[0014]優(yōu)選地，所述第一、第二 PMOS管的寬長(zhǎng)比越小，所述存儲(chǔ)單元電路處于數(shù)據(jù)保持時(shí)的失效時(shí)間越長(zhǎng)。
[0015]總體而言，通過本發(fā)明所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下有益效果:
[0016]1、可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固，具有較小的存儲(chǔ)單元面積。由于存儲(chǔ)單元電路全部由PMOS管構(gòu)成，PMOS管的襯底多數(shù)載流子為電子，總劑量效應(yīng)不會(huì)在PMOS管的漏和源之間形成泄漏電流通道，不會(huì)產(chǎn)生泄漏電流，因此不需要對(duì)PMOS管進(jìn)行抗總劑量效應(yīng)加固。
[0017]2、電路結(jié)構(gòu)簡(jiǎn)單，可以直接用商用CMOS工藝實(shí)現(xiàn)，不需要對(duì)現(xiàn)有的工藝進(jìn)行改動(dòng)。
【專利附圖】

【附圖說明】
[0018]圖1是現(xiàn)有的存儲(chǔ)單元電路圖；
[0019]圖2是采用環(huán)形場(chǎng)效應(yīng)晶體管對(duì)NMOS管進(jìn)行加固的示意圖；
[0020]圖3是采用馬蹄形場(chǎng)效應(yīng)晶體管對(duì)匪OS管進(jìn)行加固的示意圖；
[0021]圖4是本發(fā)明一個(gè)實(shí)施例的抗總劑量效應(yīng)存儲(chǔ)單元電路圖；
[0022]圖5是本發(fā)明另一個(gè)實(shí)施例的抗總劑量效應(yīng)存儲(chǔ)單元電路圖；
[0023]圖6是本發(fā)明又一個(gè)實(shí)施例的抗總劑量效應(yīng)存儲(chǔ)單元電路圖。【具體實(shí)施方式】
[0024]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0025]實(shí)施例1
[0026]如圖4所示，存儲(chǔ)單元400包括6個(gè)PMOS管401-406，所有PMOS管的襯底都連接到電源電壓VDD。
[0027]第一、第二PMOS管401、402為上拉管。第一PMOS管401的源極連接電源電壓VDD，柵極連接反相存儲(chǔ)節(jié)點(diǎn)QN4，漏極連接存儲(chǔ)節(jié)點(diǎn)Q4。第二 PMOS管402的源極連接電源電壓VDD，柵極連接存儲(chǔ)節(jié)點(diǎn)Q4，漏極連接反相存儲(chǔ)節(jié)點(diǎn)QN4。
[0028]第三、第四PMOS管403、404為讀出訪問管。第三PMOS管403的源極連接讀操作選擇字線410，柵極連接存儲(chǔ)節(jié)點(diǎn)Q4，漏極連接第一讀出位線411。第四PMOS管404的源極連接讀操作選擇字線410,柵極連接反相存儲(chǔ)節(jié)點(diǎn)QN4,漏極連接第二讀出位線412。
[0029]第五、第六PMOS管405、406為寫入訪問管。第五PMOS管405的源極連接存儲(chǔ)節(jié)點(diǎn)Q4，柵極連接寫入選擇字線407，漏極連接第一寫位線408。第六PMOS管406的源極連接反相存儲(chǔ)節(jié)點(diǎn)QN4，柵極連接寫入選擇字線407，漏極連接第二寫位線409。
[0030]存儲(chǔ)單元400在進(jìn)行寫操作時(shí)，寫入選擇字線407被置低電平GND，將第一寫位線408的數(shù)據(jù)寫入存儲(chǔ)節(jié)點(diǎn)Q4，將第二寫位線409的數(shù)據(jù)寫入反相存儲(chǔ)節(jié)點(diǎn)QN4。當(dāng)不進(jìn)行寫操作時(shí)，寫入選擇字線407被置高電平VDD，第一、第二寫位線408、409均被拉到低電平GND。
[0031]假定當(dāng)前存儲(chǔ)單元400中存儲(chǔ)的數(shù)據(jù)為“1”，即存儲(chǔ)節(jié)點(diǎn)Q4存儲(chǔ)高電平“1”，反相存儲(chǔ)節(jié)點(diǎn)QN4存儲(chǔ)低電平“O”。
[0032]存儲(chǔ)單元400在進(jìn)行讀操作時(shí)，讀操作選擇字線410被置高電平VDD，由于反相存儲(chǔ)節(jié)點(diǎn)QN4為低電平“0”，這將使第四PMOS管404打開，通過打開的第四PMOS管404，讀操作選擇字線410對(duì)第二讀出位線412充電，而由于反相存儲(chǔ)節(jié)點(diǎn)Q4為高電平“ I ”，第三PMOS管403截止，讀操作選擇字線410不能對(duì)第一讀出位線411充電，從而在第一、第二讀出位線411、412間產(chǎn)生一個(gè)電壓差，這個(gè)電壓差被讀出外圍控制電路感應(yīng)，從而讀出數(shù)據(jù)。
[0033]存儲(chǔ)單元400的讀操作不會(huì)破壞存儲(chǔ)單元400中存儲(chǔ)的數(shù)據(jù)，是一種非破壞性的讀，因而讀操作之后不需要進(jìn)行寫回操作。當(dāng)停止進(jìn)行讀操作時(shí)，讀操作選擇字線410被置低電平GND，第一、第二讀出位線411、412都被拉到低電平GND。
[0034]存儲(chǔ)單元400處于數(shù)據(jù)保持時(shí)，由于反相存儲(chǔ)節(jié)點(diǎn)QN4為低電平“0”，這將使第一PMOS管401 —直處于導(dǎo)通狀態(tài)，而使存儲(chǔ)節(jié)點(diǎn)Q4點(diǎn)的電平被鎖定在電源電壓VDD。由于存儲(chǔ)節(jié)點(diǎn)Q4的電平被鎖定在電源電壓VDD，不能使第二 PMOS管402打開。第二 PMOS管402的源極電平為高電平VDD，柵極電平為高電平VDD，漏極電平為低電平，因此第二 PMOS管402處于截止?fàn)顟B(tài)，產(chǎn)生一個(gè)從第二 PMOS管402的源極到漏極的亞閾值電流，這個(gè)亞閾值電流流出第二 PMOS管402的漏極流向反相存儲(chǔ)節(jié)點(diǎn)QN4。第六PMOS管406的源極電平為QN4的低電平“0”，柵極為高電平VDD，漏極為低電平GND，因此第六PMOS管406的亞閾值電流從反相存儲(chǔ)節(jié)點(diǎn)QN4流出到第二寫位線409。由于偏置電壓的不同，第六PMOS管406從反相存儲(chǔ)節(jié)點(diǎn)QN4流出的亞閾值電流要小于第二 PMOS管402流入反相存儲(chǔ)節(jié)點(diǎn)QN4的亞閾值電流，使得反相存儲(chǔ)節(jié)點(diǎn)QN4的電平逐漸升高。因此，存儲(chǔ)單元400需要周期性的刷新，以防止存儲(chǔ)單元400中的數(shù)據(jù)衰減到讀不出來。
[0035]為了使存儲(chǔ)單元400的失效時(shí)間盡量長(zhǎng)，應(yīng)將第一、第二 PMOS管401、402的寬長(zhǎng)比盡量設(shè)計(jì)得比較小，以降低第一、第二 PMOS管401、402流入存儲(chǔ)節(jié)點(diǎn)Q4和反相存儲(chǔ)節(jié)點(diǎn)QN4的亞閾值電流。
[0036]存儲(chǔ)單元400構(gòu)成一個(gè)雙端口(Dual Port)偽靜態(tài)存儲(chǔ)單元，從功能上對(duì)存儲(chǔ)的數(shù)據(jù)實(shí)現(xiàn)半鎖定，相對(duì)于傳統(tǒng)的雙端口靜態(tài)隨機(jī)訪問存儲(chǔ)(Dual Port SRAM)單元，晶體管數(shù)量減少25%。
[0037]實(shí)施例2
[0038]如圖5所示，存儲(chǔ)單元500包括4個(gè)PMOS管501-504，所有PMOS管的襯底都連接到電源電壓VDD。
[0039]第一、第二 PMOS管501、502為讀出訪問管。第一 PMOS管501的源極連接讀操作選擇字線508，柵極連接存儲(chǔ)節(jié)點(diǎn)Q5，漏極連接第一讀出位線509。第二 PMOS管502的源極連接讀操作選擇字線508，柵極連接反相存儲(chǔ)節(jié)點(diǎn)QN5，漏極連接第二讀出位線510。
[0040]第三、第四PMOS管503、504為寫入訪問管。第三PMOS管503的源極連接存儲(chǔ)節(jié)點(diǎn)Q5，柵極連接寫入選擇字線505，漏極連接第一寫位線506。第四PMOS管504的源極連接反相存儲(chǔ)節(jié)點(diǎn)QN5，柵極連接寫入選擇字線505，漏極連接第二寫位線507。
[0041]存儲(chǔ)單元500在進(jìn)行寫操作時(shí)，寫入選擇字線505被置低電平GND，將第一寫位線506的數(shù)據(jù)寫入存儲(chǔ)節(jié)點(diǎn)Q5，將第二寫位線507的數(shù)據(jù)寫入反相存儲(chǔ)節(jié)點(diǎn)QN5。當(dāng)不進(jìn)行寫操作時(shí)，寫入選擇字線505被置高電平VDD，第一、第二寫位線506、507均被拉到高電平VDD。
[0042]假定當(dāng)前存儲(chǔ)單元500中存儲(chǔ)的數(shù)據(jù)為“1”，即存儲(chǔ)節(jié)點(diǎn)Q5存儲(chǔ)高電平“1”，反相存儲(chǔ)節(jié)點(diǎn)QN5存儲(chǔ)低電平“O”。
[0043]存儲(chǔ)單元500在進(jìn)行讀操作時(shí)，讀操作選擇字線508被置高電平VDD。由于反相存儲(chǔ)節(jié)點(diǎn)QN5為低電平“0”，這將使第二 PMOS管502打開，讀操作選擇字線508通過打開的第二 PMOS管502對(duì)第二讀出位線510充電，而由于存儲(chǔ)節(jié)點(diǎn)Q5為高電平“ 1”，第一 PMOS管501截止，讀操作選擇字線508不能對(duì)第一讀出位線509充電，從而在第一、第二讀出位線509、510間產(chǎn)生一個(gè)電壓差，這個(gè)電壓差被讀出外圍控制電路感應(yīng)，從而讀出數(shù)據(jù)。
[0044]存儲(chǔ)單元500的讀操作不會(huì)破壞存儲(chǔ)單元500中存儲(chǔ)的數(shù)據(jù)，是一種非破壞性的讀，因而讀操作之后不需要進(jìn)行寫回操作。當(dāng)停止進(jìn)行讀操作時(shí)，讀操作選擇字線508被置低電平GND，第一、第二讀出位線509、510都被拉到低電平GND。
[0045]存儲(chǔ)單元500處于數(shù)據(jù)保持時(shí)，寫入選擇字線505為高電平VDD。第一寫位線506為高電平VDD，由于存儲(chǔ)節(jié)點(diǎn)Q5為高電平“1”，第三PMOS管503處于截止?fàn)顟B(tài)，沒有亞閾值電流。第二寫位線507為高電平VDD，由于反相存儲(chǔ)節(jié)點(diǎn)QN5為低電平“0”，第四PMOS管504處于截止?fàn)顟B(tài)，有一個(gè)從第二寫位線507到反相存儲(chǔ)節(jié)點(diǎn)QN5的亞閾值電流。這個(gè)亞閾值電流會(huì)使反相存儲(chǔ)節(jié)點(diǎn)QN5的電平逐漸升高，因此，存儲(chǔ)單元500需要周期性的刷新，以防止存儲(chǔ)單元500中的數(shù)據(jù)衰減到讀不出來。[0046]為了使存儲(chǔ)單元500的失效時(shí)間盡量長(zhǎng)，應(yīng)將第三、第四PMOS管503、504的寬長(zhǎng)比盡量設(shè)計(jì)得比較小，以降低第一、第二 PMOS管503、504流入存儲(chǔ)節(jié)點(diǎn)Q5和反相存儲(chǔ)節(jié)點(diǎn)QN5的亞閾值電流。
[0047]存儲(chǔ)單元500構(gòu)成一個(gè)Dual Port偽靜態(tài)存儲(chǔ)單元，從功能上對(duì)存儲(chǔ)的數(shù)據(jù)實(shí)現(xiàn)半鎖定，相對(duì)于傳統(tǒng)的Dual Port SRAM單元，晶體管數(shù)量減少50%。
[0048]實(shí)施例3
[0049]如圖6所示，存儲(chǔ)單元600包括4個(gè)PMOS管601-604，所有PMOS管的襯底都連接到電源電壓VDD。
[0050]第一、第二PMOS管601、602為上拉管。第一PMOS管601的源極連接電源電壓VDD，柵級(jí)連接反相存儲(chǔ)節(jié)點(diǎn)QN6，漏極連接存儲(chǔ)節(jié)點(diǎn)Q6。第二 PMOS管602的源極連接電源電壓VDD，柵極連接存儲(chǔ)節(jié)點(diǎn)Q6，漏極連接反相存儲(chǔ)節(jié)點(diǎn)QN6。
[0051]第三、第四PMOS管603、604為訪問管。第三PMOS管603的源極連接存儲(chǔ)節(jié)點(diǎn)Q6，柵極連接訪問選擇字線605，漏極連接第一位線606。第四PMOS管604的源極連接反相存儲(chǔ)節(jié)點(diǎn)QN6，柵極連接訪問選擇字線605，漏極連接第二位線607。
[0052]存儲(chǔ)單元600在進(jìn)行寫操作時(shí)，訪問選擇字線605被置低電平GND，將第一位線606的數(shù)據(jù)寫入存儲(chǔ)節(jié)點(diǎn)Q6，將第二位線607的數(shù)據(jù)寫入反相存儲(chǔ)節(jié)點(diǎn)QN6。當(dāng)停止寫操作時(shí)，訪問選擇字線605被置高電平VDD，第一、第二位線606、607均被拉到低電平GND。
[0053]假定當(dāng)前存儲(chǔ)單元600中存儲(chǔ)的數(shù)據(jù)為“1”，即存儲(chǔ)節(jié)點(diǎn)Q6存儲(chǔ)高電平“1”，反相存儲(chǔ)節(jié)點(diǎn)QN6存儲(chǔ)低電平“O”。
[0054]存儲(chǔ)單元600在進(jìn)行讀操作時(shí)，訪問選擇字線605被置低電平GND，第一、第二位線606,607均為低電平GND，從而使第三、第四PMOS管603、604均導(dǎo)通。第一位線606和存儲(chǔ)節(jié)點(diǎn)Q6之間通過第三PMOS管603進(jìn)行電荷重新分配，第二位線607和反相存儲(chǔ)節(jié)點(diǎn)QN6之間通過第四PMOS管604進(jìn)行電荷重新分配。由于存儲(chǔ)節(jié)點(diǎn)Q6和反相存儲(chǔ)節(jié)點(diǎn)QN6本身存儲(chǔ)的電平不同，導(dǎo)致電荷重新分配之后，在第一、第二位線606、607間產(chǎn)生電壓差，這個(gè)電壓差被讀出外圍控制電路感應(yīng)，從而讀出數(shù)據(jù)。
[0055]存儲(chǔ)單元600的讀操作由于需要在存儲(chǔ)節(jié)點(diǎn)Q6和第一位線606之間以及反相存儲(chǔ)節(jié)點(diǎn)QN6和第二位線607之間進(jìn)行電荷的重新分配，會(huì)破壞存儲(chǔ)單元600中存儲(chǔ)的數(shù)據(jù)，是一種破壞性的讀，因而讀操作之后需要進(jìn)行寫回操作，將讀出的數(shù)據(jù)寫回到存儲(chǔ)單元中。當(dāng)停止進(jìn)行讀操作時(shí)，訪問選擇字線605被置高電平VDD，第一、第二位線606、607均被拉到低電平GND。
[0056]存儲(chǔ)單元600處于數(shù)據(jù)保持時(shí)，由于反相存儲(chǔ)節(jié)點(diǎn)QN6為低電平“0”，這將使第一PMOS管601 —直處于導(dǎo)通狀態(tài)，從而使存儲(chǔ)節(jié)點(diǎn)Q6的電平被鎖定在電源電壓VDD。由于存儲(chǔ)節(jié)點(diǎn)Q6的電平被鎖定在電源電壓VDD，第二 PMOS管602的源極電平為高電平VDD，柵極電平為高電平VDD，漏極電平為低電平“0”，因此第二 PMOS管602處于截止?fàn)顟B(tài)，并產(chǎn)生一個(gè)從第二 PMOS管602的源極到漏極的亞閾值電流，這個(gè)亞閾值電流流出第二 PMOS管602的漏極，流向反相存儲(chǔ)節(jié)點(diǎn)QN6。訪問選擇字線605被置高電平VDD，第二位線607為低電平GND，第四PMOS管604的源極電平為QN6的低電平“0”，柵極為高電平VDD，漏極為低電平GND，第四PMOS管604的亞閾值電流從反相存儲(chǔ)節(jié)點(diǎn)QN6流出到第二位線607。由于偏置電壓不同，第四PMOS管604從反相存儲(chǔ)節(jié)點(diǎn)QN6流出的亞閾值電流要小于第二 PMOS管602流入反相存儲(chǔ)節(jié)點(diǎn)QN6的亞閾值電流，這使得反相存儲(chǔ)節(jié)點(diǎn)QN6的電平會(huì)逐漸升高。存儲(chǔ)單元600需要周期性的刷新，以防止存儲(chǔ)單元600中的數(shù)據(jù)衰減到讀不出來。
[0057]為了使存儲(chǔ)單元600的失效時(shí)間盡量長(zhǎng)，應(yīng)將第一、第二 PMOS管601、602的寬長(zhǎng)比盡量設(shè)計(jì)得比較小，以降低第一、第二 PMOS管601、602流入存儲(chǔ)節(jié)點(diǎn)Q6和反相存儲(chǔ)節(jié)點(diǎn)QN6的亞閾值電流。
[0058]存儲(chǔ)單元600構(gòu)成一個(gè)偽靜態(tài)存儲(chǔ)單元，從功能上對(duì)存儲(chǔ)的數(shù)據(jù)實(shí)現(xiàn)半鎖定，相對(duì)于傳統(tǒng)的SRAM單元，晶體管數(shù)量減少25%。
[0059]本發(fā)明的抗總劑量效應(yīng)存儲(chǔ)單元電路全部由PMOS管構(gòu)成，可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固，具有較小的存儲(chǔ)單元面積，可用于抗輻射航空航天及嵌入式存儲(chǔ)器等領(lǐng)域。
[0060]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，全部由PMOS管構(gòu)成。
2.如權(quán)利要求1所述的抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，包括:第一、第二PMOS 管(401、402)，第三、第四 PMOS 管(403、404)和第五、第六 PMOS 管(405、406);其中， 第一、第二 PMOS管(401、402)為上拉管，第一 PMOS管(401)的源極連接電源電壓VDD，柵極連接反相存儲(chǔ)節(jié)點(diǎn)(QN4)，漏極連接存儲(chǔ)節(jié)點(diǎn)(Q4)，第二 PMOS管(402 )的源極連接電源電壓VDD，柵極連接存儲(chǔ)節(jié)點(diǎn)(Q4)，漏極連接反相存儲(chǔ)節(jié)點(diǎn)(QN4); 第三、第四PMOS管(403、404)為讀出訪問管，第三PMOS管(403)的源極連接讀操作選擇字線(410)，柵極連接存儲(chǔ)節(jié)點(diǎn)(Q4)，漏極連接第一讀出位線(411)，第四PMOS管(404)的源極連接讀操作選擇字線(410)，柵極連接反相存儲(chǔ)節(jié)點(diǎn)(QN4)，漏極連接第二讀出位線(412)； 第五、第六PMOS管(405、406)為寫入訪問管，第五PMOS管(405)的源極連接存儲(chǔ)節(jié)點(diǎn)(Q4)，柵極連接寫入選擇字線(407)，漏極連接第一寫位線(408)，第六PMOS管(406)的源極連接反相存儲(chǔ)節(jié)點(diǎn)(QN4)，柵極連接寫入選擇字線(407)，漏極連接第二寫位線(409)。
3.如權(quán)利要求2所述的抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，所述第一、第二PMOS管(401、402)的寬長(zhǎng)比越小，所述存儲(chǔ)單元電路處于數(shù)據(jù)保持時(shí)的失效時(shí)間越長(zhǎng)。
4.如權(quán)利要求1所述的抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，包括:第一、第二PMOS 管(501、502)和第三、第四 PMOS 管(503、504);其中， 第一、第二 PMOS管(501、502)為讀出訪問管，第一 PMOS管(501)的源極連接讀操作選擇字線(508)，柵極連接存儲(chǔ)節(jié)點(diǎn)(Q5)，漏極連接第一讀出位線(509)，第二 PMOS管(502)的源極連接讀操作選擇字線(508)，柵極連接反相存儲(chǔ)節(jié)點(diǎn)(QN5)，漏極連接第二讀出位線(510)； 第三、第四PMOS管(503、504)為寫入訪問管，第三PMOS管(503)的源極連接存儲(chǔ)節(jié)點(diǎn)(Q5)，柵極連接寫入選擇字線(505)，漏極連接第一寫位線(506)，第四PMOS管(504)的源極連接反相存儲(chǔ)節(jié)點(diǎn)(QN5)，柵極連接寫入選擇字線(505)，漏極連接第二寫位線(507)。
5.如權(quán)利要求4所述的抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，所述第三、第四PMOS管(503、504)的寬長(zhǎng)比越小，所述存儲(chǔ)單元電路處于數(shù)據(jù)保持時(shí)的失效時(shí)間越長(zhǎng)。
6.如權(quán)利要求1所述的抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，包括:第一、第二PMOS 管(601、602)和第三、第四 PMOS 管(603、604);其中， 第一、第二 PMOS管(601、602)為上拉管，第一 PMOS管(601)的源極連接電源電壓VDD，柵級(jí)連接反相存儲(chǔ)節(jié)點(diǎn)(QN6 )，漏極連接存儲(chǔ)節(jié)點(diǎn)(Q6 )，第二 PMOS管(602 )的源極連接電源電壓VDD，柵極連接存儲(chǔ)節(jié)點(diǎn)(Q6)，漏極連接反相存儲(chǔ)節(jié)點(diǎn)(QN6)； 第三、第四PMOS管(603、604 )為訪問管，第三PMOS管(603 )的源極連接存儲(chǔ)節(jié)點(diǎn)(Q6 )，柵極連接訪問選擇字線(605)，漏極連接第一位線(606)，第四PMOS管(604)的源極連接反相存儲(chǔ)節(jié)點(diǎn)(QN6 )，柵極連接訪問選擇字線(605 )，漏極連接第二位線(607 )。
7.如權(quán)利要求6所述的抗總劑量效應(yīng)存儲(chǔ)單元電路，其特征在于，所述第一、第二PMOS管(601、602)的寬長(zhǎng)比越小，所述存儲(chǔ)單元電路處于數(shù)據(jù)保持時(shí)的失效時(shí)間越長(zhǎng)。
【文檔編號(hào)】G11C11/413GK103489477SQ201310398912
【公開日】2014年1月1日 申請(qǐng)日期:2013年9月4日 優(yōu)先權(quán)日:2013年9月4日
【發(fā)明者】桑紅石, 王文, 張?zhí)煨? 梁巢兵, 張靜, 謝揚(yáng), 袁雅婧 申請(qǐng)人:華中科技大學(xué)