專利名稱：一種基于bist控制的可編程sram時序控制電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種基于BIST (內(nèi)嵌自測試)控制的可編程SRAM (靜態(tài)隨機存儲器)時序控制電路，屬于集成電路設(shè)計技術(shù)領(lǐng)域。
背景技術(shù)：
隨著應(yīng)用需求的不斷發(fā)展，電子產(chǎn)品需要集成更多的功能，例如3D視頻、游戲，GPS導(dǎo)航、高速的無線上網(wǎng)業(yè)務(wù)等，越來越高的需求帶來了對電子產(chǎn)品性能的要求，從而對集成電路的處理能力和處理速度提出更高的要求。2007年Shweta Srivastava等人發(fā)表的論文〈〈Rapid estimation of the probability of SRAM failure due to MOS Thresholdvariations》指出SoC和微處理器系統(tǒng)對SRAM要求越來越高,隨著工藝尺寸下降，其它數(shù)字電路的性能得到快速提升，但SRAM的性能增加的速度跟不上其它數(shù)字電路，因此SRAM的性能逐漸成為此類系統(tǒng)的瓶頸，其問題是，隨著工藝尺寸的不斷下降，SRAM存儲單元和外圍電路尺寸也越來越小，從而工藝失配對SRAM的性能和可靠性影響越來越大。工藝失配對SRAM時序控制電路影響較大，傳統(tǒng)的設(shè)計是通過留有足夠的余量來獲得，但是在深亞微米工藝，傳統(tǒng)留有設(shè)計余量的方法會帶來較大的性能損失，且工藝一致性較差。另外，根據(jù)此論文的統(tǒng)計，70%_90%的內(nèi)部Cache由SRAM組成，而且由于處理數(shù)據(jù)越來越多，數(shù)據(jù)和指令Cache占芯片面積越來越大。因此在先進工藝下，設(shè)計高速高可靠性SRAM IP對于高性能SoC和微處理器系統(tǒng)至關(guān)重要。SRAM可靠性涉及到很多方面，包括存儲單元的讀寫穩(wěn)定性、讀寫時序延遲控制等。SRAM寫時序延遲主要涉及到列選擇CMUX開關(guān)和字線WLL控制信號的時序控制，而讀時序延遲涉及到WLL控制信號、列選擇CMUX開關(guān)、靈敏放大器SA使能信號的時序控制。傳統(tǒng)的內(nèi)部時序控制是通過反相器延遲鏈來獲得，如2003年Zhongyuan Wu等人發(fā)表的論文《A highperformance embedded SRAM compiler》,此方法非常簡單,但是存在一個致命的缺點，當(dāng)存在工藝或環(huán)境條件發(fā)生變化時，反相器鏈不能很好的跟蹤被訪問單元的延遲。針對此問題，1998 年 B. S. Amrutur 等人發(fā)表的論文〈〈A replica technique for wordline and sensecontrol in low-power SRAMs》使用基于復(fù)制的存儲單元來模擬關(guān)鍵路徑,從而控制時序的延遲，這是比較常用的方法，也能較好的跟蹤工藝產(chǎn)生的芯片間失配。但是隨著工藝尺寸下降，芯片內(nèi)部的晶體管失配也越來越突出，傳統(tǒng)復(fù)制關(guān)鍵路徑的方法需要留有足夠余量，這會帶來較大的性能損失。2009 年 Ya-Chun Lai 等人發(fā)表的論文《Robust SRAM design via BIST-assistedtiming-tracking (BATT)》改進了傳統(tǒng)復(fù)制關(guān)鍵路徑的方法，在復(fù)制路徑的輸出端添加一個長的反相器延遲鏈，根據(jù)多路選擇器選擇可以選擇不同的延遲輸出，從而實現(xiàn)可編程的控制時序延遲。多路選擇器的控制信號由BIST和外圍控制邏輯單元產(chǎn)生，此方法可以根據(jù)SRAM讀寫是否出錯來實時調(diào)節(jié)時序的延遲，可以跟蹤芯片間和芯片內(nèi)的工藝失配特性，但是延遲路徑上增加了反相器鏈和多個傳輸門，從而自身帶來的延遲較長，不適合高性能應(yīng)用領(lǐng)域。發(fā)明內(nèi)容本發(fā)明主要關(guān)注讀、寫時序延遲對SRAM可靠性影響，要解決的關(guān)鍵技術(shù)是針對現(xiàn)有的高性能SRAM讀、寫時序延遲隨著工藝、溫度等變化大的問題，提出了一種基于BIST (內(nèi)嵌自測試)控制的可編程SRAM (靜態(tài)隨機存儲器)時序控制系統(tǒng)，采用內(nèi)嵌自測試BIST檢測SRAM讀寫是否正常工作，根據(jù)BIST檢測的SRAM讀數(shù)據(jù)正確性來調(diào)節(jié)讀時序延遲的控制電路，從而形成檢測和調(diào)節(jié)的閉環(huán)系統(tǒng)，采用復(fù)制存儲單元讀放電支路的關(guān)鍵路徑對復(fù)制的位線負(fù)載進行充放電，從而能更準(zhǔn)確跟蹤溫度等環(huán)境對時序影響?？删幊虝r序延遲的主體采用與存儲單元同樣的晶體管，從而能夠克服工藝、溫度等對時序延遲變化大的影響。本實用新型采用的技術(shù)方案是一種基于BIST控制的可編程SRAM時序控制電路，包括BIST模塊、控制單元以及含有可編程時序控制模塊的SRAM模塊，SRAM模塊包括由6個晶體管組成的SRAM存儲陣列、由多路選擇器、靈敏放大器和輸入、輸出緩沖器組成的數(shù)據(jù)鏈路的模塊、由一級譯碼器和二級譯碼及字線驅(qū)動電路組成的字線譯碼路徑以及由時序控制電路、靈敏放大器時序控制電路、多路選擇器時序控制電路組成的內(nèi)部時序控制電路；·一級譯碼器的輸出連接二級譯碼及字線驅(qū)動電路的輸入，二級譯碼器的輸出連接SRAM存儲陣列的輸入，SRAM存儲陣列的輸出連接多路選擇器的輸入，多路選擇器的輸出連接靈敏放大器的輸入，靈敏放大器的輸出連接輸入、輸出緩沖器的輸入，輸入、輸出緩沖器的的輸出為SRAM讀、寫數(shù)據(jù)的輸出和輸入端，時序控制電路的輸出分別連接二級譯碼及字線驅(qū)動電路及多路選擇器時序控制電路的輸入，其特征是可編程時序控制模塊設(shè)有可編程讀、寫時序控制電路、字線WLL負(fù)載復(fù)制單元以及讀、寫位線負(fù)載復(fù)制單元，可編程讀、寫時序控制電路的輸入為控制單元輸出的讀、寫控制信號，可編程讀、寫時序控制電路的輸出分別連接字線負(fù)載復(fù)制單元及讀、寫位線負(fù)載復(fù)制單元的輸入，可編程讀、寫時序控制電路還輸出Rref信號連接靈敏放大器時序控制電路的使能端，二級譯碼及字線驅(qū)動電路中字線WLL驅(qū)動復(fù)制單元的輸出連接可編程讀、寫時序控制電路的時序端，電路的連接如下設(shè)有3個PMOS管P1、P2、P3 ;1個NMOS管NI ;2個反相器INV1、INV2以及η個NMOS管NPGO、NPGI…NPGn以及NPDO、NPDI…NPDn構(gòu)成的可編程放電回路陣列，其中，η表示控制信號的位寬，η的數(shù)值大于1，小于SRAM存儲陣列的行數(shù)，可編程放電回路陣列中的NMOS管NPGO、NPGI…NPGn以及NPDO、NPDI…NPDn與SRAM存儲陣列中的晶體管參數(shù)相同；NMOS管NPGO、NPGl…NPGn的柵端互連并與WLL驅(qū)動復(fù)制單元的輸出連接，NMOS管NPG0、NPGl…NPGn的源端分別與NMOS管NPDO、NPDl…NPDn的漏端連接，NMOS管NPDO、NPDl…NPDn的源端均連接到低電平VSS，NM0S管NPDO、NPDI…NPDn的柵端為為可編程時序控制電路的讀、寫控制信號輸入端，NMOS管NPGO、NPGI…NPGn的漏端互連并與讀、寫位線負(fù)載復(fù)制單元的輸入端、PMOS管Pl的漏端、PMOS管P2的漏端以及NMOS管NI的漏端連接在一起，PMOS管Pl的柵端與WLL驅(qū)動復(fù)制單元的輸出端、反相器INVl的輸入端、PMOS管P3的柵端以及NMOS管NI的柵端連接在一起，反相器INVl的輸出端連接PMOS管P2的柵端，PMOS管P2的源端與NMOS管NI的源端、PMOS管P3的漏端以及反相器INV2的輸入端連接在一起，PMOS管P3的源端以及PMOS管Pl的源端均連接電源VDD，反相器INV2的輸出Rref為整個時序控制電路的輸出。本實用新型的優(yōu)點及有益效果本發(fā)明通過BIST檢測SRAM工作情況來分別調(diào)節(jié)SRAM讀、寫時序延遲，從而形成檢測和調(diào)節(jié)的閉環(huán)系統(tǒng)，能夠?qū)ψx延遲和寫延遲分別進行最優(yōu)化調(diào)節(jié)，具有更加優(yōu)越的可靠性。在不影響讀、寫延遲可編程的基礎(chǔ)上，本發(fā)明還設(shè)計了工藝跟蹤性能更優(yōu)的讀、寫延遲可編程電路結(jié)構(gòu)，采用復(fù)制存儲單元的讀、寫關(guān)鍵路徑對復(fù)制的負(fù)載進行充放電，從而能更準(zhǔn)確的跟蹤芯片間和芯片內(nèi)的工藝特性，更精確的控制時序延遲。由于沒有在時序延遲路徑上增加額外的延遲單元，因此能夠?qū)崿F(xiàn)SRAM更高的性倉泛。目前，隨著深亞微米工藝尺寸越來越小，SRAM存儲單元尺寸越來越小，不僅受芯片之間工藝失配的影響，SRAM也越來越受到芯片內(nèi)部晶體管工藝失配的影響，芯片內(nèi)的工藝失配會帶來可靠性的降低。本發(fā)明的基于BIST控制的可編程高性能SRAM電路具有復(fù)雜度低，工藝跟蹤特性優(yōu)越的特點，因此非常適合深亞微米工藝下SRAM可靠性的提高，而且不會帶來面積的增加。

圖I為本實用新型采用BIST電路進行SRAM可靠性調(diào)節(jié)的框圖； 圖2為本實用新型一種可編程的高可靠性SRAM結(jié)構(gòu)框圖；圖3為一種傳統(tǒng)可編程的讀時序延遲電路；圖4為本實用新型的一種高性能的讀時序延遲電路；圖5為不同可編程延遲電路溫度變化后的時域波形對比圖。
具體實施方式
圖I為采用BIST電路進行SRAM讀寫時序調(diào)節(jié)的系統(tǒng)框圖。電路包括三個模塊內(nèi)嵌BIST模塊13，控制單元12，SRAM模塊14 (內(nèi)含可編程時序控制模塊11)，其中SRAM模塊主體14和控制單元12可以采用已有電路,詳細(xì)參見論文《Robust SRAM design viaBIST-assisted timing-tracking (BATT))),內(nèi)嵌BIST模塊13可以通過商用軟件生成(如Mentor Graphics MBIST ArchitectTM tool)。BIST 模塊 13 連接 SRAM模塊 14 的所有輸入輸出信號，控制單元12輸入為BIST模塊13輸出信號，控制單元12的輸出連接可編程時序控制模塊11的控制端輸入，可編程時序控制模塊11的時序端輸入連接SRAM中譯碼器單元輸出，可編程時序控制模塊11的輸出連接SRAM中SA使能端。BIST進行SRAM讀寫延遲時序的調(diào)節(jié)的流程首先初始化控制單元12的控制信號，控制信號送入可編程時序控制模塊11，從而初始化SRAM的讀寫延遲時序，SRAM模塊14在BIST電路13的控制下進行讀、寫操作，BIST電路13通過SRAM輸入和輸出數(shù)據(jù)的比較產(chǎn)生Done (是否完成信號)和Fail (是否錯誤信號)，控制單元12根據(jù)Fail信號來判斷SRAM讀寫是否出錯，如沒有錯，則控制單元12調(diào)節(jié)控制信號，使SRAM讀寫時序的延遲減小，從而再次進行錯誤檢查循環(huán)，直至BIST判斷出有錯為止。這種基于BIST電路調(diào)節(jié)SRAM可編程讀寫延遲時序可以快速的實現(xiàn)不同工藝條件下性能和可靠性折衷優(yōu)化，而且不會增加電路的面積和復(fù)雜度。圖2為一種可編程的高可靠性SRAM結(jié)構(gòu)框圖。其中，對圖I的SRAM模塊14內(nèi)的可編程時序控制模塊11包括WLL負(fù)載復(fù)制單元22、可編程讀、寫時序控制23和讀、寫位線負(fù)載復(fù)制單元25。WLL負(fù)載復(fù)制單元22和讀、寫位線負(fù)載復(fù)制單元25作為可編程讀、寫時序控制23的模擬實際的負(fù)載。為了更好的進行可編程控制，對于由多個塊(Bank)組成的大尺寸SRAM，分別具有獨立的模塊22、23和25。圖2中其他模塊為傳統(tǒng)SRAM已有模塊。SRAM存儲陣列21由傳統(tǒng)6管單元組成，數(shù)據(jù)鏈路的模塊由多路選擇器CMUX)212、靈敏放大器(SA) 211和輸入、輸出緩沖器210組成，字線譯碼路徑由一級譯碼器28和二級譯碼及字線驅(qū)動24組成，內(nèi)部時序控制電路包括時序控制電路29、SA時序控制27、CMUX時序控制26。一級譯碼器28輸出連接二級譯碼及字線驅(qū)動24的輸入，二級譯碼及字線驅(qū)動24輸出的字線驅(qū)動信號連接可編程讀、寫時序控制23和SRAM存儲陣列21的輸入，SRAM存儲陣列21的輸出為多路選擇器(CMUX) 212的輸入，多路選擇器(CMUX) 212的的輸出連接靈敏放大器(SA) 211輸入,接靈敏放大器(SA) 211的輸出為輸入、輸出緩沖器210的輸入,輸入、輸出緩沖器210的輸出為SRAM讀、寫數(shù)據(jù)的輸出和輸入。時序控制電路29為二級譯碼及字線驅(qū)動24和CMUX時序控制26的輸入，可編程讀、寫時序控制23的輸入為二級譯碼及字線驅(qū)動24的輸出，可編程讀、寫時序控制23的輸入R0[n:0]、W0[n:0]連接到圖I中控制模塊12的輸出，可編程讀、寫時序控制23的輸出連接WLL負(fù)載復(fù)制單元22和讀、寫位線負(fù)載復(fù)制單元25的輸入，可編程讀、寫時序控制23的另一輸出Rref為SA時序控制27的輸入，CMUX時序控制26和SA時序控制27的輸出分別為多路選擇器(CMUX) 212和靈敏放大 器(SA) 211的時序控制輸入端?？删幊虝r序控制電路23由圖I中控制單元12的輸出信號R0[n:0]和W0[n:0]進行讀、寫延遲的控制，其中η表示控制信號的位寬。η的數(shù)值選取滿足以下條件η個控制時序端口同時為高，則WLL字線有效到圖4輸出Rref信號升高的延遲時間應(yīng)小于所有工藝角情況下主體SRAM存儲陣列21位線放電時間(位線放電時間通常定義為WLL有效到位線電壓下降到靈敏放大器SA失調(diào)電壓壓差的延遲時間)，通常η的數(shù)值大于1，而小于SRAM存儲陣列21的行數(shù)。圖3為一種傳統(tǒng)的基于BIST控制的可編程讀時序延遲電路，詳細(xì)參見論文《Robust SRAM design via BIST-assisted timing-tracking (BATT)》，WLL 驅(qū)動復(fù)制單兀31的輸出連接復(fù)制位線單元32的輸入，復(fù)制位線單元32的輸出為延遲路徑33的輸入，可編程選擇輸出34的輸入為延遲路徑33的輸出，可編程選擇輸出34的輸出為最終時序控制信號。實現(xiàn)原理WLL驅(qū)動復(fù)制單元31為SRAM字線WLL驅(qū)動的復(fù)制電路，用于模擬字線WLL的驅(qū)動和延遲，可以較好的跟蹤SRAM關(guān)鍵路徑的延遲。存儲單元復(fù)制電路32由與SRAM相同的一列存儲單元組成，其中使用多個存儲單元作為對位線的驅(qū)動，這些存儲單元的WLL鏈接31的輸出端，而其他存儲單元的WLL端口直接連接電源地。復(fù)制位線單元32的輸出連接反相器鏈33，然后通過選擇通路34實現(xiàn)不同延遲要求的輸出，選擇通路34由傳輸門(M1-M6)組成,選擇的控制信號由Code [I: O]來決定,通過設(shè)置Code [I: O]不同編碼,可以選擇不同延遲信號的輸出，從而輸出信號OUT可以實現(xiàn)可編程的延遲輸出。對于圖3的電路結(jié)構(gòu)，給出一個典型的兩個控制信號的選擇通路延遲輸出，如果實際需要更多的延遲情況，可以通過增加Code編碼的位數(shù)獲得，原理與選擇通路34類似。傳統(tǒng)的可編程讀延遲電路存在以下兩個缺點(1)可編程電路通過反相器鏈的延遲來獲得，雖然初始狀態(tài)可以實現(xiàn)信號不同延遲的選擇，但是一旦正常工作，反相器鏈的延遲和實際SRAM存儲單元放電路徑的延遲受環(huán)境、負(fù)偏置溫度系數(shù)(NBTI)等影響不一致，延遲路徑的跟蹤性較差，因此會在正常工作時產(chǎn)生可靠性問題。(2)傳統(tǒng)的延遲路徑在通路中增加了反相器鏈、多個傳輸門，因此會限制可編程延遲電路能達到的最小延遲，因此如果SRAM —列具有較少的存儲單元MC，則此可編程的延遲電路會損壞SRAM的性能，限制了其在高性能SRAM的應(yīng)用。圖4為本實用新型提出的一種性能更優(yōu)的基于BIST控制的可編程時序延遲電路，實現(xiàn)了圖I中可編程時序控制模塊11。可編程時序控制模塊11包括WLL負(fù)載復(fù)制單元22、可編程讀、寫時序控制23和讀、寫位線負(fù)載復(fù)制單元25以及WLL驅(qū)動復(fù)制單元31，WLL負(fù)載復(fù)制單元22、讀、寫位線負(fù)載復(fù)制單元25和WLL驅(qū)動復(fù)制單元31都是傳統(tǒng)的SRAM模塊。由于讀和寫的時序延遲控制電路類似，以讀時序延遲控制電路為例進行重點分析。可編程時序控制電路控制端的輸入為字線(WLL)驅(qū)動復(fù)制電路31的輸出(SRAM中譯碼器的輸出)。延遲調(diào)節(jié)控制端的輸入信號R0[n:0]即為圖I中控制單元12和可編程時序控制模塊11間的讀控制信號。WLL驅(qū)動復(fù)制電路31的輸出連接可編程放電回路陣列42中晶體管NPGO-NPGn柵端，WLL負(fù)載復(fù)制單元22輸出連接WLL驅(qū)動復(fù)制電路31的輸出，用于模擬SRAM字線負(fù)載?？删幊谭烹娀芈逢嚵?2中NMOS管NPGO-NPGn柵端連接WLL驅(qū)動復(fù)制電路31的輸出，NPGO - NPGn的源端分別與NPDO — NPDn的漏端連接，NPDO 一 NPDn的源端 都連接到低電平VSS_core，NPDO 一 NPDn的柵端連接圖I中控制單元12的輸出R0[n:0]，NPGO - NPGn的漏端相連作為可編程放電回路陣列42的輸出，NPGO-NPGn和NPDO-NPDn分別表示SRAM中6管存儲單元的傳輸晶體管和下拉晶體管(η的定義與R0[n:0]和W0[n:0]中的η相同)，其中NPG和NPD可以是多個6管存儲單元傳輸管和下拉管并聯(lián)而得，并聯(lián)的個數(shù)根據(jù)實際的延遲要求可適當(dāng)調(diào)節(jié)。PMOS管Pl用于對可編程放電回路陣列42的輸出充電到電源電壓VDD。 PMOS管Ρ2和NMOS管NI組成傳輸門，Ρ2和NI漏端連接可編程放電回路陣列42輸出，Ρ2和NI源端連接PMOS管Ρ3的漏端，晶體管Ρ3用于對輸出信號Rref預(yù)充電到低電平VSS。Ρ1、Ρ3和NI的柵端與WLL驅(qū)動復(fù)制電路31出相連，WLL驅(qū)動復(fù)制電路31的輸出連接反相器INVl輸入，INVl的輸出連接Ρ2的柵端。讀、寫位線負(fù)載復(fù)制單元25連接到可編程放電回路陣列42的輸出，用于模擬SRAM位線的負(fù)載。Ρ3的漏端、NI和Ρ2的源端都連接到反相器INV2輸入，INV2的輸出Rref為整個時序控制電路的輸出。圖4所示延遲路徑上完全和SRAM關(guān)鍵路徑一致，位線放電也采用SRAM 6管存儲單元的下拉管和傳輸管，因此對環(huán)境、負(fù)偏置溫度系數(shù)(NBTI)等影響的一致性較好，具有更優(yōu)的可靠性。另夕卜，可編程延遲通過增加位線的放電電流來獲得，沒有在延遲路徑上增加額外的延遲單元，因此也能夠適合高性能SRAM應(yīng)用。比較圖3和圖4，初始條件下，兩種可編程延遲電路通過外界控制信號都能夠很好的跟蹤實際SRAM關(guān)鍵路徑的延遲，如圖5所示，當(dāng)溫度變化后，圖3傳統(tǒng)可編程延遲電路反相器鏈的延遲變化不能很好的跟蹤實際SRAM關(guān)鍵路徑的延遲變化，而本實用新型圖4的可編程延遲電路延遲變化能夠很好的跟蹤SRAM關(guān)鍵電路延遲變化，因此本實用新型的可編程延遲電路能夠具有更優(yōu)越的可靠性。
權(quán)利要求1.一種基于BIST控制的可編程SRAM時序控制電路，包括BIST模塊、控制單元以及含有可編程時序控制模塊的SRAM模塊，SRAM模塊包括由6個晶體管組成的SRAM存儲陣列、由多路選擇器、靈敏放大器和輸入、輸出緩沖器組成的數(shù)據(jù)鏈路的模塊、由一級譯碼器和二級譯碼及字線驅(qū)動電路組成的字線譯碼路徑以及由時序控制電路、靈敏放大器時序控制電路、多路選擇器時序控制電路組成的內(nèi)部時序控制電路；一級譯碼器的輸出連接二級譯碼及字線驅(qū)動電路的輸入，二級譯碼器的輸出連接SRAM存儲陣列的輸入，SRAM存儲陣列的輸出連接多路選擇器的輸入，多路選擇器的輸出連接靈敏放大器的輸入，靈敏放大器的輸出連接輸入、輸出緩沖器的輸入，輸入、輸出緩沖器的的輸出為SRAM讀、寫數(shù)據(jù)的輸出和輸入端，時序控制電路的輸出分別連接二級譯碼及字線驅(qū)動電路及多路選擇器時序控制電路的輸入，其特征是可編程時序控制模塊設(shè)有可編程讀、寫時序控制電路、字線WLL負(fù)載復(fù)制單元以及讀、寫位線負(fù)載復(fù)制單元，可編程讀、寫時序控制電路的輸入為控制單元輸出的讀、寫控制信號，可編程讀、寫時序控制電路的輸出分別連接字線負(fù)載復(fù)制單元及讀、寫位線負(fù)載復(fù)制單元的輸入，可編程讀、寫時序控制電路還輸出Rref信號連接靈敏放大器時序控制電路的使能端，二級譯碼及字線驅(qū)動電路中字線WLL驅(qū)動復(fù)制單元的輸出連接可編程讀、與時序控制電路的時序端，電路的連接如下 設(shè)有3個PMOS管P1、P2、P3 ;1個NMOS管NI ;2個反相器INV1、INV2以及η個NMOS管NPGO、NPGl…NPGn以及NPDO、NPDI…NPDn構(gòu)成的可編程放電回路陣列，其中，η表示控制信號的位寬，η的數(shù)值大于I，小于SRAM存儲陣列的行數(shù)，可編程放電回路陣列中的NMOS管NPGO、NPGl…NPGn以及NPDO、NPDl…NPDn與SRAM存儲陣列中的晶體管參數(shù)相同；NM0S管NPGO、NPGI…NPGn的柵端互連并與WLL驅(qū)動復(fù)制單元的輸出連接，NMOS管NPG0、NPG1…NPGn的源端分別與NMOS管NPDO、NPDI…NPDn的漏端連接，NMOS管NPDO、NPDI…NPDn的源端均連接到低電平VSS，NMOS管NPDO、NPDI…NPDn的柵端為為可編程時序控制電路的讀、寫控制信號輸入端，NMOS管NPGO、NPGP^NPGn的漏端互連并與讀、寫位線負(fù)載復(fù)制單元的輸入端、PMOS管Pl的漏端、PMOS管P2的漏端以及NMOS管NI的漏端連接在一起，PMOS管Pl的柵端與WLL驅(qū)動復(fù)制單元的輸出端、反相器INVl的輸入端、PMOS管P3的柵端以及NMOS管NI的柵端連接在一起，反相器INVl的輸出端連接PMOS管P2的柵端，PMOS管P2的源端與NMOS管NI的源端、PMOS管P3的漏端以及反相器INV2的輸入端連接在一起，PMOS管P3的源端以及PMOS管Pl的源端均連接電源VDD，反相器INV2的輸出Rref為整個時序控制電路的輸出。
專利摘要一種基于BIST控制的可編程SRAM時序控制電路，包括BIST模塊、控制單元以及含有可編程時序控制模塊的SRAM模塊，其特征是可編程時序控制模塊設(shè)有可編程讀、寫時序控制電路、字線WLL負(fù)載復(fù)制單元以及讀、寫位線負(fù)載復(fù)制單元，可編程讀、寫時序控制電路的輸入為控制單元輸出的讀、寫控制信號，可編程讀、寫時序控制電路的輸出分別連接字線負(fù)載復(fù)制單元及讀、寫位線負(fù)載復(fù)制單元的輸入，可編程讀、寫時序控制電路還輸出Rref信號連接靈敏放大器時序控制電路的使能端，二級譯碼及字線驅(qū)動電路中字線WLL驅(qū)動復(fù)制單元的輸出連接可編程讀、寫時序控制電路的時序端。
文檔編號G11C29/12GK202662294SQ20122022941
公開日2013年1月9日 申請日期2012年5月22日 優(yōu)先權(quán)日2012年5月22日
發(fā)明者柏娜, 吳秀龍, 譚守標(biāo), 李正平, 孟堅, 陳軍寧, 徐超, 洪琪, 周燕 申請人:安徽大學(xué)