專利名稱：高性能靜態(tài)存儲(chǔ)器中的保持直到被存取rta功率節(jié)省模式的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，且更明確來說，涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)集成電路及用于此類電路中的功率降低的方法。
背景技術(shù)：
現(xiàn)在，許多現(xiàn)代的電子裝置及系統(tǒng)包括用于控制及管理范圍寬廣的功能及有用的應(yīng)用的大量計(jì)算能力。這些電子裝置及系統(tǒng)中的許多現(xiàn)在是手持便攜式裝置。舉例來說，具有大量計(jì)算能力的許多移動(dòng)裝置現(xiàn)在可在市場中得到，包括現(xiàn)代移動(dòng)電話送受話器(例如通常稱為“智能手機(jī)”的現(xiàn)代移動(dòng)電話送受話器)、個(gè)人數(shù)字助理(PDA)、移動(dòng)因特網(wǎng)裝置、基于平板的個(gè)人計(jì)算機(jī)、手持掃描器及數(shù)字收集器、個(gè)人導(dǎo)航裝置及類似物。當(dāng)然，這些系統(tǒng)及裝置以電池供電以便為移動(dòng)或手持的。因此，這些裝置及系統(tǒng)中的電子電路的功率消耗是極受關(guān)注的，因?yàn)殡姵貕勖ǔＪ琴徺I決定中以及所述裝置或系統(tǒng)的使用中的重要因 素。這些現(xiàn)代裝置及系統(tǒng)的計(jì)算能力通常由一個(gè)或一個(gè)以上處理器“核”提供，所述一個(gè)或一個(gè)以上處理器“核”在實(shí)施其功能時(shí)用作數(shù)字計(jì)算機(jī)。因此，這些處理器核一般從存儲(chǔ)器檢索可執(zhí)行的指令、對也從存儲(chǔ)器檢索的數(shù)字?jǐn)?shù)據(jù)執(zhí)行算術(shù)及邏輯操作且將那些操作的結(jié)果存儲(chǔ)在存儲(chǔ)器中；當(dāng)然，也提供用于獲取及輸出由處理器核處理的數(shù)據(jù)的其它輸入及輸出功能?？紤]到在執(zhí)行這些現(xiàn)代裝置的復(fù)雜功能時(shí)通常涉及到的大量的數(shù)字?jǐn)?shù)據(jù)，現(xiàn)在通常在用于這些系統(tǒng)的電子電路中實(shí)施大量的固態(tài)存儲(chǔ)器容量。靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)已成為用于這些關(guān)注功率的現(xiàn)代電子系統(tǒng)中的大多數(shù)固態(tài)數(shù)據(jù)存儲(chǔ)要求的存儲(chǔ)器技術(shù)的選擇。如在此項(xiàng)技術(shù)中是基礎(chǔ)的，SRAM存儲(chǔ)器單元“靜態(tài)地”存儲(chǔ)內(nèi)容，因?yàn)橹灰娏Ρ皇┘拥剿龃鎯?chǔ)器，所存儲(chǔ)的數(shù)據(jù)狀態(tài)就保持鎖存在每一單元中；這與“動(dòng)態(tài)” RAM ( “DRAM”)形成對比，在所述“動(dòng)態(tài)” RAM ( “DRAM”)中數(shù)據(jù)被存儲(chǔ)為固態(tài)電容器上的電荷，且必須被周期性地刷新以被保持。然而，SRAM單元汲取DC電流以保持其存儲(chǔ)狀態(tài)。尤其隨著存儲(chǔ)器尺寸(以單元的數(shù)目計(jì))變大，此DC電流可成為電池供電系統(tǒng)(例如，移動(dòng)電話及類似物)中的重要因素。近年來半導(dǎo)體技術(shù)的進(jìn)步已使得能夠?qū)⒆钚⊙b置特征尺寸(例如，MOS晶體管柵極)縮小到亞微米范圍內(nèi)。因?yàn)樾酒洗鎯?chǔ)器通常專用的大比例的總芯片面積，所以當(dāng)應(yīng)用于存儲(chǔ)器陣列時(shí)，此小型化是尤其有益的。然而，裝置尺寸的此物理縮放不一定與裝置電特性的類似縮放相關(guān)。在SRAM單元的背景下，處于當(dāng)前可用最小特征尺寸的存儲(chǔ)器單元晶體管歸因于亞閾值泄漏及其它短溝道效應(yīng)而傳導(dǎo)大量DC電流。因此，現(xiàn)在用于實(shí)現(xiàn)SRAM陣列的亞微米裝置已增加了由那些陣列汲取的DC數(shù)據(jù)保持電流。設(shè)計(jì)者近來已采用了基于電路的方式以降低由包括大存儲(chǔ)器陣列的集成電路消耗的功率。一種通常的方式為相對于施加到邏輯電路及在存儲(chǔ)器陣列外圍的電路(例如，解碼器、讀出放大器等等)的電力供應(yīng)電壓來降低施加到存儲(chǔ)器陣列的電力供應(yīng)電壓。此方式不僅降低由存儲(chǔ)器陣列消耗的功率，而且還有助于降低個(gè)別單元中的亞閾值泄漏。
用于降低功率消耗的另一基于電路的方式涉及，在可能的時(shí)候?qū)⒓呻娐穬?nèi)的存儲(chǔ)器功能置于“保持”狀態(tài)中。在常規(guī)存儲(chǔ)器中，施加到保持狀態(tài)中的存儲(chǔ)器陣列的電力供應(yīng)電壓降低到低于存取所必需的電壓，但高于在存儲(chǔ)器單元中保持?jǐn)?shù)據(jù)狀態(tài)所需的最小值(即，高于數(shù)據(jù)狀態(tài)保持電壓或“DRV”)；存儲(chǔ)器外圍電路也在此保持模式中被切斷電源，從而節(jié)省額外功率。通常來說，施加到SRAM單元的負(fù)載(例如，CMOS SRAM單元中的P溝道晶體管的源極節(jié)點(diǎn))的“Vdd”電力供應(yīng)電壓以及偏壓兩者都在所述保持模式中降低。然而，在將存儲(chǔ)器陣列從保持狀態(tài)偏壓到操作狀態(tài)時(shí)通常涉及大量的恢復(fù)時(shí)間。近來，已在具有大尺寸的存儲(chǔ)器陣列的集成電路中實(shí)施中間斷電模式。此中間模式在此項(xiàng)技術(shù)中稱為“保持直到被存取”或“RTA”，且通常用于存儲(chǔ)器陣列分成多個(gè)塊的那些情形中。在RTA模式中，外圍存儲(chǔ)器電路保持完全充電且操作。然而，僅那些正被存取的存儲(chǔ)器陣列塊完全充電；不被存取的其它存儲(chǔ)器塊被偏壓到降低的陣列電力供應(yīng)電壓(即，高于保持電壓)以降低空閑時(shí)的功率消耗。井及結(jié)偏壓(即，不同于接收降低的RTA偏壓的P溝道MOS源極節(jié)點(diǎn)的偏壓)在RTA模式中通常維持在與在讀取/寫入操作中相同的電壓，以減少從RTA模式的恢復(fù)時(shí)間。由RTA模式提供的功率節(jié)省可為可觀的，尤其如果較大的存儲(chǔ)器塊中的一些不頻繁地被存取。因?yàn)槠淇杀皇┘拥捷^大規(guī)模集成電路內(nèi)的個(gè)別 塊的能力，以及其快速的恢復(fù)時(shí)間，RTA備用模式現(xiàn)在通常與現(xiàn)代移動(dòng)因特網(wǎng)裝置及智能手機(jī)中的嵌入存儲(chǔ)器一起使用，考慮到這些裝置在其大多數(shù)使用壽命期間保持供電但不完全激活。從電路的角度看，具有RTA模式的集成電路存儲(chǔ)器必須包括建立降低的RTA陣列偏壓且在操作期間可切換地控制進(jìn)入RTA模式及從RTA模式退出的電路。圖Ia為其中提供此RTA備用的常規(guī)集成電路2的框圖。集成電路2包括存儲(chǔ)器陣列5，其布置成相對于彼此具有不同的尺寸的多個(gè)存儲(chǔ)器陣列塊^到63。每一存儲(chǔ)器陣列塊6與對應(yīng)的解碼及讀取/寫入電路11相關(guān)聯(lián)，所述解碼及讀取/寫入電路11尋址其相關(guān)聯(lián)的存儲(chǔ)器陣列塊6、將數(shù)據(jù)寫入到其相關(guān)聯(lián)的存儲(chǔ)器陣列塊6及從其相關(guān)聯(lián)的存儲(chǔ)器陣列塊6讀取數(shù)據(jù)。集成電路2還包括功能及功率管理電路4，其包括由集成電路2提供的邏輯功能性且還包括用于在整個(gè)集成電路2中調(diào)節(jié)及分布電力供應(yīng)電壓的電路。出于存儲(chǔ)器陣列5的此實(shí)例的目的，功能及功率管理電路4在電力供應(yīng)線VddHDR上產(chǎn)生對于存儲(chǔ)器讀取及寫入操作來說足夠的電壓。功能及功率管理電路4還在電力供應(yīng)線VddP上產(chǎn)生“外圍”電力供應(yīng)電壓，其被施加到解碼器及讀取/寫入電路11，且通常處于與在讀取及寫入期間被施加到存儲(chǔ)器陣列5的線VddHDR上的電力供應(yīng)電壓的電壓不同的電壓，如此項(xiàng)技術(shù)中所知。施加到每一存儲(chǔ)器陣列塊^到63的實(shí)際陣列電力供應(yīng)電壓分別呈現(xiàn)在電力供應(yīng)線VddARtl到VddAR3上。線VddARtl到VddAR3上的電壓分別通過偏壓/開關(guān)電路I0到73界定，且基于電力供應(yīng)線VddHDR處的電壓，如下文將描述。此常規(guī)集成電路2中的每一存儲(chǔ)器陣列塊6構(gòu)造為以行及列布置的SRAM單元陣列。如圖Ib中通過六晶體管(6-T)存儲(chǔ)器單元12&(其位于存儲(chǔ)器陣列塊6中的一者的第j行及第k列中)的實(shí)例所展示，每一 SRAM存儲(chǔ)器單元12被偏壓于電力供應(yīng)線VddAR上的電壓與參考電壓(例如，在接地參考Vss處)之間。在此情形中，SRAM存儲(chǔ)器單元12j,k以常規(guī)方式構(gòu)造為一對交叉耦合的CMOS逆變器，一個(gè)為串聯(lián)連接的P溝道晶體管13p及η溝道晶體管13η構(gòu)成的逆變器，且另一個(gè)為串聯(lián)連接的P溝道晶體管14ρ及η溝道晶體管14η構(gòu)成的逆變器；每一逆變器中的晶體管的柵極以通常方式連接在一起且連接到另一逆變器中的晶體管的共同漏極節(jié)點(diǎn)。N溝道通過晶體管15a、15b分別使其源極/漏極路徑被連接在交叉耦合節(jié)點(diǎn)中的一者與互補(bǔ)位線BLk、BL\中的對應(yīng)一者之間；通過晶體管15a、15b的柵極由用于此行的字線WLj驅(qū)動(dòng)。因此，如此項(xiàng)技術(shù)中所知，由SRAM單元12」,k汲取的DC電流相當(dāng)于通過P溝道晶體管13p、14p中的一者與η溝道晶體管13η、14η中的一者的關(guān)斷狀態(tài)源極/漏極泄漏電流加上可能存在的任何柵極氧化物泄漏及結(jié)泄漏的和。如上文所提及，如果晶體管13、14為極小的亞微米裝置，那么這些泄漏電流可為顯著的(多達(dá)每存儲(chǔ)器單元InA)，且因此可導(dǎo)致大量的總備用功率消耗(如如果存儲(chǔ)器陣列塊6中的存儲(chǔ)器單元12的數(shù)目 是大的)。返回參考圖la，在此常規(guī)集成電路2中，可分別通過操作偏壓/開關(guān)電路 0到73來將存儲(chǔ)器陣列塊化到63獨(dú)立地偏壓到RTA模式中。偏壓/開關(guān)電路Y1的構(gòu)造在圖Ia中通過實(shí)例說明。P溝道晶體管8以二極管樣式連接，其中其源極位于電力供應(yīng)線VddHDR處且其漏極及柵極連接到節(jié)點(diǎn)VddAR1 ;從線VddHDR處的電壓跨越晶體管8的電壓降因此在電力供應(yīng)線VddAR1上建立電壓。短路晶體管9是相對大的p溝道功率晶體管，其中其源極/漏極路徑連接在電力供應(yīng)線VddHDR與電力供應(yīng)線VddAR1之間，且其柵極從功能及功率管理電路4接收控制信號RTA*lt)如果存儲(chǔ)器陣列塊G1正被存取以用于讀取或?qū)懭氩僮鳎敲纯刂菩盘朢TAt被驅(qū)動(dòng)到低邏輯電平，這接通偏壓/開關(guān)電路Y1中的晶體管9且使二極管8短路，從而將線VddAR1處的電壓設(shè)定于電力供應(yīng)線VddHDR的電壓。相反，如果存儲(chǔ)器陣列塊將被置于RTA模式中，那么功能及功率管理電路4會(huì)將控制信號RTAt驅(qū)動(dòng)到高邏輯電平。這關(guān)斷偏壓/開關(guān)電路T1中的晶體管9，使得跨越二極管8的電壓降將節(jié)點(diǎn)VddAR1處的電壓建立于比電力供應(yīng)線VddHDR處的電壓低(一個(gè)二極管降)的電壓。因此，在此RTA模式中，由存儲(chǔ)器陣列塊64肖耗的功率將被降低對應(yīng)于至少此電壓降低的平方的量。同時(shí)，在此RTA模式中，施加到外圍存儲(chǔ)器電路(例如，用于每一存儲(chǔ)器陣列塊6的解碼器及讀取/寫入電路11)的外圍電力供應(yīng)線VddP承載其正常操作電壓，使得此外圍電路準(zhǔn)備好執(zhí)行其相關(guān)聯(lián)存儲(chǔ)器陣列塊的存取。已結(jié)合本發(fā)明觀察到，對于以常規(guī)樣式構(gòu)造的存儲(chǔ)器陣列來說，在RTA模式中優(yōu)化功率節(jié)省是困難的。如此項(xiàng)技術(shù)中所知，如果陣列電壓下降到低于最小數(shù)據(jù)保持偏壓，那么SRAM中的所存儲(chǔ)的數(shù)據(jù)可能丟失；相反，通過將RTA模式中的陣列塊偏壓在接近于所述最小數(shù)據(jù)保持電壓的電壓來優(yōu)化功率節(jié)省。然而，因?yàn)殡妷?、溫度及制造參?shù)的變化，實(shí)現(xiàn)此優(yōu)化是困難的；因此，選擇圖Ia的實(shí)例中的二極管8的尺寸及構(gòu)造以最大化功率節(jié)省是困難的命題。此外，現(xiàn)在的慣例是在不同尺寸的存儲(chǔ)器陣列塊6的存儲(chǔ)器單元12中使用不同尺寸的晶體管；這些裝置尺寸方面的差異在建立最優(yōu)RTA陣列塊偏壓時(shí)產(chǎn)生額外的困難。已結(jié)合本發(fā)明還觀察到，構(gòu)造具有嵌入存儲(chǔ)器陣列的常規(guī)集成電路的方式使RTA偏壓優(yōu)化更困難。此常規(guī)構(gòu)造通過圖Ia的集成電路2展示，其中偏壓/開關(guān)電路7中的二極管8構(gòu)造為包括功能及功率管理電路4的“核”區(qū)域3的一部分。在此核區(qū)域3中，晶體管大體上不同于存儲(chǔ)器陣列5中的晶體管而構(gòu)造，舉例來說，相對于SRAM單元12中的晶體管，以不同的溝道長度、經(jīng)由不同的離子植入?yún)?shù)的不同的源極/漏極雜質(zhì)濃度、不同的柵極氧化物厚度及類似物來構(gòu)造。舉例來說，根據(jù)常規(guī)28nm CMOS制造技術(shù)，存儲(chǔ)器陣列晶體管接收例如氟植入的額外處理，以增加有效的柵極氧化物厚度且降低柵極泄漏，核晶體管不接收所述額外處理；核晶體管與陣列晶體管之間的其它差異包括用于實(shí)施用于核晶體管及陣列晶體管的不同閾值電壓的不同的“口袋”植入，及使用應(yīng)力工程技術(shù)來構(gòu)造核晶體管(例如，在核NMOS晶體管上選擇性地沉積擴(kuò)張性氮化硅薄膜且在核PMOS晶體管上選擇性地沉積壓縮性氮化硅薄膜)但不構(gòu)造陣列裝置。如美國專利申請公開案US 2009/02585471A1中所描述，用于集成電路的邏輯核區(qū)域中的隔離結(jié)構(gòu)及隔離摻雜分布可與用于存儲(chǔ)器陣列中的隔離結(jié)構(gòu)及隔離摻雜分布不同，使得可在存儲(chǔ)器陣列中獲得較緊的隔離間隔。概括來說，常規(guī)集成電路通常包括經(jīng)構(gòu)造以優(yōu)化切換性能的邏輯核(“核”)裝置，而陣列裝置經(jīng)構(gòu)造以用于低泄漏及低失配變形。核區(qū)域3中的晶體管與存儲(chǔ)器陣列5中的晶體管13、14之間的這些構(gòu)造方面的差異降低了二極管8克服工藝參數(shù)的變化而與晶體管13、14匹配的能力。因此，在選擇二極管8的構(gòu)造及所得的電壓降時(shí)必須提供額外的裕量，以確保最小數(shù)據(jù)保持電壓是滿意的，但此額外裕量不一定導(dǎo)致額外的備用功率消耗。
如上文所提及，在此項(xiàng)技術(shù)中已知使用不同尺寸的晶體管來實(shí)現(xiàn)不同尺寸的存儲(chǔ)器陣列塊6中的存儲(chǔ)器單元12。通常來說，存儲(chǔ)器陣列塊6根據(jù)位的數(shù)目(即，列的數(shù)目，如果每塊的行的共同數(shù)目是強(qiáng)制的)來分組，其中共同晶體管尺寸是基于所述組。舉例來說，32行的存儲(chǔ)器陣列塊6可分組成越來越大的晶體管尺寸(W/L)的“倉(bins)”:從16到128列；從129到256列；從257到320列及從321到512列。通過其它背景，在此項(xiàng)技術(shù)中還已知，為通過不同尺寸的晶體管實(shí)現(xiàn)的存儲(chǔ)器陣列塊6提供不同尺寸的核裝置二極管8。舉例來說，在尺寸方面，P溝道MOS 二極管8的W/L可在以下范圍內(nèi)變化1. 0/0. 75 ( μ m)(對于16到128列的存儲(chǔ)器陣列塊6)、I. 5/0. 065 (對于129到256列的存儲(chǔ)器陣列塊6)、2. 5/0. 055 (對于257到320列的存儲(chǔ)器陣列塊6)及5. 0/0. 045 (對于321到512列的存儲(chǔ)器陣列塊6)。然而，即使根據(jù)此方式，已結(jié)合本發(fā)明觀察到，因?yàn)榕c電力供應(yīng)電壓、溫度及工藝變化的變化一起的廣泛的泄漏變化，以及以存儲(chǔ)器陣列塊6中(甚至在給定的倉中)的所述數(shù)目的列汲取的泄漏電流的變化，所以仍必須為RTA電壓提供大裕量。因此，雖然此“倉化”在某種程度上降低了在RTA模式中汲取的泄漏電流，但RTA偏壓仍必須維持在比數(shù)據(jù)保持電壓(DRV)高很多，且因此未被優(yōu)化。即使相比于從保持或全斷電模式的恢復(fù)時(shí)間，常規(guī)RTA模式電路已極大地降低從RTA模式到正常操作的恢復(fù)時(shí)間，但從RTA模式的恢復(fù)時(shí)間仍然足夠長而在某些高性能應(yīng)用中不可接受。因此，許多非常大規(guī)模的集成電路(例如，眾所周知的“芯片上系統(tǒng)”(或“SoC”)集成電路)包括高密度SRAM存儲(chǔ)器(其中實(shí)現(xiàn)RTA模式及其它功率節(jié)省技術(shù))且還包括高性能SRAM存儲(chǔ)器。集成電路中的邏輯功能性確定在這些不同類型的SRAM存儲(chǔ)器中存儲(chǔ)哪種類型的數(shù)據(jù)。在高性能SRAM存儲(chǔ)器中缺乏RTA模式帶來的害處是大量的功率消散，即使高性能SRAM容量被最小化。舉例來說，在以亞微米特征尺寸技術(shù)構(gòu)造的一個(gè)常規(guī)SoC實(shí)施方案中，在高性能SRAM中實(shí)現(xiàn)的存儲(chǔ)器密度為在高密度SRAM中實(shí)現(xiàn)的存儲(chǔ)器密度的約1/3。然而，已觀察到，高性能SRAM在其沒有RTA偏壓的數(shù)據(jù)保持模式中消耗與由所有高密度存儲(chǔ)器在其RTA模式中消耗的功率相同的功率。通過其它背景，一些常規(guī)高性能SRAM存儲(chǔ)器現(xiàn)在通過8晶體管(“8_T”)存儲(chǔ)器單元來實(shí)現(xiàn)，所述8晶體管(“8-Τ”)結(jié)合二晶體管讀取緩沖器通過如圖Ib中展示的6-Τ鎖存器來構(gòu)造。此8-T構(gòu)造的實(shí)例在圖Ic中結(jié)合SRAM單元12' j,k(在行j及列k中，像以前一樣)來說明。單元12'」,，包括晶體管13 、1311、14 、1411、15&、1513構(gòu)成的6-1'鎖存器，如上文相對于圖Ib描述。然而，在單元12'」，k中，連接到通過晶體管15a、15b的柵極的寫入字線WR_Wh在寫入循環(huán)中僅針對第j行斷言，以將存儲(chǔ)節(jié)點(diǎn)SI、S2連接到用于第k列的互補(bǔ)寫入位線WR_BLk、WR_BL*k。在對單元12' + k的寫入中，取決于正被寫入到單元12f j, k中的數(shù)據(jù)狀態(tài)，寫入電路(未展示)將寫入位線WR_BLk、WR_BL*k中的一者拉到接地。單元12' j,k還包括η溝道晶體管16η、18η，其使其源極-漏極路徑被串聯(lián)連接在讀取位線RD_BLk與接地之間。讀取緩沖器通過晶體管18η使其漏極連接到讀取位線RD_BLk，且使其柵極接收用于行j的讀取字線RD_WLp讀取緩沖器驅(qū)動(dòng)器晶體管16η使其漏極連接到晶體管18η的源極且使其源極連接在接地處；晶體管16η的柵極連接到存儲(chǔ)節(jié)點(diǎn)S2。在單元12' j,k的讀取中，讀取字線RD_WLj被斷言為有效高，這接通緩沖器通過晶體管18η，如果存儲(chǔ)節(jié)點(diǎn)S2的數(shù)據(jù)狀態(tài)為“I” ;在此情形中，讀取位線RD_BLk被緩沖器驅(qū)動(dòng)器晶體管16η到緩沖器通過晶體管18η拉到接地。在存儲(chǔ)節(jié)點(diǎn)S2為“O”的情形中的單元12' J； k的讀 取導(dǎo)致晶體管16η保持關(guān)斷，在此情形中讀取位線RD_BLk不被下拉。在適當(dāng)?shù)那闆r下，讀出放大器(未展示)能夠檢測讀取位線RD_BLk是否被列k中所選擇的單元拉到接地，且又將所述數(shù)據(jù)狀態(tài)傳送到I/O電路。仍然通過其它背景，在一些常規(guī)SRAM存儲(chǔ)器中，將結(jié)合圖Ic描述的8-T概念進(jìn)一步擴(kuò)展到提供互補(bǔ)讀取位線。此擴(kuò)展結(jié)構(gòu)的實(shí)例通過圖Id中展示的單元12"卩來說明。單元12" j,k包括圖Ic中展示的單元12' j,k的8個(gè)晶體管,但還包括晶體管16η'、18η',所述晶體管16η'、18η'以與晶體管16η、18η將存儲(chǔ)節(jié)點(diǎn)S2處的狀態(tài)轉(zhuǎn)發(fā)到讀取位線RD_BLk類似的方式將存儲(chǔ)節(jié)點(diǎn)SI處的數(shù)據(jù)狀態(tài)轉(zhuǎn)發(fā)到互補(bǔ)讀取位線RD_BL*k。在讀取循環(huán)中，由被驅(qū)動(dòng)為有效高的讀取字線RD_WLj啟用(這接通晶體管18η、18η/ )，根據(jù)存儲(chǔ)節(jié)點(diǎn)S2、SI處的狀態(tài)在讀取位線RD_BLk、RD_BL*k上產(chǎn)生差動(dòng)信號。如圖Id中所示構(gòu)造的SRAM單元在此項(xiàng)技術(shù)中稱為“ 10-T”單元。

發(fā)明內(nèi)容
實(shí)例實(shí)施例提供高性能靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，其中以最小化歸因于保持直到被存取(RTA)模式中的單元泄漏的功率消耗的方式在RTA中提供降低的陣列偏壓。實(shí)施例提供其中RTA模式陣列偏壓在具有單獨(dú)的讀取及寫入位線及字線的SRAM存儲(chǔ)器中是有用的此種SRAM，例如通過8-T或IO-T CMOS SRAM單元實(shí)現(xiàn)的那些SRAM。實(shí)施例提供最小化建立RTA模式陣列偏壓的裝置的芯片面積代價(jià)的此種SRAM。本發(fā)明的實(shí)施例可通過構(gòu)造由8-T或IO-T存儲(chǔ)器單元構(gòu)造的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)陣列來實(shí)現(xiàn)，針對所述存儲(chǔ)器單元提供單獨(dú)的讀取及寫入位線。偏壓裝置串聯(lián)包括在接地參考電位與給定列的每一存儲(chǔ)器單元中的驅(qū)動(dòng)器晶體管之間。所述偏壓裝置在降低的功率模式(例如，保持直到被存取(RTA)模式)中降低跨越存儲(chǔ)器單元的電力供應(yīng)電壓。


下文參考附圖描述本發(fā)明的原理的實(shí)例實(shí)施例，其中
圖Ia為包括存儲(chǔ)器陣列的常規(guī)集成電路的塊形式的電氣圖。圖Ib為圖Ia的常規(guī)集成電路中的存儲(chǔ)器單元的示意形式的電氣圖。圖Ic及Id為常規(guī)高性能存儲(chǔ)器單元的示意圖。圖2為根據(jù)并入本發(fā)明的原理的實(shí)例實(shí)施例的包括存儲(chǔ)器陣列的集成電路的框圖。圖3為根據(jù)實(shí)例實(shí)施例的說明偏壓裝置到存儲(chǔ)器單元的連接的示意圖。圖4a及4b為根據(jù)實(shí)例實(shí)施例的存儲(chǔ)器陣列中的偏壓裝置的實(shí)施方案的示意圖。圖5a及5b以平面圖的形式說明根據(jù)實(shí)例實(shí)施例的偏壓裝置及存儲(chǔ)器陣列塊的布
局。 圖6a及6b為根據(jù)其它實(shí)例實(shí)施例的偏壓裝置的實(shí)施方案的示意形式的電氣圖。
具體實(shí)施例方式所描述的實(shí)例實(shí)施例通過圖解說明在包括使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)制造的嵌入存儲(chǔ)器陣列的集成電路內(nèi)實(shí)施。相同的原理可應(yīng)用于其它裝置及制造技術(shù)。圖2展示集成電路20，其包括功能電路23、功率管理電路24及存儲(chǔ)器陣列25。由功能電路23提供的功能性可廣泛變化。舉例來說，如果集成電路20為大規(guī)模裝置(例如，芯片上系統(tǒng)裝置)，那么功能電路23可對應(yīng)于可編程邏輯電路(例如微處理器或數(shù)字信號處理器核)以及對應(yīng)的支持及接口電路，其中存儲(chǔ)器陣列25及其外圍電路將用作嵌入存儲(chǔ)器資源?；蛘?，作為另一實(shí)例，集成電路20可為獨(dú)立存儲(chǔ)器裝置，在此情形下，功能電路23將提供用于存取存儲(chǔ)器陣列25的支持及接口電路。因此，功能電路23的構(gòu)造及能力可對應(yīng)于各種各樣的可能性中的任一者。存儲(chǔ)器陣列25布置為多個(gè)存儲(chǔ)器陣列塊26。到263。在此實(shí)例中，存儲(chǔ)器陣列塊260到263相對于彼此具有不同的尺寸，但當(dāng)然不需要相對于彼此具有不同的尺寸。雖然展示4個(gè)存儲(chǔ)器陣列塊26。到263，但取決于特定應(yīng)用，存儲(chǔ)器陣列25可由少到I個(gè)存儲(chǔ)器塊26或四個(gè)以上存儲(chǔ)器陣列塊26。到263實(shí)現(xiàn)。每一存儲(chǔ)器陣列塊26與對應(yīng)的解碼及讀取/寫入電路21相關(guān)聯(lián)，在存儲(chǔ)器單元在其相關(guān)聯(lián)存儲(chǔ)器陣列塊26中的尋址(包括對所存儲(chǔ)內(nèi)容的讀取及寫入)中涉及到所述解碼及讀取/寫入電路21。功率管理電路24在整個(gè)集成電路20中調(diào)節(jié)及分布電力供應(yīng)電壓。根據(jù)本發(fā)明的實(shí)施例，功率管理電路24將足以啟用對存儲(chǔ)器陣列塊26內(nèi)的存儲(chǔ)器單元的讀取及寫入操作的電力供應(yīng)電壓施加到電力供應(yīng)線VDD。功率管理電路24還產(chǎn)生且控制其它電力供應(yīng)電壓，例如施加到解碼器及讀取/寫入電路21、功能電路23及功率管理電路24自身的電力供應(yīng)電壓。通常來說，功率管理電路24從外部電力供應(yīng)電壓產(chǎn)生這些及其它電力供應(yīng)電壓，在此情形中所述外部電力供應(yīng)電壓在圖2中通過外部電力供應(yīng)端子Vdd展示。功率管理電路24還可包括電荷泵電路或提供負(fù)偏壓或其它參考偏壓(舉例來說，如施加到集成電路20內(nèi)的井或襯底連接的偏壓)的其它功能，如在此項(xiàng)技術(shù)中是常規(guī)的。在本發(fā)明的一些實(shí)施例中，功率管理電路24包括如圖2中展示的帶隙參考電路19。結(jié)合存儲(chǔ)器陣列25的操作，存儲(chǔ)器陣列塊2 到263分別與偏壓裝置27。到273的對應(yīng)集合相關(guān)聯(lián)。偏壓裝置27。到273各自連接到接地參考電壓線Vss，所述接地參考電壓線Vss在此情形中為從如所展示的外部端子接收的接地電壓電平；或者，參考電壓線Vss可承載由功率管理電路24產(chǎn)生的參考電壓，所述參考電壓處于不同于外部芯片接地的電壓。如下文將進(jìn)一步詳細(xì)描述，偏壓裝置21到273相對于線Vss上的接地參考電壓，分別界定線VSSF0到VSSF3的集合上的對應(yīng)參考電壓。參考電壓線VSSFtl到VSSF3的每一集合包括分別連接到其相關(guān)聯(lián)的存儲(chǔ)器陣列塊2 到263中的SRAM單元的一個(gè)或一個(gè)以上單獨(dú)參考電壓線。接地參考線Vss與分別用于每一存儲(chǔ)器陣列塊26。到263的接地參考線VSSFtl到VSSF3的每一集合之間的連接還通過一個(gè)或一個(gè)以上開關(guān)2 到293的相應(yīng)集合來進(jìn)行。如在圖2中通過實(shí)例展示，開關(guān)2%構(gòu)造為η溝道MOS晶體管，所述η溝道MOS晶體管使其源極/漏極路徑連接在其對應(yīng)接地參考線VSSF1與接地線Vss之間，且使其柵極被由功率管理電路24產(chǎn)生的控制信號RTAt驅(qū)動(dòng)?；蛘?，在本文描述的實(shí)施例的每一者中，集成電路20內(nèi)的其它控制電路可產(chǎn)生控制信號RTA*m。如根據(jù)以下描述將明白，可針對對應(yīng)存儲(chǔ)器陣列塊26m實(shí)現(xiàn)單個(gè)開關(guān)29m，或可針對存儲(chǔ)器陣列塊26m提供多個(gè)開關(guān)29m。開關(guān)(或開關(guān)的集合，根據(jù)具體的情形而定)2%、292、293經(jīng)類似地構(gòu)造且以與開關(guān)2%相同的方式連接。當(dāng)然，取決于將實(shí)施下文描述的開關(guān)29的功能的所要方式，可根據(jù)任何其它合適裝置類型或結(jié)構(gòu)來構(gòu)造開關(guān)29。預(yù)期將通過相對大的晶體管來實(shí)現(xiàn)這些開關(guān)29以在接通時(shí)提供充分的驅(qū)動(dòng)，如 下文將論述。存儲(chǔ)器陣列塊26各自構(gòu)造為以行及列布置的常規(guī)高性能CMOS靜態(tài)隨機(jī)存取存儲(chǔ)器(RAM)存儲(chǔ)器單元。如下文將進(jìn)一步詳細(xì)描述，這些存儲(chǔ)器單元構(gòu)造為具有用于讀取及寫入數(shù)據(jù)路徑的單獨(dú)的字線及位線的8-T CMOS SRAM單元?；蛘?，存儲(chǔ)器陣列塊26的存儲(chǔ)器單元可為甚至更復(fù)雜的IO-T CMOS SRAM單元，其中差動(dòng)線用于讀取及寫入數(shù)據(jù)路徑兩者。在任何情況下，預(yù)期實(shí)現(xiàn)存儲(chǔ)器陣列塊26的存儲(chǔ)器單元將在保持所存儲(chǔ)的數(shù)據(jù)狀態(tài)時(shí)消耗從電力供應(yīng)電壓到接地參考電壓的某一電平的DC電流。使用現(xiàn)代CMOS技術(shù)，用于實(shí)現(xiàn)存儲(chǔ)器陣列25的晶體管的類型可與集成電路20中其它地方使用的晶體管類型極不相同。舉例來說，用于實(shí)現(xiàn)存儲(chǔ)器陣列25的晶體管的“陣列”類型可具有最小的特征尺寸(即，溝道長度)，且可以與用于實(shí)現(xiàn)邏輯及功率管理功能性的“核”晶體管不同的方式制造，以最小化存儲(chǔ)器陣列25所需的芯片面積，同時(shí)維持所述核及外圍中的高性能裝置。相比之下，核晶體管經(jīng)制造以最大化切換性能，通常以增加的芯片面積與工藝復(fù)雜性為代價(jià)。舉例來說，為最小化柵極泄漏，存儲(chǔ)器陣列25晶體管可接收額外的氟植入以增加有效的柵極氧化物厚度(例如，增加約I A)，而核區(qū)域23晶體管不接收此植入。相反，為改善性能，核區(qū)域23晶體管可使用常規(guī)應(yīng)力工程技術(shù)(例如，在核NMOS晶體管上選擇性地沉積擴(kuò)張性氮化硅薄膜且在核PMOS晶體管上選擇性地沉積壓縮性氮化硅薄膜)來制造，而存儲(chǔ)器陣列25晶體管不接收此處理。所述核及陣列晶體管還可具有相對于彼此產(chǎn)生不同的閾值電壓的“口袋”植入物方面的顯著差異。如美國專利申請公開案US 2009/0258471A1中描述，用于核區(qū)域23中的隔離結(jié)構(gòu)及隔離摻雜分布可與用于存儲(chǔ)器陣列中的隔離結(jié)構(gòu)及隔離摻雜分布不同，使得可在存儲(chǔ)器陣列25中獲得較緊的隔離間隔且因此獲得較高的裝置密度。如所屬領(lǐng)域的技術(shù)人員將根據(jù)此描述而明白，核區(qū)域23中的晶體管相對于存儲(chǔ)器陣列25中的晶體管的這些處理差異涉及在制造過程中相對早的結(jié)構(gòu)(即，“基本級”差異)，而不是處于較高級的結(jié)構(gòu)，如互連及金屬導(dǎo)體布線。因此，如果在存儲(chǔ)器陣列25內(nèi)以物理方式構(gòu)造核晶體管，那么將涉及大量的芯片面積代價(jià)。根據(jù)本發(fā)明的實(shí)施例，在集成電路20的區(qū)域內(nèi)通過陣列晶體管而不是核晶體管來實(shí)現(xiàn)存儲(chǔ)器陣列塊26 ；相反，在遠(yuǎn)離存儲(chǔ)器陣列塊26的區(qū)域中形成核區(qū)域23的晶體管。存儲(chǔ)器外圍功能(例如解碼器及讀取/寫入電路21)可構(gòu)造為(舉例來說)集成電路20的接近或鄰近于對應(yīng)存儲(chǔ)器陣列塊26但在對應(yīng)存儲(chǔ)器陣列塊26外側(cè)的區(qū)域中的核裝置。存儲(chǔ)器陣列25中的每一存儲(chǔ)器陣列塊26能夠在保持直到被存取(RTA)模式中操作，其中跨越每一存儲(chǔ)器單元的電壓降低到高于數(shù)據(jù)保持電壓(DRV)的電平，但其中其相關(guān)聯(lián)的外圍電路(例如，解碼器及讀取/寫入電路21)保持完全偏壓。如下文將描述，在本發(fā)明的實(shí)施例中，當(dāng)功率管理電路24確定其存儲(chǔ)器陣列塊26m不處于RTA模式中(S卩，其控制信號RTA*m是有效低)時(shí)，每一開關(guān)29m用于在此時(shí)間期間將其參考電壓線VSSFm短接到接地參考電壓線Vss。相反，如果存儲(chǔ)器陣列塊26m處于RTA模式中，那么其開關(guān)29m斷開，從而允許其偏壓裝置27m在一或多條線VSSFm上建立高于線Vss處的接地電壓的電壓，從而通過降低跨越其單元的電壓降而降低由存儲(chǔ)器陣列塊26m消耗的功率。圖2中展示的集成電路20的布置為其中提供到SRAM單元的單獨(dú)讀取及寫入數(shù)據(jù)路徑的高性能SRAM存儲(chǔ)器提供優(yōu)化可在RTA模式中得到的功率降低方面的重要優(yōu)勢。這些優(yōu)勢包括在不影響來自高性能SRAM單元的讀取電流的情況下且以降低的恢復(fù)時(shí)間代價(jià) 來降低跨越那些SRAM單元的偏壓的能力，兩種作用在高性能SRAM實(shí)施方案中都是相當(dāng)重要的。此外，本發(fā)明的實(shí)施例通過將增強(qiáng)的背柵極或體節(jié)點(diǎn)偏壓提供給這些SRAM單元中的通過晶體管來使額外的功率降低成為可能。此外，本發(fā)明的實(shí)施例使偏壓裝置27與對應(yīng)存儲(chǔ)器陣列塊26的更接近匹配成為可能，尤其如果各種存儲(chǔ)器陣列塊26當(dāng)中的晶體管尺寸因塊而異。此改善的匹配使得對于每一塊中的存儲(chǔ)器單元的特定構(gòu)造來說可將RTA偏壓電平設(shè)定為更接近DRV，而不用冒數(shù)據(jù)丟失的風(fēng)險(xiǎn)。此外，根據(jù)一些實(shí)施例，通過將偏壓裝置27構(gòu)造為陣列裝置而不是核裝置來促進(jìn)RTA模式中的電壓降的匹配與裕量；在一些實(shí)施例中，此構(gòu)造以最小芯片面積代價(jià)獲得。用8-T SRAM單元22」,k的實(shí)例來說，偏壓裝置27m,k的實(shí)例相對于其相關(guān)聯(lián)存儲(chǔ)器陣列塊26^的列k中的SRAM單元22+ k中的一者的構(gòu)造及操作在圖3中進(jìn)一步詳細(xì)展示。單元22〃以與上文參考圖Ic描述類似的方式構(gòu)造，其中相同的參考數(shù)字用于指代相同的元件。單元22j,k包括經(jīng)連接以形成一對交叉耦合的CMOS逆變器(一個(gè)為串聯(lián)連接的P溝道晶體管13p與η溝道晶體管13η的逆變器，且另一個(gè)為串聯(lián)連接的P溝道晶體管14ρ及η溝道晶體管14η的逆變器)的晶體管13 、1311、14 、1411、15&、1513構(gòu)成的6-1'鎖存器，其中每一逆變器中的晶體管的柵極以通常方式連接在一起且連接到另一逆變器的存儲(chǔ)節(jié)點(diǎn)(SI，S2)。N溝道通過晶體管15a、15b分別使其源極/漏極路徑連接在交叉耦合的節(jié)點(diǎn)SI、S2中的一者與差動(dòng)寫入位線WR_BLk、WR_BL*k中的對應(yīng)一者之間；通過晶體管15a、15b的柵極由用于此行的寫入字線WILWLj驅(qū)動(dòng)。單元22j,k還包括由η溝道晶體管16η、18η形成的2-Τ讀取緩沖器，所述η溝道晶體管16η、18η使其源極-漏極路徑串聯(lián)連接在讀取位線RD_BLk與接地參考電壓線Vss之間。讀取緩沖器通過晶體管18η使其漏極連接到讀取位線RD_BLk且使其柵極接收用于行j的讀取字線RD_Wh。讀取緩沖器驅(qū)動(dòng)器晶體管16η使其漏極連接到晶體管18η的源極且使其源極位于接地參考電壓線Vss處；晶體管16η的柵極連接到存儲(chǔ)節(jié)點(diǎn)S2 ;或者，晶體管16η的源極連接到的接地參考電壓可為單獨(dú)切換的電路接地，以消除在備用或其它非存取時(shí)間期間的泄漏。在單元22」,k中，交叉耦合的逆變器連接在電力供應(yīng)線VDD與參考電壓線VSSFm, k之間。如下文將進(jìn)一步詳細(xì)描述，參考電壓線VSSFnbk專用于存儲(chǔ)器陣列塊26m中的列k，其中其電壓由偏壓裝置27m,k的對應(yīng)實(shí)例界定?；蛘?，每一參考電壓線VSSFm可支持存儲(chǔ)器陣列塊26m中的一組列。在另外的替代中，每一參考電壓線VSSFm可支持存儲(chǔ)器陣列塊26m中的所有列，其中其電壓由彼此并聯(lián)的多個(gè)偏壓裝置27m界定。在任何情形下，驅(qū)動(dòng)器晶體管13η、14η的源極節(jié)點(diǎn)連接到參考電壓線VSSFm,k。在此實(shí)施例中，η溝道晶體管13η、14n、15a、15b的體節(jié)點(diǎn)(即，背柵極偏壓節(jié)點(diǎn))連接到接地參考電壓線Vss。以此方式，如將根據(jù)以下描述而明白，跨越單元22」，k的電壓降(即，電力供應(yīng)線VDD與參考電壓線VSSFm,k之間的電壓降)可在RTA模式中降低，同時(shí)有利地維持通過晶體管15a、15b上的背柵極偏壓且因此進(jìn)一步降低泄漏。如圖3中展示，偏壓裝置27m,k使其漏極及柵極連接到參考電壓線VSSFm, k，且使其源極連接到接地參考電壓線Vss。如此項(xiàng)技術(shù)中所知，跨越正向偏壓二極管的電壓降取決于二極管閾值電壓，且還取決于通過所述二極管汲取的電流；一般來說，跨越具有給定電流容量(W/L比率)的二極管的電壓降將隨著增加的電流而增加。因此，對于其相關(guān)聯(lián)SRAM單元22的所期望電平的泄漏電流，可選擇每一偏壓裝置27m的尺寸(即，溝道寬度及溝道長 度)以界定從參考電壓線VSSFm,k到接地參考線Vss的所要的電壓降。因此，偏壓裝置27m,k的特征尺寸不一定處于如可用于SRAM單元22內(nèi)的最小特征尺寸；然而，尤其如果偏壓裝置27m,k實(shí)現(xiàn)為放置在存儲(chǔ)器陣列塊26m的存儲(chǔ)器陣列區(qū)域內(nèi)的“陣列”晶體管，那么布局效率被優(yōu)化(如如果偏壓裝置27m的特征尺寸與SRAM單元22的晶體管的特征尺寸匹配)，因?yàn)榭杀苊饨咏?yīng)。開關(guān)29m使其源極-漏極路徑跨越偏壓裝置27m,k的源極-漏極路徑而連接，且使其柵極由控制信號RTA*m控制。在此實(shí)施例中，開關(guān)29m構(gòu)造為“核”裝置。每一偏壓裝置27m可與開關(guān)29m的對應(yīng)實(shí)例相關(guān)聯(lián)。或者，開關(guān)29m的單個(gè)實(shí)例可用于并行地使用于存儲(chǔ)器陣列塊26m的所有偏壓裝置27m短路。尤其在高性能SRAM存儲(chǔ)器(例如包括8-T單元22的存儲(chǔ)器陣列塊26J中，優(yōu)選的是，在晶體管29m被接通的情況下退出RTA模式后，參考電壓線VSSFm,k即刻迅速地達(dá)到接地參考電壓線Vss的電壓。因此，開關(guān)29m優(yōu)選地為相對大的晶體管(即，具有高驅(qū)動(dòng)能力)且優(yōu)選地以上文描述的核晶體管的方式經(jīng)構(gòu)造以用于高速切換及傳導(dǎo)。此大尺寸及核晶體管構(gòu)造是通過將開關(guān)。^放置在集成電路20的核區(qū)域23中、在存儲(chǔ)器陣列區(qū)域25的外側(cè)且跨越多個(gè)列而分布來最佳地實(shí)現(xiàn)。在用于對存儲(chǔ)器陣列塊26m的讀取及寫入的正常操作(即，非-RTA模式)中，通過功率管理電路24將有效高邏輯電平斷言為控制信號RTA*m來接通開關(guān)29m。為實(shí)現(xiàn)對單元22卩的寫入操作，針對所選擇的行j斷言通過晶體管15a、15b的柵極處的寫入字線WR_WLj，從而接通通過晶體管15a、15b且將存儲(chǔ)節(jié)點(diǎn)SI、S2耦合到用于列k的互補(bǔ)寫入位線WR_BLk> WR_BL*k。讀取字線RD_WL」在此時(shí)間期間保持無效低，且晶體管16η、18η不影響對單元22」,，的寫入。寫入電路(未展示)根據(jù)正被寫入到單元22」,，中的數(shù)據(jù)狀態(tài)將互補(bǔ)寫入位線WR_BLk、WR_BL*k中的一者拉到接地參考電壓線Vss。這引起連接到所述位線WR_BLk、WR_BL*k的對應(yīng)存儲(chǔ)節(jié)點(diǎn)SI、S2也被拉到接地。在寫入字線WR_Wh的釋放后，此狀態(tài)即刻保持鎖存到單元22j,k中。相反，在讀取操作中，寫入字線RD_WLj被斷言為有效高，且寫入字線WR_WLj保持無效低。在如圖3中展示的單元22」,，的此單端構(gòu)造中，如果存儲(chǔ)節(jié)點(diǎn)S2被鎖存到高邏輯電平，那么接著接通晶體管16η，在此情形下，讀取位線RD_BLk被拉到接地參考電壓線Vss。如果存儲(chǔ)節(jié)點(diǎn)S2被鎖存到低邏輯電平，那么晶體管16η將保持關(guān)斷，且讀取位線RD_BLk將實(shí)質(zhì)上保持在其預(yù)充電電平。讀出放大器(未展示)能夠檢測讀取位線RD_BLk是否被列k中所選擇的單元拉到接地，且在適當(dāng)?shù)那闆r下又將所述數(shù)據(jù)狀態(tài)傳送到I/O電路。在RTA模式中，功率管理電路24通過控制信號線RTAm上的無效低電平關(guān)斷開關(guān)29m0在此模式中，存儲(chǔ)器陣列塊26^中的每一單元22」,k中的驅(qū)動(dòng)器晶體管13η、14η的源極節(jié)點(diǎn)處的電壓將升高(歸因于來自電力供應(yīng)線VDD的通過單元22」,k的泄漏)直到其達(dá)到為高于接地參考電壓線Vss的電壓的閾值電壓的電壓(S卩，約處在在此實(shí)例中用于實(shí)現(xiàn)偏壓裝置27k,m的二極管連接η溝道MOS晶體管的前向偏壓閾值電壓降)，如由任何取決于電流的電壓調(diào)制所調(diào)制。當(dāng)然，當(dāng)在此RTA模式中時(shí)，讀取字線RD_Wh與寫入字線WR_WLk都維持在無效低。當(dāng)施加到高性能8-T (及，通過擴(kuò)展，10-T) SRAM單元(例如單元22」,k)時(shí)，此實(shí)施例提供重要的優(yōu)勢。一個(gè)此優(yōu)勢是在沒有讀取電流降級的情況下在從RTA模式退出后立即完全讀取單元22卩的能力。舉例來說，考慮圖4的單元22卩正在存儲(chǔ)節(jié)點(diǎn)S2處存儲(chǔ)“I” 電平(即，且因此在存儲(chǔ)節(jié)點(diǎn)SI處存儲(chǔ)“O”電平)的情形。在此情形下，如果可在從RTA模式退出后立即將讀取字線RD_Wh驅(qū)動(dòng)為有效高，那么即使參考電壓線VSSFm，k尚未被完全放電到接地參考電壓線Vss，存儲(chǔ)節(jié)點(diǎn)S2處的“I”電平也由通過晶體管16η、18η從讀取位線RD_BL汲取的完全讀取電流電平反映。此完全電流源于晶體管16η的源極被直接連接到接地參考電壓線Vss，且因?yàn)楣?jié)點(diǎn)S2處的負(fù)載晶體管14ρ被偏壓到電力供應(yīng)線VDD處的完全電壓(所述電壓在讀取循環(huán)中被施加到晶體管16η的柵極)。讀取位線RD_BLk處的電流因此不降級，即使單元22j; k尚未完全從RTA模式恢復(fù)也是如此。相比之下，因?yàn)閷⒔档褪┘拥骄w管16η的柵極的驅(qū)動(dòng)的降低的Vdd電平，通過例如圖Ia中描述的“頭部”裝置施加的常規(guī)RTA偏壓技術(shù)將在從RTA模式的恢復(fù)期間產(chǎn)生降低的讀取電流。第二，此實(shí)施例用于降低RTA模式中由單元22」，k汲取的DC泄漏。如此項(xiàng)技術(shù)中所知，將η溝道晶體管的體節(jié)點(diǎn)(背柵極)偏壓到負(fù)電壓(低于其源極處的電壓)將具有提高所述晶體管的閾值電壓的作用。在圖3的SRAM單元22〃的情況中，驅(qū)動(dòng)器晶體管13η、14η的體節(jié)點(diǎn)被偏壓到接地參考電壓線Vss，其在RTA模式期間低于參考電壓線VSSFm,k處的電壓(即，高于Vss的一個(gè)閾值電壓)。因此，晶體管13η、14η的有效閾值電壓在RTA模式期間提高，這降低了通過基于單元22j,k中的所存儲(chǔ)的狀態(tài)而在標(biāo)稱上關(guān)斷的晶體管13n、14n中的一者(例如，晶體管管14η，如果存儲(chǔ)節(jié)點(diǎn)S2被鎖存到“I”)的亞閾值泄漏。因此，除了降低歸因于在RTA模式中跨越存儲(chǔ)器陣列塊26m中的每一單元22〃的降低的電壓降的DC泄漏降低之外，此實(shí)施例通過以此方式為單元22」，k中的通過晶體管15a、15b提供負(fù)背柵極偏壓來進(jìn)一步降低DC泄漏。通過模擬，已觀察到由此背柵極偏壓提供的DC泄漏降低可為約25%。此外，如果使用最佳位線預(yù)充電電壓，那么此實(shí)施例允許從RTA模式退出后即刻的更快的存取。如圖3中所示，提供預(yù)充電電路31以在每一循環(huán)之前為寫入位線WR_BLk，WR_BL*k的電壓預(yù)充電；在此情形下，預(yù)充電電路31包括P溝道MOS晶體管32a、32b，所述P溝道MOS晶體管32a、32b分別使源極-漏極路徑連接在寫入位線WR_BLk、WR_BL*k與電力供應(yīng)線VDD之間。晶體管32a、32b各自在線PC上接收來自集成電路20中的控制電路(未展示)的控制信號，所述控制電路例如位于功能電路23、功率管理電路24或類似物內(nèi)。還可包括均衡晶體管32c (其源極-漏極路徑連接在寫入位線WR_BLk、WR_BL*k之間且柵極接收控制信號EQ)，以確保寫入位線WR_BLk、WR_BL*k上的電壓在所述循環(huán)之前被均衡。如此項(xiàng)技術(shù)中所知，在每一循環(huán)內(nèi)的適當(dāng)時(shí)間處，預(yù)充電電路31操作以將寫入位線WR_BLk、WR_BL*k上的電壓朝向電力供應(yīng)線VDD的電壓進(jìn)行充電。圖3中展示的實(shí)施例，如果到寫入位線WR_BLk、WR_BL*k的預(yù)充電電壓降低到其正常完全電平的約70%到80%，那么在參考電壓線VSSFm,k經(jīng)由開關(guān)29m完全放電到線Vss之前，可在從RTA模式的恢復(fù)時(shí)間期間更早地存取SRAM單元22以用于寫入存取。在以上圖3中說明的實(shí)例中，此降低的預(yù)充電電壓可通過施加適當(dāng)?shù)碾妷鹤鳛榭刂菩盘朠C或經(jīng)由控制信號PC的時(shí)序或通過使用以二極管樣式連接的η溝道晶體管代替預(yù)充電晶體管32a、32b來獲得。根據(jù)常規(guī)架構(gòu)，寫入位線預(yù)充電電壓在標(biāo)稱上處于電力供應(yīng)線VDD的電壓，舉例來說，處于約I. O伏。對于此實(shí)施例，約O. 7伏的寫入位線預(yù)充電電壓或在約O. 6伏到約O. 8伏的范圍內(nèi)的寫入位線預(yù)充電電壓允許在RTA退出后即刻對SRAM單元22進(jìn)行更早的存 取，而不會(huì)增加干擾“半選擇”單元(即，處于所選擇的行中但不處于所選擇的列中的單元)的狀態(tài)的風(fēng)險(xiǎn)。即使當(dāng)參考電壓線VSSFm, k仍然處于接地參考線Vss的電壓以上O. 15伏處時(shí)，也已使用此降低的寫入位線預(yù)充電條件觀察到這些“半選擇”單元的良好穩(wěn)定性性能。相對于參考電壓線VSSFm的完全放電發(fā)生的時(shí)間，這轉(zhuǎn)化成150微微秒的存取時(shí)間優(yōu)勢。在降低的寫入位線預(yù)充電的情形下提供的單元穩(wěn)定性使得甚至可進(jìn)一步降低功率消耗的存取單元22的替代方法成為可能。如上文論述，即使參考電壓線VSSFnbk尚未完全放電到接地參考電壓線Vss，8-T單元22 (或具有差動(dòng)讀取緩沖器的IO-T版本)也產(chǎn)生完全讀取電流電平，因?yàn)樽x取緩沖器驅(qū)動(dòng)器晶體管16η被直接偏壓到Vss。因此，已結(jié)合本發(fā)明觀察到，在沒有性能或單元穩(wěn)定性的顯著降級的情況下，開關(guān)29m可甚至在正常讀取操作期間對于所選的單元22及未被選擇的單元22保持關(guān)斷。在此情形下，可甚至在有效讀取循環(huán)期間獲得RTA模式的降低的功率消耗。以此布置且使用降低的寫入位線預(yù)充電電壓，開關(guān)29m可僅在寫入操作期間被接通，且可在讀取循環(huán)期間保持關(guān)斷。在此情形下，也如上文所提及，單元22的實(shí)際寫入存取可在通過開關(guān)29m的動(dòng)作在參考電壓線VSSFm，k處完全恢復(fù)Vss之前開始。作為進(jìn)一步的替代，如果略微降低的寫入性能是可接受的，那么開關(guān)29m也可在寫入循環(huán)期間實(shí)際上保持關(guān)斷；在此情形下，功率管理電路24或其它控制電路可在裕量篩選測試模式中選擇性地接通開關(guān)29m，以實(shí)施制造中的裝置篩選。在極端情況下，可將開關(guān)29m全部消除。結(jié)合圖4a描述用于存儲(chǔ)器陣列塊26m的偏壓裝置27m及開關(guān)29m的架構(gòu)。在圖4a中展示的存儲(chǔ)器陣列塊26m的部分中，通過實(shí)例說明兩列k、k+l及三行j、j+1、j+2中的SRAM單元22，應(yīng)理解，存儲(chǔ)器陣列塊26m將可能包括更多的列及行中的更多的單元22。舉例來說，存儲(chǔ)器陣列塊2^到263可各自具有約16到64行，且從少到16列到多達(dá)512列或更多。圖4a的布置中的SRAM單元22如上文結(jié)合圖3描述而構(gòu)造。在此架構(gòu)中，同一行中的SRAM單元22共享相同的寫入字線及讀取字線(例如，SRAM單元22」,k及22」,k+1各自接收字線WR_Wh及RD_WLp，且同一列中的SRAM單元耦合到同一寫入位線對(例如，SRAM單元22j,k、22j+lk、22j+2,k各自連接到寫入位線WR_BLk、WR_BL*k)及讀取位線(RD_BLk)。存儲(chǔ)器陣列塊26m中的SRAM單元22的每一列與偏壓裝置27m的實(shí)例相關(guān)聯(lián)。更具體來說，與寫入位線WR_BLk、WR_BL*k及讀取位線RD_BLk相關(guān)聯(lián)的SRAM單元22 (即，列k中的SRAM單元22)與偏壓裝置27m,k相關(guān)聯(lián)；類似地，列k+Ι中的SRAM單元22與偏壓裝置27ffl,k+1相關(guān)聯(lián)。換句話說，與存儲(chǔ)器陣列塊26m相關(guān)聯(lián)的偏壓裝置27m的數(shù)目等于存儲(chǔ)器陣列塊26^中的SRAM單元22的列的數(shù)目。此外，存儲(chǔ)器陣列塊26π中的SRAM單元22的每一列接收其自己專用的參考電壓線，如圖4a中通過分別用于列k、k+l的參考電壓線VSSFm,k、VSSFm,k+1所展示。如上文結(jié)合圖3描述，這些參考電壓線VSSFm,k、VSSFm,k+1對其相應(yīng)的列k、k+1中的每一 SRAM單元22的6-T鎖存器中的驅(qū)動(dòng)晶體管13n、14n的源極節(jié)點(diǎn)進(jìn)行偏壓。通過實(shí)例參考偏壓裝置27m, k，偏壓裝置27m, k連接為η溝道MOS 二極管，所述MOS二極管使其陽極位于其相關(guān)聯(lián)的參考電壓線VSSFm,k處且使其陰極位于接地參考電壓線Vss處。與存儲(chǔ)器陣列塊26_ 相關(guān)聯(lián)的每一偏壓裝置27m以類似的方式構(gòu)造及連接。當(dāng)然，此連接是通過將構(gòu)成偏壓裝置27m,k的η溝道晶體管的柵極及漏極連接到參考電壓線VSSFm,k且此晶體管的源極連接到接地參考電壓線Vss來獲得。同樣在此實(shí)施例中 ，開關(guān)29m的實(shí)例與每一列相關(guān)聯(lián)，如圖4a中通過分別與列k、k+1相關(guān)聯(lián)的開關(guān)29m,k、29m, k+1的實(shí)例所展示。如上文結(jié)合圖3描述，開關(guān)29m,k、29mk+1在此實(shí)例中各自通過η溝道MOS晶體管來構(gòu)造，所述MOS晶體管使其漏極位于相應(yīng)的參考電壓線VSSFm,k、VSSFm,k+1處、使其源極位于接地參考電壓線Vss處且使其柵極接收控制信號RTA氣。個(gè)別開關(guān)29^2 ,!^在每一列中的此個(gè)別放置有助于從RTA模式的快速退出。具體來說，與針對整個(gè)存儲(chǔ)器陣列塊2^使用單個(gè)開關(guān)29m相比，預(yù)期通過提供這些逐列開關(guān)29m, k、29m, k+1，在將參考電壓線VSSFm, k短接到接地參考電壓線Vss中涉及到的R-C延遲被極大地降低。當(dāng)然，此改善的RTA模式退出性能以用于實(shí)現(xiàn)這些多裝置的芯片面積為代價(jià)；預(yù)期參考本說明書的所屬領(lǐng)域的技術(shù)人員可針對每一特定設(shè)計(jì)及架構(gòu)來評估此權(quán)衡及其它權(quán)衡。在此架構(gòu)中，因?yàn)闉榇鎯?chǔ)器陣列塊26m提供多個(gè)開關(guān)29m,k、29m,k+1，所以在寫入操作中僅需要接通與半尋址列相關(guān)聯(lián)的那些開關(guān)29m,k。在此替代方式中，施加到開關(guān)29m,k的柵極的1^^氣控制信號也將取決于列尋址；因此，這些經(jīng)個(gè)別化的控制信號可通過解碼器電路21產(chǎn)生而不是直接由功率管理電路24(圖2)產(chǎn)生。此方式通過允許所選擇的行中的在寫入循環(huán)中待被寫入的列選擇單元22而不是“半選擇”列接收其參考電壓線VSSFnbk處源于其對應(yīng)開關(guān)29m,k保持關(guān)斷的升高的偏壓，來利用源于如上文描述的降低的單元電壓的改善的寫入性能。同樣在此情形中，可進(jìn)行準(zhǔn)備以在特定裕量篩選或測試模式中選擇性地接通用于這些選擇的列的開關(guān)29m，以實(shí)施制造中的裝置篩選。此外，還可施加上文描述的降低的位線預(yù)充電電壓以有助于單元穩(wěn)定性。圖4b說明結(jié)合陣列部分26’ m的此實(shí)施例的替代實(shí)現(xiàn)。陣列部分26’ m的構(gòu)造實(shí)質(zhì)上與圖3a中展示的構(gòu)造相同，除了多個(gè)偏壓裝置27m彼此并聯(lián)連接在共享的參考電壓線VSSFm與接地參考電壓線Vss之間。與存儲(chǔ)器陣列塊26m相關(guān)聯(lián)的所有偏壓裝置27m可以此樣式并聯(lián)連接，或偏壓裝置27111可分組成若干組，所述偏壓裝置27111在每一組內(nèi)并聯(lián)連接。此并聯(lián)連接實(shí)質(zhì)上將從參考電壓線VSSFm及接地參考電壓線Vss的RTA模式電壓降建立為跨越并聯(lián)連接的偏壓裝置27_ 的二極管降的平均值。因此，在線VSSFm處界定了更穩(wěn)健的參考電壓，其具有對單個(gè)偏壓裝置27m中的缺陷的降低的易受損害性及對由制造造成的裝置失配的更好的耐受性。此并聯(lián)連接還減輕了存在的任何失配及變化的影響。
根據(jù)圖4b中展示的此架構(gòu)的偏壓裝置27m的并聯(lián)連接降低了用于存儲(chǔ)器塊陣列26m的開關(guān)29m所需的晶體管的數(shù)目。如圖4b中所展示，開關(guān)29m通過單個(gè)η溝道MOS晶體管實(shí)現(xiàn)，所述η溝道MOS晶體管使其漏極位于參考電壓線VSSFm處、使其源極位于接地參考電壓線Vss且使其柵極接收控制信號RTA*m。因此，開關(guān)29m與偏壓裝置27m并聯(lián)連接且用于使并聯(lián)連接的所有此類偏壓裝置27m短路。如上文提及，如果提供多個(gè)組的并聯(lián)連接的偏壓裝置27m，那么預(yù)期將提供開關(guān)若干單獨(dú)實(shí)例(每一此群組至少擁有一個(gè))。當(dāng)然，如上文所提及，對于開關(guān)29的短路動(dòng)作來說，由每一開關(guān)29支持的較大數(shù)目的列及偏壓裝置27可涉及較大的R-C延遲。在此實(shí)例中，存儲(chǔ)器陣列塊26π的每一列與偏壓裝置27π的實(shí)例相關(guān)聯(lián)。然而，根據(jù)此并聯(lián)偏壓裝置架構(gòu)，取決于布局考慮及進(jìn)入RTA模式及退出RTA模式所需的特性，可實(shí)施每列多于或少于一個(gè)偏壓裝置27m。此外，也如上文所提及，跨越偏壓裝置27m的實(shí)例的電壓降將不僅取決于其二極管閾值電壓，而且還取決于通過所述二極管汲取的電流；一般來說，跨越具有給定電流容量(W/L比率)的二極管的電壓降將隨著增加的電流而增加。在此實(shí)施例中，由偏壓裝置27m的實(shí)例傳導(dǎo)的電流取決于其支持的列的數(shù)目。因此，可通過選 擇經(jīng)實(shí)施以源送存儲(chǔ)器陣列塊26m的所期望的泄漏電流的并聯(lián)連接偏壓裝置27m的數(shù)目來進(jìn)行跨越偏壓裝置27m的RTA模式電壓降的選擇。預(yù)期，參考本說明書的所屬領(lǐng)域的技術(shù)人員將容易地能夠以最適于特定技術(shù)及設(shè)計(jì)限制的方式來確定根據(jù)此并聯(lián)連接實(shí)施例的偏壓裝置27及對應(yīng)開關(guān)29的數(shù)目及放置。進(jìn)一步預(yù)期參考本說明書的所屬領(lǐng)域的技術(shù)人員將容易地能夠以對于特定實(shí)施方案有效的方式、以與對應(yīng)的SRAM單元22的構(gòu)造兼容的方式來實(shí)現(xiàn)及布局根據(jù)本發(fā)明的實(shí)施例的偏壓裝置27及其對應(yīng)的開關(guān)29。說明根據(jù)本發(fā)明的實(shí)施例的裝置的相對放置的在半導(dǎo)體襯底或其它半導(dǎo)電體的表面(例如，絕緣體上硅層的有源表面)處的集成電路20的一部分的一般化布局展不在圖5a中。在此布局中，兩個(gè)存儲(chǔ)器陣列塊展示在所述表面處。在此布置中，存儲(chǔ)器陣列塊中的每一者具有類似數(shù)目的行(在圖5a中水平延伸)。在此實(shí)例中，“中斷”提供在存儲(chǔ)器陣列塊之間的布局中，在所述布局中，電路(例如，局部讀出放大器35、寫入電路、列解碼器電路及類似物)如圖5a中展示而放置。開關(guān)29^2% (不管是實(shí)現(xiàn)為每存儲(chǔ)器陣列塊26 —個(gè)開關(guān)、或每列一個(gè)開關(guān)還是在這兩種方式之間)也和局部讀出放大器35 —起放置在存儲(chǔ)器陣列塊之間的所述中斷內(nèi)。在此實(shí)施例中，“核”晶體管用于實(shí)現(xiàn)功能電路23、功率管理電路24及局部讀出放大器35。此處，核晶體管還用于實(shí)現(xiàn)開29、為開關(guān)29提供高電平的驅(qū)動(dòng)，使得可迅速地退出RTA模式，如上文描述。相反，在此實(shí)例中，偏壓裝置27各自構(gòu)造為二極管連接“陣列”晶體管，所述二極管連接“陣列”晶體管是通過與用于制造SRAM單元22中的每一者中的η溝道晶體管13η、14η相同的工藝步驟及工藝參數(shù)來制造。因此，偏壓裝置27m可以物理方式放置在與相關(guān)聯(lián)的存儲(chǔ)器陣列塊26_ 相同的區(qū)域內(nèi)。此放置在圖5a中通過其內(nèi)放置存儲(chǔ)器陣列塊2^及其偏壓裝置的存儲(chǔ)器陣列區(qū)域25的實(shí)例說明。存儲(chǔ)器陣列區(qū)域25的另一實(shí)例含有存儲(chǔ)器陣列塊26i及其偏壓裝置27lt)如果偏壓裝置27實(shí)現(xiàn)為如此實(shí)施例中的陣列晶體管，那么已觀察到，所需的芯片面積是相對適中的。舉例來說，將偏壓裝置27構(gòu)造為存儲(chǔ)器陣列區(qū)域25內(nèi)的陣列晶體管可通過相對簡單且有效的方式來實(shí)現(xiàn)，所述方式是通過光掩模圖案來實(shí)現(xiàn)且通常僅處在“較高”級(觸點(diǎn)、金屬)處。舉例來說，已觀察到，偏壓裝置27的實(shí)現(xiàn)占據(jù)了約額外半行的SRAM單元22的芯片面積(即，32行存儲(chǔ)器陣列塊的總芯片面積的約額外1.5%)。預(yù)期，在大多數(shù)情形中，此芯片面積成本是可容忍的，以便獲得所得的RTA模式功率消耗的降低。如此項(xiàng)技術(shù)中所知，以亞微米裝置尺寸構(gòu)造的現(xiàn)代存儲(chǔ)器陣列是通過規(guī)則且周期性的位單元結(jié)構(gòu)來最佳地實(shí)現(xiàn)，以避免光刻圖案化及非對稱晶體管應(yīng)力中的接近效應(yīng)。舉例來說，如此項(xiàng)技術(shù)中所知，許多存儲(chǔ)器陣列經(jīng)構(gòu)造以在其邊緣處具有“虛擬”單元結(jié)構(gòu)，這些虛擬單元有效地用作使得內(nèi)部位單元結(jié)構(gòu)能夠免受此類接近效應(yīng)的影響的結(jié)構(gòu)的犧牲行或列。為最有效地將偏壓裝置27放置在存儲(chǔ)器陣列區(qū)域25內(nèi)，如圖5a中所展示，實(shí)現(xiàn)每一偏壓裝置27的一個(gè)或一個(gè)以上晶體管的物理特征尺寸(B卩，溝道寬度及長度)既定為約與SRAM單元22的特征尺寸相同。特征尺寸(即，溝道寬度或溝道長度)的某種變化可為可容忍的，而不需要插入“虛擬”裝置以吸收接近效應(yīng)。在任何情況下，優(yōu)選的是，確保任何此類變化不破壞存儲(chǔ)器陣列區(qū)域25內(nèi)的布局的周期性，使得“活” SRAM單元結(jié)構(gòu)可鄰近于偏壓裝置27而放置，如下文將論述。 圖5b說明用于存儲(chǔ)器陣列塊Zeye1的偏壓裝置的替代放置。在此實(shí)例中，偏壓裝置以與局部讀出放大器35、開關(guān)29、功能電路23(圖2)及類似物類似的方式構(gòu)造為核晶體管，這與SRAM單元22內(nèi)的晶體管的構(gòu)造不同。在此情形下，用于存儲(chǔ)器陣列塊2^的偏壓裝置21與局部讀出放大器35及用于存儲(chǔ)器陣列塊2^的對應(yīng)的一個(gè)或一個(gè)以上開關(guān)2 —起放置在存儲(chǔ)器陣列區(qū)域25外側(cè)在存儲(chǔ)器陣列塊之間的中斷內(nèi)。用于存儲(chǔ)器陣列塊26i的偏壓裝置27i也形成為核裝置，且與局部讀出放大器35及開關(guān)2%以及所要的其它電路一起駐留在用于存儲(chǔ)器陣列塊26i的存儲(chǔ)器陣列區(qū)域25的外側(cè)在存儲(chǔ)器陣列塊ZetlJei之間的中斷中。在此情形下，可獨(dú)立于SRAM單元22中的晶體管的特征尺寸來選擇偏壓裝置27的特征尺寸及電流容量，從而使得設(shè)計(jì)者能夠調(diào)諧RTA模式中跨越偏壓裝置27的電壓降。參考本說明書的所屬領(lǐng)域的技術(shù)人員將容易地理解本發(fā)明的替代實(shí)施例，及本說明書中描述的本發(fā)明的實(shí)施例的替代實(shí)施方案。圖6a說明根據(jù)替代實(shí)施例的連接到偏壓裝置37m, k的SRAM單元22」,k (其如上文結(jié)合圖3描述而構(gòu)造)。類似地，如上文描述，偏壓裝置37m,k為P溝道MOS晶體管，所述P溝道MOS晶體管使其源極連接到用于其中駐留SRAM單元22卩的存儲(chǔ)器陣列塊26m的參考電壓線VSSFm, k，且使其漏極位于接地參考電壓線Vss。用于存儲(chǔ)器陣列塊26m的列k的開關(guān)29m,k使其源極-漏極路徑與偏壓裝置37m,k的源極-漏極路徑并聯(lián)連接，且與用于如上文描述的存儲(chǔ)器陣列塊26m的所有偏壓裝置37m的源極-漏極路徑并聯(lián)連接。然而，在此實(shí)例中，偏壓裝置37^,,不像上文針對圖3描述的實(shí)施例中一樣是二極管連接。而是，偏壓裝置37m,k的柵極是通過由功率管理電路24產(chǎn)生的參考偏壓Vbg驅(qū)動(dòng)，舉例來說由圖2中所展示的功率管理電路24內(nèi)的帶隙參考電壓電路19(或其它地方，視情況而定)驅(qū)動(dòng)。在此實(shí)施例中，選擇參考偏壓Vbg以確定RTA模式中跨越偏壓裝置漏極到源極電壓降，使得可將跨越SRAM單元22m,k的電壓降設(shè)定在與如在圖3的情形中簡單地由裝置閾值電壓界定的電壓不同的電壓。根據(jù)此實(shí)施例，像以前一樣，可以上文相對于圖4a描述的方式、以小于存儲(chǔ)器陣列塊26m中的列的數(shù)目的數(shù)目，來以每列一個(gè)的方式部署偏壓裝置37m ;還可以上文相對于圖4b描述的方式并聯(lián)連接多個(gè)偏壓裝置37m。在任何情況下，與存儲(chǔ)器陣列塊26m相關(guān)聯(lián)的所有偏壓裝置37m將使其柵極共同連接以接收參考偏壓Vbg，如圖6a中針對偏壓裝置37m,k所展示。此實(shí)施例的操作跟隨上文結(jié)合圖3描述的操作。在此操作中，考慮到開關(guān)29m,k控制線Vss上的接地參考電壓還是由其偏壓裝置37m,k界定的較高的參考電壓出現(xiàn)在參考電壓線VSSFm,k處，預(yù)期線Vbg上的電壓可在RTA模式及正常操作模式中保持恒定。在任何情況下，偏壓裝置37m在界定用于存儲(chǔ)器陣列塊26m的RTA模式偏壓中提供類似的優(yōu)勢，如上文結(jié)合圖3、4a及4b描述。概括來說，對于RTA模式，跨越單元22的電壓降降低，同時(shí)仍然允許在從RTA模式退出后立即進(jìn)行的快速讀取操作，而不影響見于讀取位線RD_BLk處的讀取電流或?qū)σ娪谧x取位線RD_BLk處的讀取電流有極少的影響。如上文描述，對適當(dāng)寫入位線預(yù)充電電壓的選擇可進(jìn)一步優(yōu)化在從RTA模式退出期間的單元存取 時(shí)間。此外，提供對SRAM單元22中的通過晶體管15a、15b的背柵極偏壓，從而進(jìn)一步降低RTA模式中的DC泄漏。偏壓裝置37m可構(gòu)造為陣列晶體管或核晶體管，如上文相對于圖5a及5b描述。還預(yù)期對這些實(shí)施例的各種替代。舉例來說，可以二極管連接樣式來替代地實(shí)現(xiàn)偏壓裝置37m，所述二極管連接樣式是其源極處于參考電壓線VSSFm, k處且其柵極及漏極連接到接地參考電壓線Vss。此外，上文描述的本發(fā)明的實(shí)施例使用單個(gè)晶體管偏壓裝置。根據(jù)本發(fā)明的另一實(shí)施例，用于在RTA模式中建立施加到這些高性能SRAM單元的參考電壓的偏壓裝置各自包括一個(gè)以上晶體管。參考圖6b描述此實(shí)施例的實(shí)例。在圖6b的實(shí)例中，偏壓裝置47^,,構(gòu)造為一對晶體管48、49，所述晶體管48、49使其源極-漏極路徑串聯(lián)連接在參考電壓線VSSFm, k與接地參考電壓線Vss之間。在此實(shí)例中，η溝道晶體管48經(jīng)二極管連接，其中其柵極及漏極位于參考電壓線VSSFm,k處且其體節(jié)點(diǎn)(背柵極)由接地參考電壓線Vss偏壓。P溝道晶體管49使其源極連接到晶體管48的源極、使其漏極連接到接地參考電壓線Vss且使其柵極接收如由帶隙電壓產(chǎn)生器19或集成電路20內(nèi)的其它電路產(chǎn)生的參考偏壓Vbg。像以前一樣，偏壓裝置47m,k具有相關(guān)聯(lián)的開關(guān)29m,k，所述開關(guān)29m,k與所述偏壓裝置47m,k并聯(lián)連接在參考電壓線VSSFm, k與接地參考電壓線Vss之間。參考電壓線VSSFm,k對列k的每一 SRAM單元22中的η溝道驅(qū)動(dòng)器晶體管13η、14η的源極節(jié)點(diǎn)進(jìn)行偏壓，而接地參考電壓線對那些單元22中的每一者中的2-Τ讀取緩沖器進(jìn)行偏壓，如上文結(jié)合圖3描述。在RTA模式(開關(guān)2 , k關(guān)斷)中，當(dāng)泄漏電流傳導(dǎo)通過SRAM單元22時(shí)，參考電壓線VSSFm,k處的電壓由跨越晶體管48、49的電壓降的總和界定?？紤]到來自接地參考電壓線Vss的晶體管48的背柵極偏壓，跨越晶體管48的電壓降約相當(dāng)于二極管連接晶體管48的閾值電壓，且跨越晶體管49的電壓降是由施加到其柵極的偏壓Vbg控制。預(yù)期對于給定的實(shí)施方案及偏壓Vbg，所屬領(lǐng)域的技術(shù)人員可容易地確定RTA模式中由偏壓裝置47m,k界定的電壓。通常，與單個(gè)晶體管用于先前描述的實(shí)施例中的情況相比，使用多個(gè)串聯(lián)連接的晶體管來實(shí)現(xiàn)偏壓裝置47m,k將在參考電壓線VSSFm,k處產(chǎn)生相對于接地參考電壓線Vss的較高電壓。因此，例如圖6b中展示的多個(gè)裝置的使用將一般最佳地用于電力供應(yīng)電壓線VDD與接地參考電壓線Vss之間的電壓相對大的那些情況中。舉例來說，在一些現(xiàn)代的集成電路中，I. 8伏的Vdd電力供應(yīng)是可用的，其實(shí)質(zhì)上高于約I. 10伏的典型的陣列電力供應(yīng)電壓。此實(shí)施例(其中偏壓裝置47m,k由兩個(gè)晶體管48、49的串聯(lián)連接實(shí)現(xiàn))非常適于此類高電力供應(yīng)電壓應(yīng)用，尤其是數(shù)據(jù)保持電壓保持相對低(例如，O. 65伏)的情況。像以前一樣，取決于設(shè)計(jì)及布局限制，為給定的存儲(chǔ)器陣列塊26m提供的偏壓裝置47m, k的數(shù)目可從每列一個(gè)變化到每列多于一個(gè)或少于一個(gè)。此外，如上文描述，預(yù)期與存儲(chǔ)器陣列塊26m相關(guān)聯(lián)的偏壓裝置47m可連接到單個(gè)列或并聯(lián)連接以用于RTA模式偏壓的穩(wěn)健性能及穩(wěn)定界定。作為進(jìn)一步的替代，雖然η溝道MOS晶體管48及P溝道MOS晶體管49展示為實(shí)現(xiàn)用于此實(shí)施例的圖6b中的偏壓裝置47m,k，但預(yù)期這些晶體管中的任一者或兩者可替代地實(shí)現(xiàn)為P溝道晶體管，其中柵極連接及所施加的電壓經(jīng)修改以對應(yīng)于裝置的所述溝道導(dǎo)電類型。在任何情況下，圖6b中展示的實(shí)施例提供以下益處實(shí)現(xiàn)從RTA模式的快速恢復(fù)及所述恢復(fù)時(shí)間期間的8-T及IO-T SRAM單元22的最小讀取電流降低，及因?yàn)橥ㄟ^晶體管15a、15b的較低的電壓及背柵極偏壓帶來的降低的DC電流汲取。此外，如果偏壓裝置47構(gòu) 造為陣列裝置，那么可得到與SRAM單元22的晶體管的優(yōu)良裝置匹配，從而允許所得的RTA 電力供應(yīng)偏壓被置于較靠近數(shù)據(jù)保持電壓。本文還意在包括具有在實(shí)例實(shí)施例的背景下描述的一個(gè)或一個(gè)以上特征或步驟的不同組合的實(shí)施例，所述實(shí)例實(shí)施例具有所有此類特征或步驟或僅其中一些。所屬領(lǐng)域的技術(shù)人員將理解，在所主張的發(fā)明的范圍內(nèi)，許多其它實(shí)施例及變型也是可能的。
權(quán)利要求
1.一種集成電路，其包括可在正常操作模式中及保持直到被存取RTA模式中操作的靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM，所述集成電路包含 多個(gè)存儲(chǔ)器單元，其在至少一個(gè)存儲(chǔ)器陣列塊中以行及列布置，所述多個(gè)存儲(chǔ)器單元中的每一者由布置成鎖存器及讀取緩沖器的金屬氧化物半導(dǎo)體MOS陣列晶體管組成，其中每一列中的所述存儲(chǔ)器單元中的每一者的所述鎖存器在電力供應(yīng)電壓節(jié)點(diǎn)與參考電壓節(jié)點(diǎn)之間被并聯(lián)偏壓； 第一多個(gè)偏壓裝置，其與第一存儲(chǔ)器陣列塊相關(guān)聯(lián)，所述第一多個(gè)偏壓裝置中的每一者具有與其相關(guān)聯(lián)存儲(chǔ)器陣列塊中的存儲(chǔ)器單元串聯(lián)連接在所述參考電壓節(jié)點(diǎn)與接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑；及 第一開關(guān)裝置，其具有連接在所述參考電壓節(jié)點(diǎn)與所述接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑，且具有接收RTA控制信號的控制電極，使得所述第一開關(guān)裝置在所述正常操作模式中接通且在所述RTA模式中關(guān)斷。
2.根據(jù)權(quán)利要求I所述的存儲(chǔ)器，其進(jìn)一步包含用于產(chǎn)生施加到所述第一開關(guān)裝置的所述RTA控制信號的電路。
3.根據(jù)權(quán)利要求I所述的存儲(chǔ)器，其中所述第一多個(gè)偏壓裝置中的每一者與所述第一存儲(chǔ)器陣列塊中的存儲(chǔ)器單元的單個(gè)列相關(guān)聯(lián)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器，其進(jìn)一步包含多個(gè)第一開關(guān)裝置，所述多個(gè)第一開關(guān)裝置各自與所述第一存儲(chǔ)器陣列塊的所述列中的一者相關(guān)聯(lián)、各自具有連接在用于其相關(guān)聯(lián)列的所述參考電壓節(jié)點(diǎn)與所述接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑，且各自具有接收RTA控制信號的控制電極，使得其在所述正常操作模式中接通且在所述RTA模式中關(guān)斷。
5.根據(jù)權(quán)利要求I所述的存儲(chǔ)器，其中所述第一多個(gè)偏壓裝置的所述導(dǎo)電路徑彼此并聯(lián)連接；且其中所述第一開關(guān)裝置使其導(dǎo)電路徑與所述第一多個(gè)偏壓裝置的所述導(dǎo)電路徑并聯(lián)連接。
6.根據(jù)權(quán)利要求I所述的存儲(chǔ)器，其中所述第一多個(gè)偏壓裝置中的每一者包含MOS晶體管，所述MOS晶體管具有連接在存儲(chǔ)器單元的其至少一個(gè)列的其相關(guān)聯(lián)的所述參考電壓節(jié)點(diǎn)與所述接地參考電壓節(jié)點(diǎn)之間的源極-漏極路徑，且具有連接到其漏極的柵極。
7.根據(jù)權(quán)利要求I所述的存儲(chǔ)器，其進(jìn)一步包含用于產(chǎn)生偏壓參考電壓的電壓參考電路；且其中所述第一多個(gè)偏壓裝置中的每一者包含第一MOS晶體管，所述第一MOS晶體管具有連接在存儲(chǔ)器單元的其至少一個(gè)列的其相關(guān)聯(lián)的所述參考電壓節(jié)點(diǎn)與所述接地參考電壓節(jié)點(diǎn)之間，且具有從所述電壓參考電路接收所述偏壓參考電壓的柵極。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其中所述第一多個(gè)偏壓裝置中的每一者進(jìn)一步包含第二 MOS晶體管，所述第二 MOS晶體管具有與所述第一 MOS晶體管的所述源極-漏極路徑串聯(lián)連接的源極-漏極路徑，且具有連接到其漏極的柵極。
9.根據(jù)權(quán)利要求I所述的存儲(chǔ)器， 其中所述多個(gè)存儲(chǔ)器單元中的每一者中的所述鎖存器包含 第一及第二交叉耦合的逆變器，其在所述電力供應(yīng)電壓與所述參考節(jié)點(diǎn)之間被偏壓，所述第一及第二交叉耦合的逆變器界定第一及第二存儲(chǔ)節(jié)點(diǎn)；及 第一及第二通過晶體管，所述第一通過晶體管具有連接在所述第一存儲(chǔ)節(jié)點(diǎn)與第一寫入位線之間的導(dǎo)電路徑，所述第二通過晶體管具有連接在所述第二存儲(chǔ)節(jié)點(diǎn)與第二寫入位線之間的導(dǎo)電路徑，且所述第一及第二通過晶體管具有耦合到寫入字線的控制電極； 且其中所述讀取緩沖器包含 第一讀取緩沖器驅(qū)動(dòng)器晶體管，其具有導(dǎo)電路徑，且具有耦合到所述第一存儲(chǔ)節(jié)點(diǎn)的控制電極；及 第一讀取緩沖器通過晶體管，其具有與所述第一讀取緩沖器驅(qū)動(dòng)器晶體管的所述導(dǎo)電路徑串聯(lián)連接在第一讀取位線與接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑，且具有耦合到讀取字線的控制電極。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其中所述第一及第二通過晶體管中的每一者包含η溝道MOS晶體管，所述η溝道MOS晶體管具有源極-漏極路徑、體節(jié)點(diǎn)及柵極；且其中所述多個(gè)存儲(chǔ)器單元中的每一者中的所述第一及第二通過晶體管的所述體節(jié)點(diǎn)連接到所述接地參考電壓節(jié)點(diǎn)。
11.根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其中所述讀取緩沖器進(jìn)一步包含 第二讀取緩沖器驅(qū)動(dòng)器晶體管，其具有導(dǎo)電路徑，且具有耦合到所述第二存儲(chǔ)節(jié)點(diǎn)的控制電極；及 第二讀取緩沖器通過晶體管，其具有與所述第二讀取緩沖器驅(qū)動(dòng)器晶體管的所述導(dǎo)電路徑串聯(lián)連接在第二讀取位線與接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑，且具有耦合到所述讀取字線的控制電極。
12.根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其進(jìn)一步包含寫入位線預(yù)充電電路，所述寫入位線預(yù)充電電路用于在對所述存儲(chǔ)器陣列塊的存儲(chǔ)器存取之前將所述多個(gè)存儲(chǔ)器單元的每一列的所述第一及第二寫入位線預(yù)充電到低于所述電力供應(yīng)電壓節(jié)點(diǎn)處的電壓的電壓。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器，其中用于產(chǎn)生所述RTA控制信號的所述電路關(guān)斷所述第一開關(guān)裝置以用于所述正常操作模式中的讀取操作，且接通所述第一開關(guān)裝置以用于所述正常操作模式中的寫入操作。
14.根據(jù)權(quán)利要求12所述的存儲(chǔ)器，其進(jìn)一步包含多個(gè)第一開關(guān)裝置，所述多個(gè)第一開關(guān)裝置各自與所述第一存儲(chǔ)器陣列塊的所述列中的一者或一者以上相關(guān)聯(lián)、各自具有連接在用于其相關(guān)聯(lián)的一個(gè)或一個(gè)以上列的所述參考電壓節(jié)點(diǎn)與所述接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑，且各自具有接收RTA控制信號的控制電極，使得其接通以用于所述正常操作模式中對其相關(guān)聯(lián)列中的一者或一者以上的寫入操作，且關(guān)斷以用于所述正常操作模式中及所述RTA模式中的讀取操作。
15.根據(jù)權(quán)利要求12所述的存儲(chǔ)器，其進(jìn)一步包含多個(gè)第一開關(guān)，所述多個(gè)第一開關(guān)各自與所述第一存儲(chǔ)器陣列塊的所述列中的一者或一者以上相關(guān)聯(lián)、各自具有連接在用于其相關(guān)聯(lián)的一個(gè)或一個(gè)以上列的所述參考電壓節(jié)點(diǎn)與所述接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑，且各自具有接收RTA控制信號的控制電極，使得其在所述正常操作模式中在正在針對其相關(guān)聯(lián)列中的一者執(zhí)行寫入操作的情況下關(guān)斷，且在所述RTA模式中關(guān)斷，且在所述正常操作模式中未正在對其相關(guān)聯(lián)列中的一者執(zhí)行寫入操作的情況下接通。
16.一種在正常操作模式及保持直到被存取RTA模式中操作存儲(chǔ)器的方法； 其中所述存儲(chǔ)器包含 多個(gè)存儲(chǔ)器單元，其在至少一個(gè)存儲(chǔ)器陣列塊中以行及列布置，所述多個(gè)存儲(chǔ)器單元中的每一者由布置成鎖存器及讀取緩沖器的金屬氧化物半導(dǎo)體MOS陣列晶體管組成，其中每一列中的所述存儲(chǔ)器單元中的每一者的所述鎖存器在電力供應(yīng)電壓節(jié)點(diǎn)與參考電壓節(jié)點(diǎn)之間被并聯(lián)偏壓；及 第一多個(gè)偏壓裝置，其與第一存儲(chǔ)器陣列塊相關(guān)聯(lián)，所述第一多個(gè)偏壓裝置中的每一者具有與其相關(guān)聯(lián)存儲(chǔ)器陣列塊中的存儲(chǔ)器單元串聯(lián)連接在所述參考電壓節(jié)點(diǎn)與接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑； 所述方法包含以下步驟 在用于第一存儲(chǔ)器陣列塊的所述正常操作模式中，閉合所述接地參考電壓節(jié)點(diǎn)與所述參考電壓節(jié)點(diǎn)之間的用于所述第一存儲(chǔ)器陣列塊的所述列中的一者或一者以上的第一開關(guān);及 在用于所述第一存儲(chǔ)器陣列塊的所述RTA模式中，斷開所述第一開關(guān)。
17.根據(jù)權(quán)利要求16所述的方法， 其中所述存儲(chǔ)器進(jìn)一步包含 第二多個(gè)偏壓裝置，其與第二存儲(chǔ)器陣列塊相關(guān)聯(lián)，所述第二多個(gè)偏壓裝置中的每一者具有與其相關(guān)聯(lián)存儲(chǔ)器陣列塊中的所述存儲(chǔ)器單元串聯(lián)連接在第二參考電壓節(jié)點(diǎn)與接地參考電壓節(jié)點(diǎn)之間的導(dǎo)電路徑； 且其中所述方法進(jìn)一步包含； 在用于所述第二存儲(chǔ)器陣列塊的所述正常操作模式中，閉合所述接地參考電壓節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間的用于所述第二存儲(chǔ)器陣列塊的所述列中的一者或一者以上的第二開關(guān) '及 在用于所述第二存儲(chǔ)器陣列塊的所述RTA模式中，斷開所述第二開關(guān)； 其中斷開所述第二開關(guān)的所述步驟是在閉合所述第一開關(guān)的所述步驟期間執(zhí)行，使得所述第二存儲(chǔ)器陣列塊處于RTA模式中同時(shí)所述第一存儲(chǔ)器陣列塊處于所述正常操作模式中。
全文摘要
本發(fā)明涉及一種用于具有保持直到被存取RTA模式的靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的偏壓電路。所述存儲(chǔ)器由多個(gè)存儲(chǔ)器陣列塊(26)構(gòu)成，所述多個(gè)存儲(chǔ)器陣列塊(26)各自包括8-T或10-T類型的SRAM單元、具有單獨(dú)的讀取及寫入數(shù)據(jù)路徑。偏壓裝置(27)包括在每一存儲(chǔ)器陣列塊(26)內(nèi)，舉例來說與個(gè)別列相關(guān)聯(lián)，且連接在用于所述相關(guān)聯(lián)列中的每一存儲(chǔ)器單元中的交叉耦合逆變器的參考電壓節(jié)點(diǎn)與接地節(jié)點(diǎn)之間。在正常操作模式中，接通與所述偏壓裝置并聯(lián)連接的開關(guān)晶體管(29)，使得接地電壓對每一單元中的所述交叉耦合逆變器進(jìn)行偏壓。在所述RTA模式中，關(guān)斷所述開關(guān)晶體管，從而允許所述偏壓裝置將參考偏壓升高到所述交叉耦合逆變器，從而降低由所述模式中的單元消耗的功率。
文檔編號G11C11/413GK102844817SQ201180019824
公開日2012年12月26日 申請日期2011年4月21日 優(yōu)先權(quán)日2010年4月21日
發(fā)明者阿南德·塞莎德里 申請人:德州儀器公司