專利名稱：一種鐘控異步先入先出fifo存儲器的寫字線控制電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及ー種存儲器，特別是ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，用于集成電路芯片中不同時鐘域間的數(shù)據(jù)緩沖。
背景技術(shù)：
現(xiàn)代的集成電路芯片中，隨著設(shè)計規(guī)模的不斷擴大，一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘域帶來的ー個問題就是，如何設(shè)計異步時鐘之間的接ロ電路。異步FIFO是解決這個問題ー種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鐘系統(tǒng)之間快速而方便地傳輸實時數(shù)據(jù)。在網(wǎng)絡(luò)接ロ、圖像處理等方面，異步FIFO 得到了廣泛的應(yīng)用。異步通用FIFO具有兩個獨立的讀寫時鐘，其傳輸數(shù)據(jù)使用一個時鐘域?qū)?shù)據(jù)值依序?qū)懭隖IFO緩存，再使用另ー個時鐘域，按照先入先出的順序從FIFO中讀出數(shù)據(jù)值，這兩個時鐘域相互獨立且不相同。不管是什么類型FIF0，其關(guān)鍵點是產(chǎn)生讀，寫地址和空、滿的標(biāo)志。通常一個好的FIFO設(shè)計，其基本要求是寫滿而不溢出，能讀空而不多讀。因此，如何正確產(chǎn)生FIFO空、滿標(biāo)志，是異步FIFO設(shè)計成敗的關(guān)鍵。設(shè)計FIFO存在著兩大難點ー是如何同步異步信號，消除觸發(fā)器產(chǎn)生亞穩(wěn)態(tài)的問題；ニ是如何正確的設(shè)計空滿以及近空滿等信號的產(chǎn)生電路。為了避免亞穩(wěn)態(tài)，通常采用以下方法①對寫地址/讀地址采用格雷碼。由實踐可知，同步多個異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠遠大于同步一個異步信號的概率。對多個觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。②采用觸發(fā)器來同步異步輸入信號?？諠M標(biāo)志的產(chǎn)生是FIFO的核心部分。如何正確設(shè)計此部分的邏輯，直接影響到FIFO的性能。一般做法是采用讀寫地址相比較來產(chǎn)生空滿標(biāo)志。當(dāng)讀寫地址的差值等于一個預(yù)設(shè)值的時候，空/滿信號被置位。這種實現(xiàn)方法邏輯簡單，但它是減法器形成的一個比較大的組合邏輯，因而限制了 FIFO的速度。典型的異步FIFO的結(jié)構(gòu)如圖I所示。讀地址是由讀時鐘觸發(fā)的讀地址控制模塊產(chǎn)生，而寫地址是由寫時鐘觸發(fā)的寫地址控制模塊產(chǎn)生，要產(chǎn)生FIFO的空滿標(biāo)志，處于不同的時鐘域的讀寫地址必須進行比較。為了降低亞穩(wěn)態(tài)的風(fēng)險，ニ進制碼讀寫地址需轉(zhuǎn)換成格雷碼，這個過程由格雷碼轉(zhuǎn)化模塊完成。轉(zhuǎn)換后的讀寫地址格雷碼在空滿信號產(chǎn)生模塊中通過觸發(fā)器同步，同步后的讀寫地址格雷碼再還原成ニ進制碼進行比較，產(chǎn)生空滿信號。采用上述方法實現(xiàn)的異步FIFO有以下缺點I. ニ進制和格雷碼的互相轉(zhuǎn)換增加了硬件復(fù)雜度；2.在對讀寫地址進行比較時，常采用減法運算，這也増加了硬件復(fù)雜度，同時增加了電路的延時。
發(fā)明內(nèi)容本實用新型的目的在于避免上述技術(shù)的不足，提供ー種鐘控異步FIFO存儲器，以降低電路的復(fù)雜度，避免使用減法運算器，提高電路的速度。為實現(xiàn)上述目的，本實用新型的技術(shù)方案是ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，包括雙端ロ隨機靜態(tài)存儲器SRAM、SRAM的寫字線控制單元、SRAM的讀字線控制単元、標(biāo)志單元，其特征是所述的寫字線控制単元，包含第一寄存器鏈Dl和第一組與門Al ;第一寄存器鏈由第一寄存器D10、第二寄存器D11、第三寄存器D12和第三寄存器D13首尾相連構(gòu)成，第一組與門Al由第一與門A10、第二與門All、第三與門A12和第四與門A13構(gòu)成；第一寄存器DlO的輸出連接至第二寄存器Dll的數(shù)據(jù)輸入端，第二寄存器Dll的輸出連接至第三寄存器D12的數(shù)據(jù)輸入端，第三寄存器D12的輸出連接至第四寄存器D13的數(shù)據(jù)輸入端，第四寄存器D13的輸出連接至第一寄存器DlO的數(shù)據(jù)輸入端；外部輸入寫時鐘信號wclk經(jīng)過非門100反相后和外部輸入寫使能wen信號經(jīng)過與門AOO相與生成寫門控時鐘信號wclk_gated ;寫門控時鐘信號wclk_gated分別連接至第一寄存器D10、第二寄存器D11、第三寄存器D12和第四寄存器D13的時鐘輸入端；寫門控時鐘信號wclk_gated經(jīng)過非門IOl反相后連接至鎖存器LlO的數(shù)據(jù)輸入端，寫時鐘wclk信號連接至鎖存器LlO的使能端；鎖存器LlO的輸出和寫使能wen信號經(jīng)過與門AOl相與生成寫字線使能信號wwlen ;寫字線使能信號wwlen和第一寄存器DlO的輸出經(jīng)過第一與門AlO相與后的輸出連接至SRAM的寫字線wwlO，寫字線使能信號wwlen和第二寄存器DlI的輸出經(jīng)過與門All相與后的輸出連接至SRAM的寫字線wwlI，寫字線使能信號wwlen和第三寄存器D12的輸出經(jīng)過與門A12相與后的輸出連接至SRAM的寫字線wwl2，寫字線使能信號wwlen和第四寄存器D13的輸出經(jīng)過與門Al3相與后的輸出連接至SRAM的寫字線wwl3。所述的SRAM的寫字線控制単元分兩路，一路與雙端ロ隨機靜態(tài)存儲器SRAM的寫字線控端電連接，另一路與標(biāo)志單元輸入端電連接；SRAM的讀格雷碼轉(zhuǎn)換単元分兩路，一路與雙端ロ隨機靜態(tài)存儲器SRAM的讀字線控端電連接，另一路與標(biāo)志單元另ー輸入端電連接；標(biāo)志單元分別與滿產(chǎn)生邏輯單元輸入端電連接，另一路與空產(chǎn)生邏輯單元輸入端電連接。 所述的讀字線控制単元，包含第二寄存器鏈D2和第二組與門A2 ;第二寄存器鏈由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相連構(gòu)成，第二組與門A2由第五與門A20、第六與門A21、第七與門A22和第八與門A23構(gòu)成；第五寄存器D20的輸出連接至第六寄存器D21的數(shù)據(jù)輸入端，第六寄存器D21的輸出連接至第七寄存器D22的數(shù)據(jù)輸入端，第七寄存器D22的輸出連接至第八寄存器D23的數(shù)據(jù)輸入端，第八寄存器D23的輸出連接至第五寄存器D20的數(shù)據(jù)輸入端；外部輸入寫時鐘rclk經(jīng)過非門102反相后和外部輸入寫使能ren信號經(jīng)過與門A02相與生成讀門控時鐘信號rclk_gated。讀門控時鐘信號rclk_gated分別連接至第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23的時鐘輸入端；讀使能信號ren和第五寄存器D20的輸出經(jīng)過第五與門A20相與后的輸出連接至SRAM的讀字線rwlO，讀使能信號ren和第六寄存器D21的輸出經(jīng)過第六與門A21相與后的輸出連接至SRAM的讀字線rwll，讀使能信號ren和第七寄存器D22的輸出經(jīng)過第七與門A22相與后的輸出連接至SRAM的讀字線rwl2，讀使能信號ren和第八寄存器D23的輸出經(jīng)過第八與門A23相與后的輸出連接至SRAM的讀字線rwl3。 讀字線控制單元還包括ー組32個寄存器DO，SRAM的讀出數(shù)據(jù)線連接至這32個寄存器DO，讀門控時鐘信號rclk_gated連接至這32個寄存器DO的時鐘輸入端，這32個寄存器DO的輸出即為外部 輸出data_out。所述的標(biāo)志位単元包括四個標(biāo)志位，第一標(biāo)志位、第二標(biāo)志位、第三標(biāo)志位和第四標(biāo)志位；其中第一標(biāo)志位由第一雙穩(wěn)電路S0、第九與門A30、第十三與門A40、第一 NMOS晶體管N10、第五NMOS晶體管N20和第九NMOS晶體管N30組成；第一 NMOS晶體管NlO的漏端與第一雙穩(wěn)電路SO的反節(jié)點HO連接，第一 NMOS晶體管NlO的柵端與第九與門A30的輸出端連接，第一 NMOS晶體管NlO的源端與地連接；第五NMOS晶體管N20的漏端與第一雙穩(wěn)電路
SO的正節(jié)點f00連接，第五NMOS晶體管N20的柵端與第十三與門A40的輸出端連接，第五NMOS晶體管N20的源端與地連接；第九NMOS晶體管N30的漏端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，第九NMOS晶體管N30的柵端與非門103的輸出連接，第九NMOS晶體管N30的源端與地連接；第九與門A30的一個輸入端與第一雙穩(wěn)電路SO的反節(jié)點HO連接，另ー個輸入端與是第九寄存器D30的輸出端:rlO連接；第十三與門A40的一個輸入端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，另ー個輸入端與第十三寄存器D40的輸出端r20連接；第二標(biāo)志位由第二雙穩(wěn)電路SI、第十與門A31、第十四與門A41、第二 NMOS晶體管NI I、第六NMOS晶體管N21和第十NMOS晶體管N31組成；第二 NMOS晶體管Nll的漏端與第ニ雙穩(wěn)電路SI的反節(jié)點fll連接，第二 NMOS晶體管Nll的柵端與第二與門A31的輸出端連接，第二 NMOS晶體管Nll的源端與地連接；第六NMOS晶體管N21的漏端與第二雙穩(wěn)電路SI的正節(jié)點f01連接，第六NMOS晶體管N21的柵端與第十四與門A41的輸出端連接，第六NMOS晶體管N21的源端與地連接；第十NMOS晶體管N31的漏端與第二雙穩(wěn)電路SI的正節(jié)點f01連接，第十NMOS晶體管N31的柵端與非門103的輸出連接，第十NMOS晶體管N31的源端與地連接；第十與門A31的一個輸入端與第二雙穩(wěn)電路SI的反節(jié)點fll連接，另ー個輸入端與第十寄存器D31的輸出端rll連接；第十四與門A41的一個輸入與第二雙穩(wěn)電路SI的正節(jié)點f01連接，另ー個輸入與第十四寄存器D41的輸出端r21連接。第三標(biāo)志位由第三雙穩(wěn)電路S2、第i^一與門A32、第十五與門A42、第三NMOS晶體管N12、第七NMOS晶體管N22和第i^一 NMOS晶體管N32組成；第三NMOS晶體管N12的漏端與第三雙穩(wěn)電路S2的反節(jié)點f 12連接，第三NMOS晶體管N12的柵端與第i^一與門A32的輸出端連接，第三NMOS晶體管N12的源端與地連接；第七NMOS晶體管N22的漏端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，第七NMOS晶體管N22的柵端與第十五與門A42的輸出端連接，第七NMOS晶體管N22的源端與地連接；第^^一 NMOS晶體管N32的漏端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，第i^一匪OS晶體管N32的柵端與非門103的輸出連接，第i^一 NMOS晶體管N32的源端與地連接；第^^一與門A32的一個輸入端與第三雙穩(wěn)電路S2的反節(jié)點fl2連接，另ー個輸入端與第i 寄存器D32的輸出端rl2連接；第十五與門A42的一個輸入端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，另ー個輸入端與第十五寄存器D42的輸出端r22連接；第四標(biāo)志位由第四雙穩(wěn)電路S3、第十二與門A33、第十六與門A43、第四NMOS晶體管N13、第八NMOS晶體管N23和第十二 NMOS晶體管N33組成；第四NMOS晶體管N13的漏端與第四雙穩(wěn)電路S3的反節(jié)點f 13連接，第四NMOS晶體管N13的柵端與第十二與門A33的輸出端連接，第四NMOS晶體管N13的源端與地連接；第八NMOS晶體管N23的漏端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，第八NMOS晶體管N23的柵端與第十六與門A43的輸出端連接，第八NMOS晶體管N23的源端與地連接；第十二 NMOS晶體管N33的漏端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，第十二匪OS晶體管N33的柵端與非門103的輸出連接，第十二 NMOS晶體管N33的源端與地連接；第十二與門A33的一個輸入端與第四雙穩(wěn)電路S3的反節(jié)點fl3連接 ，另ー個輸入端與第十二寄存器D33的輸出端rl3連接；第十六與門A43的一個輸入端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，另ー個輸入端與第十六寄存器D43的輸出端r23連接。本實用新型具有以下優(yōu)點I.本實用新型由于采用鐘控寄存器鏈來選通SRAM的讀寫字線，同時把SRAM 的每個數(shù)據(jù)的是否有效標(biāo)志直接傳送給標(biāo)志位単元，避免了復(fù)雜的編碼轉(zhuǎn)換。2.本實用新型由于將標(biāo)志位的值存儲在雙穩(wěn)電路中，使改變雙穩(wěn)電路的值僅僅依靠三個NMOS下拉晶體管，不存在多時鐘域的問題，因而了避免了亞穩(wěn)態(tài)問題。3.本實用新型由于標(biāo)志位的值只需經(jīng)過結(jié)構(gòu)簡單的組合邏輯就能產(chǎn)生空、滿、半空和半滿信號，不需要復(fù)雜的減法邏輯單元，故降低了電路復(fù)雜度，提高了電路速度。4.本實用新型由于采用標(biāo)志位的形式，不依賴比較讀寫時鐘域的地址信號就能產(chǎn)生FIFO空滿及半空半滿信號，避免了傳統(tǒng)技術(shù)中地址轉(zhuǎn)換成格雷碼后再比較等一系列復(fù)雜的問題。本實用新型的結(jié)構(gòu)可結(jié)合附圖做進一歩的詳細描述。

圖I為傳統(tǒng)的異步FIFO的結(jié)構(gòu)圖；圖2為本實用新型深度為8的FIFO存儲器的結(jié)構(gòu)框圖；圖3為本實用新型深度為4的FIFO存儲器的電路原理圖；圖4為本實用新型的寫時序波形圖；圖5為本實用新型的讀時序波形圖。
具體實施方式
參照圖2，本實用新型主要由雙端ロ靜態(tài)隨機存儲器SRAM、寫字線控制単元、讀字線控制単元、標(biāo)志位単元、滿和半滿信號產(chǎn)生模塊、空和半空信號產(chǎn)生模塊組成。其中所述的寫字線控制単元在三個外部輸入寫時鐘信號wclk、寫使能信號wen和復(fù)位信號rst_n的作用下，以輪詢方式，依次選通SRAM的8根寫字線wwlO, wwll, wwl2, wwl3,wwl4,wwl5,wwl6,wwl7之一，當(dāng)一根寫字線被選通時，外部輸入端ロ的數(shù)據(jù)輸入data_in上的數(shù)據(jù)被寫入該寫字線對應(yīng)的存儲空間，同時寫字線模塊將該存儲空間的有效標(biāo)志寫入標(biāo)志位單元，以指示該存儲空間的數(shù)據(jù)是有效的，標(biāo)志位單元將一直保持該有效標(biāo)志，直到讀字線控制単元將該存儲空間的無效標(biāo)志寫入標(biāo)志位単元。所述的讀字線控制単元在三個外部輸入讀時鐘信號rclk、讀使能信號ren和復(fù)位信號rst_n的作用下，以輪詢方式，依次選通SRAM的8根讀字線rwlO, rwll, rwl2, rwl3,rwl4,rwl5,rwl6,rwl7之一，當(dāng)一根讀字線被選通時，該字線對應(yīng)的存儲空間的數(shù)據(jù)被讀出至外部輸出端ロ的數(shù)據(jù)輸出data_out，同時讀字線模塊將該存儲空間的無效標(biāo)志寫入標(biāo)志位単元，以指示該存儲空間的數(shù)據(jù)是無效的，標(biāo)志位單元將一直保持該無效標(biāo)志，直到寫字線控制単元將該存儲空間的有效標(biāo)志寫入標(biāo)志位単元。標(biāo)志位單元將SRAM存儲空間的數(shù)據(jù)有效和無效信息分別輸出給滿信號和半滿信號產(chǎn)生模塊以及空信號和半空信號產(chǎn)生模塊，并由這兩個模塊產(chǎn)生外部的輸出信號滿信號full、半滿信號half_full、空信號empty和半空信號half_empty。參照圖3，本實用新型給出了一個實現(xiàn)深度為4的異步FIFO的電路原理圖，它最多能存儲4個數(shù)據(jù)。各模塊的結(jié)構(gòu)如下雙端ロ靜態(tài)隨機存儲器SRAM，采用4X32bits的存儲內(nèi)核；寫字線控制単元，包含第一寄存器鏈Dl和第一組與門Al ;第一寄存器鏈由第一寄存器D10、第二寄存器D11、第三寄存器D12和第三寄存器D13首尾相連構(gòu)成，第一組與門Al 由第一與門A10、第二與門Al I、第三與門A12和第四與門A13構(gòu)成。第一寄存器DlO的輸出連接至第二寄存器Dll的數(shù)據(jù)輸入端，第二寄存器Dll的輸出連接至第三寄存器D12的數(shù)據(jù)輸入端，第三寄存器D12的輸出連接至第四寄存器D13的數(shù)據(jù)輸入端，第四寄存器D13的輸出連接至第一寄存器DlO的數(shù)據(jù)輸入端。另外，外部輸入寫時鐘信號wclk經(jīng)過非門100反相后和外部輸入寫使能wen信號經(jīng)過與門AOO相與生成寫門控時鐘信號wclk_gated。寫門控時鐘信號wclk_gated分別連接至第一寄存器D10、第二寄存器D11、第三寄存器D12和第四寄存器D13的時鐘輸入端。寫門控時鐘信號Wclk_gated經(jīng)過非門IOl反相后連接至鎖存器LlO的數(shù)據(jù)輸入端，寫時鐘wclk信號連接至鎖存器LlO的使能端。鎖存器LlO的輸出和寫使能wen信號經(jīng)過與門AOl相與生成寫字線使能信號wwlen。寫字線使能信號wwlen和第一寄存器DlO的輸出經(jīng)過第一與門AlO相與后的輸出連接至SRAM的寫字線wwlO，寫字線使能信號wwlen和第二寄存器Dll的輸出經(jīng)過與門All相與后的輸出連接至SRAM的寫字線wwll，寫字線使能信號wwlen和第三寄存器D12的輸出經(jīng)過與門A12相與后的輸出連接至SRAM的寫字線wwl2，寫字線使能信號wwlen和第四寄存器D13的輸出經(jīng)過與門A13相與后的輸出連接至SRAM的寫字線wwl3。該寫字線控制単元的工作原理是寫字線控制單元受外部的寫使能信號wen控制，產(chǎn)生4根寫字線信號來控制SRAM的寫入。復(fù)位后，第一寄存器DlO的輸出為“1”，其余寄存器的輸出都為“O”。但是此時寫字線使能wwlen信號為“0”，所以4根寫字線都為“0”，當(dāng)寫使能wen信號有效并保持ー個寫時鐘周期時，上半個寫時鐘周期寫字線使能wwlen信號為“1”，寫字線WlO將被置為高電平，其余寫字線都為低電平；下半個寫時鐘周期寫字線使能wwlen信號為“0”，所有字線都為低電平，同時與門AOO會產(chǎn)生ー個時鐘脈沖，使得第一寄存器鏈Dl的值移位，于是第二寄存器Dll的輸出為“1”，其余寄存器都為“O”。隨著寫使能wen信號的有效，4根寫字線將依次被置為高電平，并循環(huán)，完成寫入的功能。寫字線控制單元設(shè)有兩個外部輸入，分別是寫時鐘wclk和寫使能信號wen。SRAM設(shè)有ー個外部數(shù)據(jù)輸入data_in。這三個外部輸入的時序要求如圖4所示，其中要求data_in上的數(shù)據(jù)在前半個時鐘周期就必須穩(wěn)定。寫門控時鐘信號wclk_gated和寫字線使能wwlen是在三個外部輸入的作用下產(chǎn)生的內(nèi)部信號，它門之間的時序波形關(guān)系也在圖4中給出。讀字線控制單元，包含第二寄存器鏈D2和第二組與門A2。第二寄存器鏈由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相連構(gòu)成，第二組與門A2由第五與門A20、第六與門A21、第七與門A22和第八與門A23構(gòu)成。第五寄存器D20的輸出連接至第六寄存器D21的數(shù)據(jù)輸入端，第六寄存器D21的輸出連接至第七寄存器D22的數(shù)據(jù)輸入端，第七寄存器D22的輸出連接至第八寄存器D23的數(shù)據(jù)輸入端，第八寄存器D23的輸出連接至第五寄存器D20的數(shù)據(jù)輸入端。另外，外部輸入寫時鐘rclk經(jīng)過非門102反相后和外部輸入寫使能ren信號經(jīng)過與門A02相與生成讀門控時鐘信號rclk_gated。讀門控時鐘信號rclk_gated分別連接至第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23的時鐘輸入端。讀使能信號ren和第五寄存器D20的輸出經(jīng)過第五與門A20相與后的輸出連接至SRAM的讀字線rwlO，讀使能信號ren和第六寄存器D21的輸出經(jīng)過第六與門A21相與后的輸出連接至SRAM的讀字線rwll，讀使能信號ren和第七寄存器D22的輸出經(jīng)過第七與門A22相與后的輸出連接至SRAM的讀字線rwl2，讀使能信號ren和第八寄存器D23的輸出經(jīng)過第八與門A23相與后的輸出連接至SRAM的讀字線rwl3。另外，讀字線控制單元還包括ー組32個寄存器DO，SRAM的讀出數(shù)據(jù)線連接至這32個寄存器D0，讀門控時鐘信號rclk_gated連接至這32個寄存器DO的時鐘輸入端，這32個寄存器DO的輸出即為外部輸出data_out。該讀字線控制単元的工作原理是讀字線控制單元受外部的讀使能信號ren控制，產(chǎn)生4根讀字線信號來控制SRAM的讀出。復(fù)位后，第五寄存器D20 的輸出為“1”，其余寄存器都為“O”。但是此時讀使能ren信號為“O”，所以4根讀字線都為“O”，當(dāng)讀使能ren信號有效并保持ー個寫時鐘周期吋，上半個讀時鐘周期讀字線rwlO將被置為高電平，其余讀字線都為低電平；下半個讀時鐘周期與門A02會產(chǎn)生ー個時鐘脈沖，使得在上半周期讀出的數(shù)據(jù)被ー組32位的寄存器DO保存，該32位的寄存器DO的輸出即為外部輸出data_out，與門A02產(chǎn)生的時鐘脈沖還使寄存器鏈的值移位，于是第六寄存器D21的輸出為“1”，其余寄存器都為“O”，在下半個讀時鐘周期吋，讀字線rwll會被置為高電平，其余讀字線為低電平，但是data_out的值已經(jīng)被寄存器保存，所以不會改變。隨著讀使能ren信號的有效，4根讀字線將依次被置為高電平，并循環(huán)，完成讀出的功能。讀字線控制單兀設(shè)有兩個外部輸入，分別是讀時鐘rclk和讀使能信號ren。這兩個個外部輸入的時序要求如圖5所不。讀門控時鐘信號:rclk_gated是在兩個外部輸入的作用下產(chǎn)生的內(nèi)部信號，data_out是外部的數(shù)據(jù)輸出端ロ，它門之間的時序波形關(guān)系也在圖4中給出。標(biāo)志位単元，包含第三組寄存器D3、第四組寄存器D4、第三組與門A3、第四組與門A4、第一組NMOS晶體管NI、第二組NMOS晶體管N2、第三組NMOS晶體管N3和ー組雙穩(wěn)電路S組成。第三組寄存器D3由第九寄存器D30、第十寄存器D31、第i^一寄存器D32和第十二寄存器D33組成。第四組寄存器D4由第十三寄存器D40、第十四寄存器D41、第十五寄存器D42和第十六寄存器D43組成。第三組與門A3由第九與門A30、第十與門A31、第i^一與門A32和第十二與門A33組成。第四組與門A4由第十三與門A40、第十四與門A41、第十五與門A42和第十六與門A43組成。第一組NMOS晶體管NI由第一晶體管N10、第二晶體管Nil、第三晶體管N12和第四晶體管N13組成。第二組NMOS晶體管N2由第五晶體管N20、第六晶體管N21、第七晶體管N22和第八晶體管N23組成。第三組NMOS晶體管N3由第九晶體管N30、第十晶體管N31、第i^一晶體管N32和第十二晶體管N33組成。雙穩(wěn)電路S由第一雙穩(wěn)電路SO、第二雙穩(wěn)電路SI、第三雙穩(wěn)電路S2和第四雙穩(wěn)電路S3組成。標(biāo)志位單元的這些電路元件共組成了四個標(biāo)志位，分別是第一標(biāo)志位、第二標(biāo)志位、第三標(biāo)志位和第四標(biāo)志位。其中第一標(biāo)志位由第一雙穩(wěn)電路S0、第九與門A30、第十三與門A40、第一 NMOS晶體管N10、第五NMOS晶體管N20和第九NMOS晶體管N30組成。第一 NMOS晶體管NlO的漏端與第一雙穩(wěn)電路SO的反節(jié)點HO連接，第一 NMOS晶體管NlO的柵端與第九與門A30的輸出端連接，第一 NMOS晶體管NlO的源端與地連接。第五NMOS晶體管N20的漏端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，第五NMOS晶體管N20的柵端與第十三與門A40的輸出端連接，第五NMOS晶體管N20的源端與地連接。第九NMOS晶體管N30的漏端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，第九NMOS晶體管N30的柵端與非門103的輸出連接，第九NMOS晶體管N30的源端與地連接。第九與門A30的一個輸入端與第一雙穩(wěn)電路SO的反節(jié)點HO連接，另ー個輸入端與是第九寄存器D30的輸出端:rlO連接。第十三與門A40的一個輸入端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，另ー個輸入端與第十三寄存器D40的輸出端r20連接。第二標(biāo)志位由第二雙穩(wěn)電路SI、第十與門A31、第十四與門A41、第二 NMOS晶體管 Nil、第六NMOS晶體管N21和第十NMOS晶體管N31組成。第二 NMOS晶體管Nll的漏端與第二雙穩(wěn)電路SI的反節(jié)點fll連接，第二 NMOS晶體管Nll的柵端與第二與門A31的輸出端連接，第二 NMOS晶體管Nll的源端與地連接。第六NMOS晶體管N21的漏端與第二雙穩(wěn)電路SI的正節(jié)點f01連接，第六NMOS晶體管N21的柵端與第十四與門A41的輸出端連接，第六NMOS晶體管N21的源端與地連接。第十NMOS晶體管N31的漏端與第二雙穩(wěn)電路SI的正節(jié)點f01連接，第十NMOS晶體管N31的柵端與非門103的輸出連接，第十NMOS晶體管N31的源端與地連接。第十與門A31的一個輸入端與第二雙穩(wěn)電路SI的反節(jié)點fll連接，另ー個輸入端與第十寄存器D31的輸出端rll連接。第十四與門A41的一個輸入與第二雙穩(wěn)電路SI的正節(jié)點f01連接，另ー個輸入與第十四寄存器D41的輸出端r21連接。第三標(biāo)志位由第三雙穩(wěn)電路S2、第i^一與門A32、第十五與門A42、第三NMOS晶體管N12、第七NMOS晶體管N22和第i^一 NMOS晶體管N32組成。第三NMOS晶體管N12的漏端與第三雙穩(wěn)電路S2的反節(jié)點f 12連接，第三NMOS晶體管N12的柵端與第i^一與門A32的輸出端連接，第三NMOS晶體管N12的源端與地連接。第七NMOS晶體管N22的漏端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，第七NMOS晶體管N22的柵端與第十五與門A42的輸出端連接，第七NMOS晶體管N22的源端與地連接。第i^一 NMOS晶體管N32的漏端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，第i^一 NMOS晶體管N32的柵端與非門103的輸出連接，第i^一NMOS晶體管N32的源端與地連接。第i^一與門A32的一個輸入端與第三雙穩(wěn)電路S2的反節(jié)點f 12連接，另ー個輸入端與第i^一寄存器D32的輸出端rl2連接。第十五與門A42的一個輸入端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，另ー個輸入端與第十五寄存器D42的輸出端r22連接。第四標(biāo)志位由第四雙穩(wěn)電路S3、第十二與門A33、第十六與門A43、第四NMOS晶體管N13、第八NMOS晶體管N23和第十二 NMOS晶體管N33組成。第四NMOS晶體管N13的漏端與第四雙穩(wěn)電路S3的反節(jié)點f 13連接，第四NMOS晶體管N13的柵端與第十二與門A33的輸出端連接，第四NMOS晶體管N13的源端與地連接。第八NMOS晶體管N23的漏端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，第八NMOS晶體管N23的柵端與第十六與門A43的輸出端連接，第八NMOS晶體管N23的源端與地連接。第十二 NMOS晶體管N33的漏端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，第十二 NMOS晶體管N33的柵端與非門103的輸出連接，第十二NMOS晶體管N33的源端與地連接。第十二與門A33的一個輸入端與第四雙穩(wěn)電路S3的反節(jié)點fl3連接，另ー個輸入端與第十二寄存器D33的輸出端rl3連接。第十六與門A43的一個輸入端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，另ー個輸入端與第十六寄存器D43的輸出端r23連接。標(biāo)志位單元的工作原理是標(biāo)志位單元中的四個標(biāo)志位和SRAM的四個32bits的存儲空間一一對應(yīng)，第一標(biāo)志位指示SRAM的第一存儲空間的值是否有效；第二標(biāo)志位指示SRAM的第二存儲空間的值是否有效；第三標(biāo)志位指示SRAM的第一存儲空間的值是否有效；第四標(biāo)志位指示SRAM的第四存儲空間的值是否有效。這四個標(biāo)志位的工作原理完全相同，下面以第一標(biāo)志位來說明它們的工作原理復(fù)位時，第九NMOS晶體管N30管導(dǎo)通，第一標(biāo)志位的輸出節(jié)點f00的值為“O”。復(fù)位后，第一 NMOS晶體管N10，第五NMOS晶體管N20，第九NMOS晶體管N30管都關(guān)閉，第一標(biāo)志位的輸出節(jié)點f00的值仍為“O”。當(dāng)對SRAM的第一存儲空間寫入數(shù)據(jù)后，第九寄存器D30的輸出為“1”，導(dǎo)致第九與門A30的輸出為“1”，于是第一 NMOS晶體管NlO管導(dǎo)通，使第一標(biāo)志位的輸出節(jié)點f00的值為“1”，同時第一標(biāo)志位的節(jié)點HO的值為“0”，于是第九與門A30的輸出立刻為“0”，從而關(guān)閉了第一 NMOS晶體管N10，此時第一 NMOS晶體管N10，第五NMOS晶體管N20，第九NMOS晶體管N30管都關(guān)閉，第一標(biāo)志位的輸出節(jié)點f00的值仍為“1”，表明SRAM的第一存儲空間數(shù)據(jù)有效。當(dāng)對SRAM的第一存儲空間讀出數(shù)據(jù)后，第十三寄存器D40的輸出為“1”，導(dǎo)致第十三與門A40的輸出為“1”，于是第五晶體管N20管導(dǎo)通,使第一標(biāo)志位的輸出節(jié)點f00的值為“0”,同時第一標(biāo)志位的節(jié)點flO的值為“1”，于是第十三與門A40的輸出立刻為“0”，從而關(guān)閉了第五NMOS晶體管N20管，此時第一 NMOS晶體管N10，第五NMOS晶體管N20，第九NMOS晶體管N30管都關(guān)閉，第一標(biāo)志位的輸出節(jié)點f00的值仍為“0”，表明SRAM的第一存儲空間數(shù)據(jù)無效。滿、半滿信號產(chǎn)生模塊，包含第五組與門A5、第六組與門A6和第一組或門01。第五組與門A5由第十七與門A50、第十八與門A51、第十九與門A52和第二十與門A53組成。第六組與門A6由第二i^一與門A60組成。第一或門01由第一或門010、第二或門011和第三或門012組成。第五組與門(A5)中的第i個與門A5i的兩個輸入分別與標(biāo)志位的輸出fOi 和 fOj 連接，且當(dāng) 0 < i < n/2 時，j = i+n/2-l ;當(dāng) n/2 < i ^ n_l 時，j = i-n/2-1 ；n = SRAM的最大存儲數(shù)據(jù)的個數(shù)，具體連接關(guān)系為第十七與門A50的一個輸入端與第一標(biāo)志位的輸出節(jié)點f00連接，另ー個輸入端與第二標(biāo)志位的輸出節(jié)點f01連接；第十八與門A51的一個輸入與第二標(biāo)志位的輸出節(jié)點f01連接，另ー個輸入端與第三標(biāo)志位的輸出節(jié)點f02連接；第十九與門A52的一個輸入端與第三標(biāo)志位的輸出節(jié)點f02連接，另ー個輸入端與第四標(biāo)志位的輸出節(jié)點f03連接；第二十與門A53的一個輸入端與第四標(biāo)志位的輸出節(jié)點f03連接，另ー個輸入端與第一標(biāo)志位的輸出節(jié)點f00連接。第二i^一與門A60的一個輸入端與第十七與門A50的輸出端連接,另ー個輸入端與第十九與門A52的輸出端連接。第一或門010的一個輸入端與第十七與門A50的輸出端連接，另ー個輸入端與第十八與門A51的輸出端連接。第二或門011的一個輸入端與第十九與門A52的輸出端連接，另一個輸入端與第二十與門A53的輸出連接。第三或門012的一個輸入端與第一或門010的輸出端連接，另ー個輸入端與第二或門011的輸出端連接。第二i 與門A60的輸出端就 是外部輸出滿信號full，第三或門012的輸出端就是外部輸出半滿信號half_full?？?、半空信號產(chǎn)生模塊，包含第二組或門02、第三組或門03和第七組與門A7。第二組或門由第四或門020、第五或門021、第六或門022和第七或門023組成。第三組或門03由第八或門030組成。第七組與門A7由第二十二與門A70、第二十三與門A71和第二十四與門A72組成。第二組或門(02)的第i個或門(02i)的兩個輸入分別與標(biāo)志位的輸出fOi和 fOj 連接，且當(dāng) 0 < i < n/2 時，j = i+n/2-l ;當(dāng) n/2 < i ^ n_l 時，j = i-n/2-1 ；n =SRAM的最大存儲數(shù)據(jù)的個數(shù)，具體連接關(guān)系為第四或門020的一個輸入端與第一標(biāo)志位的輸出節(jié)點f00連接，另ー個輸入端與第二標(biāo)志位的輸出節(jié)點fOi連接；第五或門021的一個輸入端與第二標(biāo)志位的輸出節(jié)點fOi連接，另ー個輸入端與第三標(biāo)志位的輸出節(jié)點f02連接；第六或門022的一個輸入端與第三標(biāo)志位的輸出節(jié)點f02連接，另ー個輸入端與第四標(biāo)志位的輸出節(jié)點f03連接；第七或門023的一個輸入端與第四標(biāo)志位的輸出節(jié)點f03連接，另ー個輸入端與第一標(biāo)志位的輸出節(jié)點f00連接。第八或門030的一個輸入端與第一或門020的輸出端連接，另ー個輸入端與第六或門022的輸出端連接。第二十二與門A70的一個輸入端與第四或門020的輸出端連接,另ー個輸入端與第五或門021的輸出端連接。第二十三與門A71的一個輸入端與第六或門022的輸出端連接，另ー個輸入端與第七或門023的輸出端連接。第二十四與門A72的一個輸入端與第二十二與門A70的輸出端連接，另一個輸入端與第二十三與門A71的輸出端連接。第二十四與門A72的輸出端與非門104的輸入端連接。第八或門030的輸出端就是外部輸出空信號empty，非門104的輸出端就是外部輸出半空信號half_empty。滿、半滿信號產(chǎn)生模塊和空、半空信號產(chǎn)生模塊的工作原理是依據(jù)所述四個標(biāo)志位的輸出f00、f01、f02和f03的值產(chǎn)生滿信號血11、半滿信號11&11血11、空信號empty和半空信號half_empty。滿信號full、半滿信號half_full、空信號empty和半空信號half_empty產(chǎn)生邏輯表達式如下。full = f00 f01 f02 f0權(quán)利要求1.ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，包括雙端ロ隨機靜態(tài)存儲器SRAM、SRAM的寫字線控制単元、SRAM的讀字線控制單元、標(biāo)志單元，其特征是所述的寫字線控制単元，包含第一寄存器鏈Dl和第一組與門Al ;第一寄存器鏈由第一寄存器D10、第二寄存器D11、第三寄存器D12和第三寄存器D13首尾相連構(gòu)成，第一組與門Al由第一與門A10、第二與門All、第三與門A12和第四與門A13構(gòu)成；第一寄存器DlO的輸出連接至第二寄存器Dll的數(shù)據(jù)輸入端，第二寄存器Dll的輸出連接至第三寄存器D12的數(shù)據(jù)輸入端，第三寄存器D12的輸出連接至第四寄存器D13的數(shù)據(jù)輸入端，第四寄存器D13的輸出連接至第一寄存器DlO的數(shù)據(jù)輸入端；外部輸入寫時鐘信號wclk經(jīng)過非門100反相后和外部輸入寫使能wen信號經(jīng)過與門AOO相與生成寫門控時鐘信號wclk_gated ;寫門控時鐘信號wclk_gated分別連接至第一寄存器D10、第二寄存器D11、第三寄存器D12和第四寄存器D13的時鐘輸入端；寫門控時鐘信號Wclk_gated經(jīng)過非門IOl反相后連接至鎖存器LlO的數(shù)據(jù)輸入端，寫時鐘wclk信號連接至鎖存器LlO的使能端；鎖存器LlO的輸出和寫使能wen信號經(jīng)過與門AOl相與生成寫字線使能信號wwlen ;寫字線使能信號wwlen和第一寄存 器DlO的輸出經(jīng)過第一與門AlO相與后的輸出連接至SRAM的寫字線wwlO，寫字線使能信號wwlen和第二寄存器Dll的輸出經(jīng)過與門All相與后的輸出連接至SRAM的寫字線wwll，寫字線使能信號wwlen和第三寄存器D12的輸出經(jīng)過與門A12相與后的輸出連接至SRAM的寫字線wl2，寫字線使能信號wwlen和第四寄存器D13的輸出經(jīng)過與門A13相與后的輸出連接至SRAM的寫字線wwl3。
2.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是所述的SRAM的寫字線控制単元分兩路，一路與雙端ロ隨機靜態(tài)存儲器SRAM的寫字線控端電連接，另一路與標(biāo)志單元輸入端電連接；SRAM的讀格雷碼轉(zhuǎn)換單元分兩路，一路與雙端ロ隨機靜態(tài)存儲器SRAM的讀字線控端電連接，另一路與標(biāo)志單元另ー輸入端電連接；標(biāo)志單元分別與滿產(chǎn)生邏輯單元輸入端電連接，另一路與空產(chǎn)生邏輯單元輸入端電連接。
3.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是所述的讀字線控制単元，包含第二寄存器鏈D2和第二組與門A2 ;第二寄存器鏈由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相連構(gòu)成，第二組與門A2由第五與門A20、第六與門A21、第七與門A22和第八與門A23構(gòu)成；第五寄存器D20的輸出連接至第六寄存器D21的數(shù)據(jù)輸入端，第六寄存器D21的輸出連接至第七寄存器D22的數(shù)據(jù)輸入端，第七寄存器D22的輸出連接至第八寄存器D23的數(shù)據(jù)輸入端，第八寄存器D23的輸出連接至第五寄存器D20的數(shù)據(jù)輸入端；外部輸入寫時鐘rclk經(jīng)過非門102反相后和外部輸入寫使能ren信號經(jīng)過與門A02相與生成讀門控時鐘信號rclk_gated。讀門控時鐘信號rclk_gated分別連接至第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23的時鐘輸入端；讀使能信號ren和第五寄存器D20的輸出經(jīng)過第五與門A20相與后的輸出連接至SRAM的讀字線rwlO，讀使能信號ren和第六寄存器D21的輸出經(jīng)過第六與門A21相與后的輸出連接至SRAM的讀字線rwlI，讀使能信號ren和第七寄存器D22的輸出經(jīng)過第七與門A22相與后的輸出連接至SRAM的讀字線rwl2，讀使能信號ren和第八寄存器D23的輸出經(jīng)過第八與門A23相與后的輸出連接至SRAM的讀字線rwl3。
4.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是讀字線控制單元還包括ー組32個寄存器D0，SRAM的讀出數(shù)據(jù)線連接至這32個寄存器D0，讀門控時鐘信號rclk_gated連接至這32個寄存器DO的時鐘輸入端，這32個寄存器DO的輸出即為外部輸出data_out。
5.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是所述的標(biāo)志位単元包括四個標(biāo)志位，第一標(biāo)志位、第二標(biāo)志位、第三標(biāo)志位和第四標(biāo)志位;其中
6.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是第一標(biāo)志位由第一雙穩(wěn)電路S0、第九與門A30、第十三與門A40、第一 NMOS晶體管N10、第五NMOS晶體管N20和第九NMOS晶體管N30組成；第一 NMOS晶體管NlO的漏端與第一雙穩(wěn)電路SO的反節(jié)點HO連接，第一 NMOS晶體管NlO的柵端與第九與門A30的輸出端連接，第一 NMOS晶體管NlO的源端與地連接；第五NMOS晶體管N20的漏端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，第五NMOS晶體管N20的柵端與第十三與門A40的輸出端連接，第五NMOS晶體管N20的源端與地連接；第九NMOS晶體管N30的漏端與第一雙穩(wěn)電路SO的正節(jié) 點f00連接，第九NMOS晶體管N30的柵端與非門103的輸出連接，第九NMOS晶體管N30的源端與地連接；第九與門A30的一個輸入端與第一雙穩(wěn)電路SO的反節(jié)點Π0連接，另ー個輸入端與是第九寄存器D30的輸出端rlO連接；第十三與門A40的一個輸入端與第一雙穩(wěn)電路SO的正節(jié)點f00連接，另ー個輸入端與第十三寄存器D40的輸出端r20連接；
7.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是第二標(biāo)志位由第二雙穩(wěn)電路SI、第十與門A31、第十四與門A41、第二 NMOS晶體管NI I、第六NMOS晶體管N21和第十NMOS晶體管N31組成；第二 NMOS晶體管Nll的漏端與第ニ雙穩(wěn)電路SI的反節(jié)點fll連接，第二 NMOS晶體管Nll的柵端與第二與門A31的輸出端連接，第二 NMOS晶體管Nll的源端與地連接；第六NMOS晶體管N21的漏端與第二雙穩(wěn)電路SI的正節(jié)點f01連接，第六NMOS晶體管N21的柵端與第十四與門A41的輸出端連接，第六NMOS晶體管N21的源端與地連接；第十NMOS晶體管N31的漏端與第二雙穩(wěn)電路SI的正節(jié)點f01連接，第十NMOS晶體管N31的柵端與非門103的輸出連接，第十NMOS晶體管N31的源端與地連接；第十與門A31的一個輸入端與第二雙穩(wěn)電路SI的反節(jié)點fll連接，另ー個輸入端與第十寄存器D31的輸出端rll連接；第十四與門A41的一個輸入與第二雙穩(wěn)電路SI的正節(jié)點f01連接，另ー個輸入與第十四寄存器D41的輸出端r21連接。
8.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是第三標(biāo)志位由第三雙穩(wěn)電路S2、第i^一與門A32、第十五與門A42、第三NMOS晶體管N12、第七NMOS晶體管N22和第i^一 NMOS晶體管N32組成；第三NMOS晶體管N12的漏端與第三雙穩(wěn)電路S2的反節(jié)點Π2連接，第三NMOS晶體管N12的柵端與第i^一與門A32的輸出端連接，第三NMOS晶體管N12的源端與地連接；第七NMOS晶體管N22的漏端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，第七NMOS晶體管N22的柵端與第十五與門A42的輸出端連接，第七NMOS晶體管N22的源端與地連接；第^^一 NMOS晶體管N32的漏端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，第i^一 NMOS晶體管N32的柵端與非門103的輸出連接，第i^一 NMOS晶體管N32的源端與地連接；第^^一與門A32的一個輸入端與第三雙穩(wěn)電路S2的反節(jié)點Π2連接，另ー個輸入端與第i 寄存器D32的輸出端rl2連接；第十五與門A42的一個輸入端與第三雙穩(wěn)電路S2的正節(jié)點f02連接，另ー個輸入端與第十五寄存器D42的輸出端r22連接；
9.根據(jù)權(quán)利要求I所述的ー種鐘控異步先入先出FIFO存儲器的寫字線控制電路，其特征是第四標(biāo)志位由第四雙穩(wěn)電路S3、第十二與門A33、第十六與門A43、第四NMOS晶體管N13、第八NMOS晶體管N23和第十二 NMOS晶體管N33組成；第四NMOS晶體管N13的漏端與第四雙穩(wěn)電路S3的反節(jié)點Π3連接，第四NMOS晶體管N13的柵端與第十二與門A33的輸出端連接，第四NMOS晶體管N13的源端與地連接；第八NMOS晶體管N23的漏端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，第八NMOS晶體管N23的柵端與第十六與門A43的輸出端連接，第八NMOS晶體管N23的源端與地連接 ，第十二 NMOS晶體管N33的漏端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，第十二 NMOS晶體管N33的柵端與非門103的輸出連接，第十二 NMOS晶體管N33的源端與地連接；第十二與門A33的一個輸入端與第四雙穩(wěn)電路S3的反節(jié)點Π3連接，另ー個輸入端與第十二寄存器D33的輸出端rl3連接；第十六與門A43的一個輸入端與第四雙穩(wěn)電路S3的正節(jié)點f03連接，另ー個輸入端與第十六寄存器D43的輸出端r23連 接。
專利摘要本實用新型涉及一種存儲器，特別是一種鐘控異步先入先出FIFO存儲器的寫字線控制電路，包括雙端口隨機靜態(tài)存儲器SRAM、SRAM的寫字線控制單元、SRAM的讀字線控制單元、標(biāo)志單元，SRAM的寫字線控制單元分兩路，一咱與雙端口隨機靜態(tài)存儲器SRAM的寫字線控端電連接，另一路與標(biāo)志單元輸入端電連接；SRAM的讀格雷碼轉(zhuǎn)換單元分兩路，一路與雙端口隨機靜態(tài)存儲器SRAM的讀字線控端電連接，另一路與標(biāo)志單元另一輸入端電連接；標(biāo)志單元分別與滿產(chǎn)生邏輯單元輸入端電連接，另一路與空產(chǎn)生邏輯單元輸入端電連接。
文檔編號G11C11/4094GK202394542SQ20112057851
公開日2012年8月22日 申請日期2011年12月30日 優(yōu)先權(quán)日2011年12月30日
發(fā)明者史江一, 李志文, 王勇 申請人:西安國能科技有限公司