專利名稱：與非邏輯字線選擇的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)領(lǐng)域，并且具體地涉及這些存儲器中的字線驅(qū)動(dòng)器。
背景技術(shù)：
多年以來已經(jīng)意識到，在有效DRAM周期期間提升電勢能夠增強(qiáng)讀和寫。參見美國專利 4，247，917,4, 087，704 和 4，584，672。還已知的是，在DRAM中由于各種原因?qū)π盘栠M(jìn)行電平移位。在美國專利 4，460, 257中示出了電平移位的示例。

圖IA是DRAM中單個(gè)單元的示意圖。圖IB是字線驅(qū)動(dòng)器信號的波形，將會看到，該信號上升到Vcc以上，以及下降到Vss以下。圖2是示出了字線驅(qū)動(dòng)器的分組和用于選擇字線驅(qū)動(dòng)器的解碼器的圖。圖3A是用于產(chǎn)生組選擇信號的電路的電路圖。圖3B是接收解碼的高地址范圍和中地址范圍的電平移位解碼器的電路圖。圖3C是從圖3A和圖3B的電路接收信號的字線驅(qū)動(dòng)器的電路圖。圖4是用于描述圖3A-圖3C的電路的操作的時(shí)序圖。
具體實(shí)施方式
公開了動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)的字線(WL)驅(qū)動(dòng)器和WL選擇電路。在以下描述中，給出了許多具體細(xì)節(jié)(諸如具體數(shù)量的字線和字線驅(qū)動(dòng)器)以提供對本發(fā)明的透徹理解。對本領(lǐng)域技術(shù)人員顯而易見的是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)施本發(fā)明。在其它情況中，為了避免不必要地使本發(fā)明模糊，沒有詳細(xì)描述公知電路。下文描述的DRAM是利用已知エ藝通過使用互補(bǔ)金屬氧化物(CMOS)技術(shù)制造而成的單個(gè)集成電路。字線驅(qū)動(dòng)器信號一個(gè)實(shí)施例中描述的DRAM根據(jù)以地(Vss)為基準(zhǔn)的單個(gè)電勢Vcc (例如IV)進(jìn)行操作。將會看到，WL上的驅(qū)動(dòng)信號從高于Vcc的正電勢(例如I. 5V)延伸到相對于Vss的負(fù)電勢(例如O. 25V)。存在用于產(chǎn)生更高的正電勢和更低的負(fù)電勢的片上電荷泵電路。從而，只將單個(gè)電勢施加到存儲器，而其上制造有該電路的基底仍然保持在Vss。參考圖1A，示出了單個(gè)DRAM単元，其具有電容器14，該電容器的一端耦合到地而另一端耦合到η溝道晶體管10。晶體管10選擇性地將電容器14耦合到位線12。圖IB中示出了 WL信號的波形。其從相對于Vss的負(fù)電勢(VssWL)延伸到高于Vcc的正電勢(VccWL)。VssWL減少了通過晶體管10的漏電流(leakage)，因此增加了電荷在電容器14上的保持時(shí)間。更高的正的VccWL電勢保證了晶體管10上將不存在閾值電壓降(threshold drop)，因此在寫入期間，可以將電容器14充電到滿Vcc電勢。在沒有保護(hù)電路的情況下，利用CMOS電路中使用的普通晶體管來切換并傳送較高的正電壓會增加泄漏率和缺陷率。將會看到，在下文描述的電路中包括較高電壓保護(hù)。圖2的架構(gòu)在所描述的實(shí)施例中，如圖2所示，存在128個(gè)WL，其中，WL驅(qū)動(dòng)器以4個(gè)驅(qū)動(dòng)器為ー組進(jìn)行組織。例如，組20為WL 124-127提供驅(qū)動(dòng)器信號。每個(gè)驅(qū)動(dòng)器的輸出提供圖IB中所示的波形。在圖2的架構(gòu)中，用施加到存儲器的7個(gè)地址位來選擇WL。將這7個(gè)地址位分為2個(gè)高范圍地址位、3個(gè)中范圍地址位和2個(gè)低范圍地址位。在圖2中示出了這些未解碼的地址位耦合到三個(gè)解碼器15。2個(gè)高范圍地址位在解碼之后產(chǎn)生4個(gè)已解碼的地址位，其在框22中被示為addrh〈3:0>，中范圍地址位在解碼之后在框22中被示為addrm〈7:0>，并 且最后，已解碼的低范圍地址位在框22中被示為predeclo〈3:0>。因此,概括而言,存在4個(gè)已解碼的高范圍地址信號，8個(gè)已解碼的中范圍地址信號和4個(gè)已解碼的低級別地址信號。這些信號允許選擇128(4X8X4 = 128)個(gè)WL中的ー個(gè)。在圖2中，預(yù)解碼器是成對組織的，諸如預(yù)解碼器24和預(yù)解碼器26，其中每個(gè)預(yù)解碼器選擇4個(gè)WL驅(qū)動(dòng)器。例如，預(yù)解碼器26選擇針對WL 4-7的WL驅(qū)動(dòng)器，而預(yù)解碼器24選擇針對WL 0-3的WL驅(qū)動(dòng)器。圖3B中詳細(xì)示出了這些解碼器中的ー個(gè)。每個(gè)解碼器接收ー個(gè)已解碼的高范圍地址信號和ー個(gè)已解碼的中范圍地址信號。所述ー對解碼器24和26接收addrh〈0>和addrm〈l: 0>，將已解碼的高范圍地址信號和中范圍地址信號的每個(gè)組合施加到其中ー個(gè)預(yù)解碼器，因此對于該實(shí)施例，存在被組織成16對的32個(gè)預(yù)解碼器。已解碼的低范圍地址位各自選擇ー個(gè)電路30。因此，存在4個(gè)電路30，其在圖3A中詳細(xì)示出。電路30接收WL使能信號(wIen)和子陣列選擇信號。(在一個(gè)實(shí)施例中，存儲器被分為多個(gè)存儲體(bank)，并且每個(gè)存儲體具有多個(gè)子陣列。)每個(gè)電路30提供兩個(gè)輸出，wlegrp和vccwlgrpen。將這些輸出中的姆ー個(gè)通過線路31提供給姆個(gè)WL驅(qū)動(dòng)器。來自電路30的姆個(gè)vccwlgrpen信號喚醒32個(gè)WL驅(qū)動(dòng)器,并且結(jié)合圖3C將看到，姆個(gè)vccwlgrpen信號為驅(qū)動(dòng)信號提供正電勢。如較早提到的，已解碼的高范圍地址和中范圍地址選擇4個(gè)WL驅(qū)動(dòng)器。最終，wlegrp信號選擇這4個(gè)WL驅(qū)動(dòng)器中的一個(gè)驅(qū)動(dòng)器，其中該驅(qū)動(dòng)器位于被喚醒的32個(gè)驅(qū)動(dòng)器中。因此，僅單個(gè)字線驅(qū)動(dòng)器實(shí)際上為任意給定的ー組地址提供了 WL信號。通過僅喚醒128個(gè)驅(qū)動(dòng)器中的32個(gè)，可以節(jié)省大量功率?，F(xiàn)在參照圖3A，電路在線路54上從片上電荷泵接收比Vcc更高的正的電勢(VccWL)，其中該片上電荷泵根據(jù)Ncc進(jìn)行操作。而且，該電路在線路53上從片上負(fù)電荷泵接收負(fù)電勢。基于已解碼的低范圍地址信號，毎次僅選擇四個(gè)電路(諸如圖3A所示的)中的一個(gè)。這可以通過將wlen信號與predeclo〈3:0>進(jìn)行與非操作(NAND)以在線路61上提供wle_b信號來實(shí)現(xiàn)。Vcc耦合到晶體管38和40的柵極，并且如將要討論的，這些晶體管提供針對線路54上的較高電壓的保護(hù)。反相器41，42和43耦合在Vcc和地之間，與非門52接收Vcc電勢并且耦合到線路53 (負(fù)電勢VssWL)。線路54通過P溝道晶體管32和33耦合到輸出線路60 (Vccwlgrp)。當(dāng)節(jié)點(diǎn)37上的電勢為低吋，這些晶體管導(dǎo)通。在包括P溝道晶體管34和35的類似鎖存器的電路中，P溝道晶體管35的柵極也連接到節(jié)點(diǎn)37，因此晶體管35在晶體管32和33導(dǎo)通時(shí)導(dǎo)通，在線路60的輸出處于其睡眠狀態(tài)(近似等于Vcc)時(shí)關(guān)斷。假定在圖3A的電路中wle-bar為低，亦即，該電路被ー個(gè)已解碼的低范圍地址信號選定。(WLe在下文描述的整個(gè)過程期間都為高。)反相器43的輸出將為高，因此晶體管36關(guān)斷并且反相器41和42的輸出都將為低。在這些條件下，晶體管46將不導(dǎo)通，并且由于晶體管40導(dǎo)通，節(jié)點(diǎn)37將保持為低。在節(jié)點(diǎn)37為低的情況下，晶體管32和33導(dǎo)通，并且線路60上升到VccWL。此外，晶體管34導(dǎo)通，從而使得晶體管35關(guān)斷。晶體管39用作ニ極管，這是因?yàn)槠渎O和柵極處于同一電勢(Vcc)。該晶體管防止線路60下降到比Vcc低出多于ー個(gè)閾值電壓的電勢。當(dāng)圖3A的電路被選定并且輸出線路上升到VccWL吋，晶體管39不導(dǎo)通，這是因?yàn)槠湓礃O處于比其柵極和漏極更高的電勢。當(dāng)wle-bar信號處于其高狀態(tài)時(shí)，亦即圖3A的電路被取消選定時(shí)，反相器43的輸出為低，并且這使得晶體管36導(dǎo)通。門41的輸出為高，因此節(jié)點(diǎn)37為高。這防止晶體管32和33以及晶體管34導(dǎo)通。另ー方面，晶體管35導(dǎo)通，晶體管46也導(dǎo)通。晶體管38和40分別為晶體管46和反相器41提供保護(hù)，使其免受較高電壓VccWL。當(dāng)圖3A的電路被選定吋，晶體管46關(guān)斷，并且如果沒有晶體管38，則較高電勢VccWL將出現(xiàn)在晶體管46的漏極上。此時(shí)，晶體管38導(dǎo)通，這是因?yàn)槠鋿艠O耦合到Vcc。其提供了閾值電壓降，使得晶體管46不會遭受VccWL電勢。類似地，當(dāng)圖3A的電路未被選定吋，如果沒有晶體管40，則反相器41的輸出將暴露給較高電勢VccWL。因此，晶體管40上的閾值電壓降會降低反相器41的壓力。圖3A的下部提供以VssWL為基準(zhǔn)的wlegrp信號。線路60上的wle信號向與非門52提供ー個(gè)輸入。該門的另ー輸入來自P溝道晶體管46和η溝道晶體管51之間的節(jié)點(diǎn)。門52的輸出控制晶體管55和58。晶體管57和58之間的節(jié)點(diǎn)提供wlegrp信號。如果圖3A的電路被選定，則線路61上的電勢(wle_b)為低，從而使得晶體管50和57導(dǎo)通，并且關(guān)斷晶體管51。這使得晶體管50和51之間的結(jié)電壓(junction)上升，因此滿足門52的條件。門52的輸出將為低，從而關(guān)斷晶體管58。然后，線路56被晶體管57拉到Vcc。當(dāng)圖3A的電路被取消選定吋，wle_b為高，因此晶體管50和57關(guān)斷，并且晶體管51導(dǎo)通。門52的條件不滿足，其輸出為高，從而接通晶體管55和58。這使得線路56達(dá)到VssWL。圖3B的解碼器圖3B的解碼器接收ー個(gè)已解碼的中范圍信號和ー個(gè)已解碼的高范圍信號。如果這兩個(gè)信號都為高，則滿足與非門65的條件，并且門65的輸出在電勢上下降。這使得晶體管66導(dǎo)通，從而使得線路66在電勢上上升到Vcc。而且，晶體管69導(dǎo)通，從而使得晶體管68仍然關(guān)斷。如果不滿足門65的條件，則晶體管66關(guān)斷，并且晶體管67導(dǎo)通，從而使得晶體管68將線路70耦合到VssWL。此時(shí)晶體管69關(guān)斷。因此，線路70上的解碼信號具有導(dǎo)通電勢Vcc以及關(guān)斷電勢VssWL。如之前提到的，針對每四個(gè)字線驅(qū)動(dòng)器，存在一個(gè)解碼器，因此線路70連接到四個(gè)字線驅(qū)動(dòng)器。圖3C的字線驅(qū)動(dòng)器圖3C的WL驅(qū)動(dòng)器如果被選定，則在線路70和線路56上接收大小為Vcc的信號。這唯一地選定了ー個(gè)WL驅(qū)動(dòng)器。此外，圖3C的電路以及其它31個(gè)WL驅(qū)動(dòng)器在線路60上接收將其喚醒的電勢。在滿足門71的條件的情況下，其輸出為低并且晶體管73導(dǎo)通，從而使得字線上升到vccwlgrp。晶體管74被迫關(guān)斷，并且η溝道晶體管81也關(guān)斷。如果不滿足門71的條件，則晶體管81導(dǎo)通，并且晶體管73的柵極處于高電勢，從而將線路80從Vccwlgrp斷開。晶體管74導(dǎo)通，從而加強(qiáng)了晶體管73的關(guān)斷狀態(tài)。注意，WL 80或者在該WL被選定時(shí)處于vccwlgrp (VccffL)，或者在圖3C的WL驅(qū)動(dòng)器被取消選定時(shí)處于VssWL(負(fù)電勢)。再一次地，如圖3A的電路的情況，與非門71和晶體管81將遭受較高電勢，一個(gè)是在WL驅(qū)動(dòng)器被選定吋，而另ー個(gè)是在字線驅(qū)動(dòng)器被取消選定吋，然而，晶體管72和75防止了這種情況的發(fā)生，正如結(jié)合圖3A所描述的。圖4的時(shí)序圖圖4中的最上面的波形是存儲器時(shí)鐘，根據(jù)該存儲器時(shí)鐘觸發(fā)所有其它時(shí)序信號。虛線90表示地址信號被施加到地址解碼器15 (圖2)并且被解碼。之后不久，wlen線路(圖3A)被選定。然后，將組信號(Vccwlgrp)施加到32個(gè)WL，所述32個(gè)WL與選定圖3A的電路的ー個(gè)已解碼的低范圍地址位相關(guān)聯(lián)。將該電勢施加到圖3C的線路60。注意，在此之前，由圖3A的晶體管39將該線路保持在低于Vcc的電壓閾值。在箭頭91所指示的wlen上升之后，針對所選定的WL的WL驅(qū)動(dòng)器信號從VssWL上升到VccWL。在發(fā)生感測(sensing)之后,wlen電勢下降,從而使得vccwlgrp信號下降到Vcc ；而對于WL來說，則在電勢上下降到VssWL，如箭頭92所示。因此，已經(jīng)描述了 WL選擇架構(gòu)，該架構(gòu)使用與非邏輯并且提供具有比Vcc更高的高電勢以及相對于Vss為負(fù)的更低電勢的WL驅(qū)動(dòng)器信號。權(quán)利要求1.ー種DRAM，包括 多個(gè)字線驅(qū)動(dòng)器； 多個(gè)解碼器，每個(gè)解碼器用于從由所述多個(gè)字線驅(qū)動(dòng)器構(gòu)成的多組字線驅(qū)動(dòng)器中選定ー組字線驅(qū)動(dòng)器，所述多個(gè)解碼器接收存儲器地址的第一范圍和第二范圍內(nèi)的已解碼的地址信號；以及 多個(gè)選擇電路，用于接收存儲器地址的不同的第三范圍內(nèi)的已解碼的地址信號，每個(gè)選擇電路提供多個(gè)第一選擇信號，每個(gè)第一選擇信號耦合到所述多組字線驅(qū)動(dòng)器中的字線驅(qū)動(dòng)器，使得對于地址的所述第一范圍、所述第二范圍和所述第三范圍內(nèi)的每個(gè)唯一的已解碼的地址，選定單個(gè)字線驅(qū)動(dòng)器。
2.如權(quán)利要求I所述的DRAM，其中，所述解碼器使用與非邏輯。
3.如權(quán)利要求I所述的DRAM，其中，所述字線驅(qū)動(dòng)器使用與非邏輯來選定所述單個(gè)字線驅(qū)動(dòng)器。
4.如權(quán)利要求I所述的DRAM，其中，所述DRAM根據(jù)相對于地(Vss)的單個(gè)正電源Vcc進(jìn)行操作，并且其中，未被選定的字線驅(qū)動(dòng)器提供相對于Vss為負(fù)的輸出信號。
5.如權(quán)利要求4所述的DRAM，其中，所選定的字線驅(qū)動(dòng)器提供比Vcc更高的正的輸出信號。
6.如權(quán)利要求I所述的DRAM，其中，所述選擇電路針對地址信號的所述第三范圍內(nèi)的每個(gè)已解碼的地址信號提供第二選擇信號，所述第二選擇信號用于向包括所選定的字線驅(qū)動(dòng)器的多個(gè)字線驅(qū)動(dòng)器提供比Vcc高的正電勢。
7.如權(quán)利要求5所述的DRAM，其中，所述選擇電路包括第一晶體管，所述第一晶體管用于使第二晶體管免于暴露給較高的正電勢。
8.如權(quán)利要求5所述的DRAM，其中，所述字線驅(qū)動(dòng)器包括用于使第二晶體管免于暴露給較高的正電勢的晶體管。
9.ー種DRAM，包括 多個(gè)字線驅(qū)動(dòng)器； 多個(gè)解碼器，每個(gè)解碼器使用第一與非邏輯器件來提供選定所述多個(gè)字線驅(qū)動(dòng)器中的一組字線驅(qū)動(dòng)器的第一選擇信號，每個(gè)與非邏輯器件接收從存儲器地址的第一范圍導(dǎo)出的第一已解碼的地址信號和從存儲器地址的第二范圍導(dǎo)出的第二已解碼的地址信號，所述第ニ范圍不同于所述第一范圍；以及 每個(gè)字線驅(qū)動(dòng)器包括第二與非邏輯器件，使得只有單個(gè)字線驅(qū)動(dòng)器被選定，所述第二與非邏輯器件接收ー個(gè)第一選擇信號和從存儲器地址的第三范圍內(nèi)的已解碼的地址信號導(dǎo)出的第二信號，所述第三范圍不同于所述第一范圍和所述第二范圍。
10.如權(quán)利要求9所述的DRAM，其中，所述DRAM根據(jù)相對于地(Vss)的單個(gè)正電勢Vcc進(jìn)行操作，并且其中，所選定的字線驅(qū)動(dòng)器提供比Vcc更高的正的輸出信號。
11.如權(quán)利要求10所述的DRAM，其中，未被選定的字線驅(qū)動(dòng)器提供相對于Vss的負(fù)信號。
12.如權(quán)利要求11所述的DRAM，其中，每個(gè)字線驅(qū)動(dòng)器包括作為保護(hù)器件進(jìn)行操作的晶體管，用以防止將比Vcc更高的正的電勢施加到其它晶體管。
13.如權(quán)利要求9所述的DRAM，包括用于選擇性地向所述多個(gè)字線驅(qū)動(dòng)器中的所選定的字線驅(qū)動(dòng)器提供比Vcc更高的正的電勢的電路，其中所選定的數(shù)目比字線驅(qū)動(dòng)器的總數(shù)小。
14.一種用于根據(jù)所施加的相對于地(Vss)的正電勢Vcc來操作DRAM的方法，包括 邏輯地組合已解碼的高范圍地址信號和中范圍地址信號，以提供以負(fù)電勢為基準(zhǔn)的第ー選擇信號； 用所述第一選擇信號選定ー組字線驅(qū)動(dòng)器； 基于已解碼的低范圍地址信號產(chǎn)生第二選擇信號；以及 從所述一組字線驅(qū)動(dòng)器中選定ー個(gè)字線驅(qū)動(dòng)器。
15.如權(quán)利要求14所述的方法，包括提供來自所選定的字線驅(qū)動(dòng)器的字線驅(qū)動(dòng)器信號，其從所述負(fù)電勢上升到比Vcc更高的正的電勢。
16.如權(quán)利要求14所述的方法，其中，邏輯地組合的步驟使用與非邏輯。
17.如權(quán)利要求14所述的方法，包括使用與非邏輯來選定所述ー個(gè)字線驅(qū)動(dòng)器。
18.如權(quán)利要求14所述的方法，包括產(chǎn)生第三選擇信號，所述第三選擇信號將更高的正的電勢耦合到多個(gè)字線驅(qū)動(dòng)器，所述多個(gè)字線驅(qū)動(dòng)器中的ー個(gè)包括所選定的ー個(gè)字線驅(qū)動(dòng)器。
19.如權(quán)利要求14所述的方法，包括在所述DRAM中產(chǎn)生更高的正的電勢。
20.如權(quán)利要求19所述的方法，包括在所述DRAM中產(chǎn)生所述負(fù)電勢。
專利摘要公開了在DRAM中選擇字線驅(qū)動(dòng)器的與非架構(gòu)。使用低、中和高范圍中的獨(dú)立解碼的地址來選定最終的字線驅(qū)動(dòng)器。對于被取消選定的字線而言，字線驅(qū)動(dòng)器的輸出處于相對于地的負(fù)電勢，而對于選定的字線而言，字線驅(qū)動(dòng)器的輸出處于比電源電勢更正的正電勢。
文檔編號G11C11/4063GK202454284SQ201120540899
公開日2012年9月26日 申請日期2011年12月21日 優(yōu)先權(quán)日2010年12月22日
發(fā)明者B·薩利尼瓦森, D·索馬謝卡爾, F·哈姆扎奧盧, S·高希 申請人:英特爾公司