專利名稱：Nor 邏輯字線選擇的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)領(lǐng)域并且特別涉及這些存儲(chǔ)器中的字線驅(qū)動(dòng)器。
背景技術(shù)：
已經(jīng)認(rèn)識(shí)到在活動(dòng)的DRAM循環(huán)期間的升壓電位能夠增強(qiáng)讀取和寫入多年了。見US 專利 4247917 ；4087704 ；以及 4584672。DRAM中由于各種原因而電平移動(dòng)イ目號(hào)也是已知的。電平移動(dòng)的范例不于US專利4460257 中。
圖IA是DRAM中的單個(gè)單元的示意圖；圖IB是用于字線驅(qū)動(dòng)器信號(hào)的波形，如所看到的，此信號(hào)上升到Vcc以上并下降到Vss以下；圖2是示例字線驅(qū)動(dòng)器的分組和用于選擇字線驅(qū)動(dòng)器的解碼器的圖示；圖3A是扇區(qū)電平選擇電路的電示意圖；圖3B是用于采用較低范圍的解碼地址信號(hào)的選擇電路之ー的電示意圖；圖3C是用于圖3B中所示的電平移動(dòng)器的電示意圖；圖4A是用于預(yù)解碼電路和兩個(gè)關(guān)聯(lián)的電平移動(dòng)器的電不意圖；圖4B是字線驅(qū)動(dòng)器的電示意圖；圖5是用于描述圖3A-4B的電路的操作的時(shí)序圖。
具體實(shí)施方式
公開了用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的字線(WL)驅(qū)動(dòng)器和WL選擇電路。在以下描述中，提出了諸如字線和字線驅(qū)動(dòng)器的具體數(shù)目的許多具體細(xì)節(jié)，以提供對(duì)本實(shí)用新型的全面的理解?？梢詻]有這些具體細(xì)節(jié)來實(shí)施本實(shí)用新型對(duì)本領(lǐng)域技術(shù)人員來說是明顯的。在其它實(shí)例中，不詳細(xì)描述公知的電路以避免不必要地使本實(shí)用新型模糊。使用互補(bǔ)金屬氧化物(CMOS)技術(shù)作為使用已知處理技術(shù)的單個(gè)集成電路來制造以下描述的DRAM。字線驅(qū)動(dòng)器信號(hào)一個(gè)實(shí)施例中描述的DRAM根據(jù)相對(duì)于地(Vss)的單個(gè)電位Vcc (例如I伏)操作。如將看到的，WL上的驅(qū)動(dòng)信號(hào)從比Vcc高的正電位(例如I. 5伏)延伸至相對(duì)于Vss的負(fù)電位(例如O. 25伏)。存在用于生成較高正電位和較低負(fù)電位的片上電荷泵電路。從而，僅單個(gè)電位施加于存儲(chǔ)器，并且其上制造電路的基底保持在Vss。參照?qǐng)D1A，示出了具有電容器14的單個(gè)DRAM単元，該電容器14的ー個(gè)端子耦合到地，且另ー個(gè)端子耦合到η溝道晶體管10。晶體管10選擇性地將電容器14耦合到位線12。WL信號(hào)的波形示于圖IB中。其從相對(duì)于Vss的負(fù)電位(VssWL)至比Vcc高的正電位(VccffL)延伸。VssWL減小通過晶體管10的泄漏并且因此增大電容器14上的電荷的保持時(shí)間(retention time)。更大的VccWL電位確保晶體管10兩端沒有閾值下降,并且從而在寫入期間，電容器14能夠被充電至滿Vcc電位。沒有保護(hù)電路，則以CMOS電路中使用的普通晶體管切換和傳輸較高的正電壓會(huì)増大泄漏以及故障率。如所看到的，較高電壓保護(hù)包括在以下描述的電路中。圖2的結(jié)構(gòu)在描述的實(shí)施例中，存在128根WL，其中WL驅(qū)動(dòng)器以四個(gè)驅(qū)動(dòng)器的組組織，如圖2中所示。例如組20提供用于WL 124-127的驅(qū)動(dòng)器信號(hào)。每個(gè)驅(qū)動(dòng)器的輸出提供圖IB中所示的波形。在圖2的結(jié)構(gòu)中，由施加至存儲(chǔ)器的七個(gè)地址位選擇WL。這七個(gè)地址位分成兩個(gè) 較高范圍地址位、三個(gè)中間范圍地址位、以及兩個(gè)低范圍地址位。圖2中，這些未解碼的地址位示為耦合到三個(gè)解碼器15。解碼后，兩個(gè)高范圍地址位的補(bǔ)碼(complement)產(chǎn)生框22中所示的如addrhb〈3:0>的四個(gè)解碼的地址位；解碼后，中間范圍地址位的補(bǔ)碼在框22中示為addrmb〈7:0>,并且最后,解碼的較低范圍地址位在框22中示為predeclo〈3:0>。從而，總而言之，存在四個(gè)解碼的較高范圍地址信號(hào)，八個(gè)中間范圍解碼的地址信號(hào)以及四個(gè)較低水平的解碼的地址信號(hào)。這些信號(hào)容許選擇128根WL(4X8X4 = 128)之一。圖2示例存儲(chǔ)器的子陣列中的WL。整個(gè)DRAM具有形成內(nèi)存庫的多個(gè)子陣列和多個(gè)內(nèi)存庫(bank)。存在對(duì)圖2的結(jié)構(gòu)發(fā)生的第一選擇電平，其中電路24(圖3A中詳細(xì)示出)激活(喚醒)四個(gè)選擇電路29 (圖3B中詳細(xì)示出)。此外，電路24的輸出部分地喚醒諸如預(yù)解碼器26和28的預(yù)解碼器和WL驅(qū)動(dòng)器。電路24減小正電荷泵上的負(fù)載，因?yàn)橐淮蝺H激活存儲(chǔ)器的一部分。特別是，電路24激活預(yù)解碼器、選擇電路以及與用于電路24的子陣列信號(hào)關(guān)聯(lián)的WL驅(qū)動(dòng)器。如將看到的，當(dāng)討論圖3A吋，電路24接收子陣列選擇信號(hào)、WL致能信號(hào)、以及比Vcc更大的電位(VccWL)。諸如解碼器26和28的每個(gè)預(yù)解碼器接收高和中范圍地址的解碼的地址位的補(bǔ)碼之一。對(duì)于示例的實(shí)施例，存在這些解碼的地址位的32種組合，并且從而存在32個(gè)預(yù)解碼器，每ー個(gè)預(yù)解碼器選擇四個(gè)WL驅(qū)動(dòng)器的組。例如，預(yù)解碼器26選擇用于WL 0-3的WL驅(qū)動(dòng)器，且預(yù)解碼器28預(yù)選擇用于WL 4-7的WL驅(qū)動(dòng)器。解碼器24接收解碼的地址信號(hào)addrhb〈0>和addrmb〈0>并且預(yù)解碼器28接收解碼的地址信號(hào)addrhb〈0>和addrmb〈l>。通過線30上的信號(hào)進(jìn)行從由ー個(gè)預(yù)解碼器選擇的組選擇單個(gè)WL驅(qū)動(dòng)器。每個(gè)電路29提供耦合到每個(gè)WL驅(qū)動(dòng)器的三個(gè)選擇信號(hào)。如結(jié)合圖3B更詳細(xì)地看到的，這些信號(hào)中的兩個(gè)基于解碼的較低地址位，并且從由ー個(gè)預(yù)解碼器選擇的WL驅(qū)動(dòng)器的組選擇單一一個(gè)WL驅(qū)動(dòng)器。來自電路29的另一信號(hào)(vccwlgrp)激活或喚醒32個(gè)WL驅(qū)動(dòng)器，32個(gè)WL驅(qū)動(dòng)器之一提供WL驅(qū)動(dòng)信號(hào)。圖3A的選擇電路圖3A的電路接收線32上的VccWL電位并選擇性地在線50上提供此信號(hào)作為其輸出(secvccwl)。當(dāng)WL致能信號(hào)和子陣列選擇信號(hào)均為高吋，NAND門47的輸出為低。節(jié)點(diǎn)48通過晶體管46耦合到NAND門47的輸出端，晶體管46總是開通的，因?yàn)槠鋿艠O耦合到Vcc。P溝道晶體管34和36的柵極耦合到節(jié)點(diǎn)48，并且從而這些晶體管在NAND門47的輸出為低時(shí)均開通。此外，當(dāng)節(jié)點(diǎn)48為低吋，P溝道晶體管38導(dǎo)通。此晶體管的漏極連接至P溝道晶體管44的柵極并且因此當(dāng)NAND門47的輸出為低吋，晶體管44不導(dǎo)通。此時(shí)，η溝道晶體管42不導(dǎo)通。應(yīng)當(dāng)注意，當(dāng)選擇圖3Α的電路時(shí),secvccwl信號(hào)被拖拉至VccWL,并且如將看到的，線50上的電位由預(yù)解碼器以及選擇電路29使用。當(dāng)不選擇子陣列或當(dāng)不選擇wel吋，NAND門47的輸出為高，且節(jié)點(diǎn)48也為高。當(dāng)這發(fā)生吋，晶體管34和36關(guān)閉，如晶體管38那樣。現(xiàn)在，晶體管42導(dǎo)通，并且因?yàn)榫w管40總開通，所以晶體管44的柵極下降至地。通過晶體管44和46的路徑使線50上的電位下降至VccWL以下。這里，晶體管44將晶體管34的漏極和柵極連接到一起，有效地提供降低secvccwl信號(hào)的ニ極管。晶體管40和46分別對(duì)晶體管42和門47提供防止較高電壓VccWL的保護(hù)。當(dāng)選擇圖3A的電路吋，晶體管42關(guān)閉，并且要不是晶體管40的話，VccWL的較高電位將在晶體管的漏極上。此時(shí)，晶體管40開通，因?yàn)槠鋿艠O耦合到Vcc。其提供閾值電壓下降，使得晶 體管42不受到VccWL電位的影響。類似地，當(dāng)取消對(duì)圖3A的電路的選擇時(shí)，要不是晶體管46的話，門47的輸出將暴露于VccWL的較高電位。晶體管46兩端的閾值電壓下降因此減小了門47上的壓カ(stress)。圖3B的選擇電路存在用于圖2的結(jié)構(gòu)中的諸如圖3B中所示的電路的四個(gè)電路。每ー個(gè)接收解碼的較低范圍地址位之一并在線70、72和75上提供三個(gè)輸出。當(dāng)選擇電路時(shí)，線75上的輸出為較高電位VccWL。具體地，當(dāng)選擇電路時(shí)，來自線50的secvccwl通過P溝道晶體管52耦合到輸出線75。當(dāng)取消選擇電路時(shí)，P溝道晶體管53導(dǎo)通，將線75鉗制于Vcc。晶體管52,57和61的類似鎖存器的布置使得在晶體管52和57導(dǎo)通吋，晶體管61關(guān)閉，并且類似地，當(dāng)晶體管52和57關(guān)閉吋，晶體管61導(dǎo)通。晶體管61的導(dǎo)通使晶體管52的柵極和源極短路，因此晶體管52關(guān)閉。η溝道晶體管55和58將它們的柵極耦合到Vcc并且以結(jié)合圖3Α討論的相同方式分別對(duì)晶體管56和NAND門62提供保護(hù)。再次，如先前討論的，沒有晶體管55和58時(shí),這些器件將暴露于較高電位。通過WL致能信號(hào)和子陣列選擇信號(hào)來選擇圖3Β的電路，WL致能信號(hào)和子陣列選擇信號(hào)均耦合到NAND門62和63。存在用于圖2的結(jié)構(gòu)的四個(gè)圖3Β的電路，每個(gè)電路接收四個(gè)解碼的較低范圍地址信號(hào)之一。當(dāng)門62的條件得到滿足時(shí)，其輸出為低，且節(jié)點(diǎn)60為低。當(dāng)晶體管52和57導(dǎo)通時(shí)為這種情況，在線75上提供高輸出信號(hào)。此時(shí)，節(jié)點(diǎn)54為低，并且因此晶體管61關(guān)閉。這里，晶體管53關(guān)閉，因?yàn)槠渎O和柵極處于比Vcc高的電位，并且其源極常處于Vcc。當(dāng)取消選擇圖3B的電路吋，門62的條件得不到滿足，并且此柵極的輸出為高，因此晶體管56導(dǎo)通，且晶體管57關(guān)閉。這容許晶體管53將線75維持在Vcc。節(jié)點(diǎn)54通過晶體管55和56牽引至地電位，并且晶體管61導(dǎo)通。節(jié)點(diǎn)60為高，關(guān)閉晶體管52。圖3B的電路的較低部分提供兩個(gè)輸出信號(hào)，該信號(hào)邏輯上是相同的。當(dāng)被選擇吋，該兩個(gè)信號(hào)耦合到Vcc。當(dāng)被取消選擇時(shí)，線70耦合到Vss，而由于電平移動(dòng)器66，線72耦合到VssWL(線34)。滿足門63所需的條件與針對(duì)門62的那些相同。門63的輸出首先通過反相器64耦合，并且然后耦合到反相器65和66的輸入端。線70的輸出簡(jiǎn)單地通過反相器65反相，而線72上的信號(hào)利用圖3C的電平移動(dòng)器移動(dòng)。線70和72上的信號(hào)通過圖2的線30耦合到諸如圖3B的WL驅(qū)動(dòng)器的WL驅(qū)動(dòng)器。用于圖3B的四個(gè)電路中的每一個(gè)的線75上的信號(hào)耦合到32個(gè)WL驅(qū)動(dòng)器。圖3C的電平移動(dòng)器圖3C中詳細(xì)示出了圖3B的反相電平移動(dòng)器66。再次，示出了提供線70上的信號(hào)的NAND門63和反相器64和65。反相器64的輸出端耦合到晶體管80和82的柵極。晶體管81耦合在這些晶體管之間，其柵極通過晶體管88耦合到線72。晶體管88的柵極耦合到Vcc0包括晶體管83和84以及晶體管85和86的一對(duì)反相器耦合在Vcc和負(fù)電位VssWL之間。當(dāng)選擇圖3C的電路吋，門63的條件得到滿足，并且線72上的信號(hào)將為低，反相器64的輸出為高，并且結(jié)果，晶體管80關(guān)閉，而晶體管82導(dǎo)通。因?yàn)榫w管81導(dǎo)通，所以晶體管84和85的柵極被拉低，且節(jié)點(diǎn)89的電位升高。這關(guān)閉晶體管83，并使得晶體管86導(dǎo) 通。線72通過晶體管88和86被拉至VssWL。需要注意，圖3C的電路是兩級(jí)連接器。線72通過晶體管81和82拉至接近地。然后通過晶體管85和86將其拉至更低。這減小VssWL電荷泵上的負(fù)載。當(dāng)取消選擇圖3C的電路吋，晶體管80和82的柵極將為低，并且晶體管80將導(dǎo)通，將輸出線72拉至Vcc。晶體管85也將導(dǎo)通，并且從而節(jié)點(diǎn)89將為低，并且晶體管86關(guān)閉，防止輸出線被拉低。圖4A的預(yù)解碼器對(duì)用于圖2的結(jié)構(gòu)的每四個(gè)WL存在ー個(gè)圖4A的預(yù)解碼器。每個(gè)預(yù)解碼器接收來自高范圍的解碼的地址位的補(bǔ)碼(addrhb)和來自中范圍的解碼的信號(hào)的補(bǔ)碼(addrmb)。當(dāng)兩個(gè)輸入均為低吋，NOR門90的條件得到滿足，于是在節(jié)點(diǎn)98處存在正信號(hào)。對(duì)于此條件，選擇圖4A的電路。對(duì)于至柵極90的所有其它輸入，節(jié)點(diǎn)98為低，且取消選擇電路。存在圖4A中所示的兩個(gè)電平移動(dòng)器，ー個(gè)提供線91上的decpb信號(hào)，而另ー個(gè)提供線92上的decnb信號(hào)。當(dāng)取消選擇圖4A的電路時(shí),線91上的信號(hào)上升至secvccwl (線50)。此時(shí)，decnb信號(hào)處于Vcc。當(dāng)選擇電路時(shí),線91上的信號(hào)處于Vss,并且相反,線92上的信號(hào)處于VssWL。當(dāng)選擇圖4A的電路時(shí)，節(jié)點(diǎn)98為高，并且從而晶體管93和95停止導(dǎo)通，而晶體管96導(dǎo)通。這使得線91接地。在此條件下，晶體管100導(dǎo)通，加強(qiáng)晶體管93的關(guān)閉狀態(tài)。在較低移動(dòng)寄存器中，線98上的高信號(hào)導(dǎo)致晶體管106不導(dǎo)通，而晶體管104導(dǎo)通，將線92拉至VssWL。晶體管103也停止導(dǎo)通，加強(qiáng)晶體管104的開通狀態(tài)。當(dāng)節(jié)點(diǎn)98為低時(shí)，晶體管93和95導(dǎo)通。這使得線91達(dá)到線50上的電位(取消選擇)。晶體管96和100不導(dǎo)通。在較低電平移動(dòng)器中，當(dāng)取消選擇電路時(shí)，節(jié)點(diǎn)108為低，從而晶體管104關(guān)閉。另ー方面，晶體管106導(dǎo)通，將線92抬高至Vcc。線92上的此電位使得晶體管103導(dǎo)通，加強(qiáng)晶體管104的關(guān)閉狀態(tài)。如較早電路中的情況，晶體管94提供對(duì)門90的保護(hù)并防止其暴露于較高正電位。晶體管102防止負(fù)電位到達(dá)節(jié)點(diǎn)98。這保護(hù)晶體管94和門90中的η溝道晶體管。類似地，晶體管101保護(hù)晶體管100的漏極-源極區(qū)免受負(fù)電位。圖4Β的字線驅(qū)動(dòng)器字線驅(qū)動(dòng)器(N0R邏輯器件)包括串聯(lián)P溝道晶體管110和112，當(dāng)導(dǎo)通吋，ρ溝道晶體管Iio和112在線75和WL之間提供路徑，并且由此使得WL達(dá)到VccWL。通過晶體管115和116的并聯(lián)路徑使得WL達(dá)至Ij VssffL0當(dāng)選擇WL時(shí)，decpb (線91)、wlegrppb (線70)、decnb (線92)、以及wlegrpnb (線72)在它們的低狀態(tài)Vss或VssWL。在這些條件下，使得WL達(dá)到線75的VccWl，選擇耦合到WL的那些單元。此時(shí)，晶體管115和116不導(dǎo)通。另ー方面，當(dāng)取消選擇電路時(shí)，晶體管110和112不導(dǎo)通，并且晶體管115和116導(dǎo)通，使得WL達(dá)到VssWL。WL以及晶體管110、112、115以及116的源極、漏極和柵極的調(diào)價(jià)在以下表
中列出。
權(quán)利要求1.ー種DRAM，其特征在于，包括 多個(gè)字線驅(qū)動(dòng)器； 多個(gè)解碼器，均用于從多個(gè)字線驅(qū)動(dòng)器的組選擇所述字線驅(qū)動(dòng)器的組，所述第一解碼器接收第一和第二范圍的存儲(chǔ)器地址中的解碼的地址信號(hào)，并提供第一和第二選擇信號(hào)；以及 多個(gè)第一選擇電路，用于接收第三不同范圍的存儲(chǔ)器地址中的解碼的地址信號(hào)，所述選擇電路均提供耦合到字線驅(qū)動(dòng)器的所述組的所述字線驅(qū)動(dòng)器的多個(gè)第三和第四選擇信號(hào)，使得對(duì)所述第一、第二和第三范圍的地址中的每個(gè)唯一解碼的地址選擇單個(gè)字線驅(qū)動(dòng)器。
2.如權(quán)利要求I所述的DRAM，其特征在于，其中，所述解碼器采用NOR邏輯，并且其中，當(dāng)選擇字線驅(qū)動(dòng)器的組時(shí)，所述第一和第二選擇信號(hào)處于低狀態(tài)。
3.如權(quán)利要求I所述的DRAM，其特征在于，其中，所述第三和第四選擇信號(hào)處于低狀態(tài)，以選擇所述單個(gè)字線驅(qū)動(dòng)器。
4.如權(quán)利要求I所述的DRAM，其特征在于，其中，所述字線驅(qū)動(dòng)器采用NOR邏輯，用于所述單個(gè)字線驅(qū)動(dòng)器的選擇。
5.如權(quán)利要求I所述的DRAM，其特征在于，其中，在所述第一和第二范圍中的所述解碼的地址信號(hào)是互補(bǔ)信號(hào)。
6.如權(quán)利要求I所述的DRAM，其特征在于，其中，所述DRAM根據(jù)相對(duì)于地(Vss)的單個(gè)正電源Vcc操作，并且其中，取消選擇的字線驅(qū)動(dòng)器提供相對(duì)于Vss的負(fù)輸出信號(hào)。
7.如權(quán)利要求6所述的DRAM，其特征在于，其中，所選擇的字線驅(qū)動(dòng)器提供比Vcc更大的輸出信號(hào)。
8.如權(quán)利要求7所述的DRAM，其特征在于，其中，所述多個(gè)解碼器、字線驅(qū)動(dòng)器、和選擇電路形成存儲(chǔ)器中的扇區(qū)，并且包括用于提供扇區(qū)選擇信號(hào)給所述第一選擇電路的第二選擇電路。
9.如權(quán)利要求8所述的DRAM，其特征在于，其中，所述扇區(qū)選擇信號(hào)也耦合到所述解碼器。
10.如權(quán)利要求9所述的DRAM，其特征在于，其中，當(dāng)活動(dòng)時(shí)，所述扇區(qū)選擇信號(hào)比Vcc更大。
11.如權(quán)利要求10所述的DRAM，其特征在于，其中，所述第一選擇電路提供用于所述第三范圍的地址信號(hào)中的每個(gè)所述解碼的地址信號(hào)的第五選擇信號(hào)，所述第五選擇信號(hào)比Vcc更大，所述第五選擇信號(hào)提供給多個(gè)字線驅(qū)動(dòng)器，包括所述單個(gè)字線驅(qū)動(dòng)器。
12.如權(quán)利要求7所述的DRAM，其特征在于，其中，所述第一選擇電路包括第一晶體管，用于保護(hù)第二晶體管以免暴露于比Vcc更大的電位。
13.如權(quán)利要求7所述的DRAM，其特征在于，其中，所述字線驅(qū)動(dòng)器包括第一晶體管，用于保護(hù)第二晶體管以免暴露于比Vcc更大的電位。
14.ー種DRAM，其特征在于，包括 多個(gè)字線驅(qū)動(dòng)器； 多個(gè)解碼器，均使用NOR邏輯器件來提供選擇所述字線驅(qū)動(dòng)器的組的第一和第二選擇信號(hào)，每個(gè)NOR邏輯器件接收從第一范圍的存儲(chǔ)器地址推導(dǎo)的第一解碼的地址信號(hào)的補(bǔ)碼和從不同于所述第一范圍的第二范圍的存儲(chǔ)器地址推導(dǎo)的第二解碼的地址信號(hào)的補(bǔ)碼；以及 每個(gè)所述字線驅(qū)動(dòng)器使用NOR邏輯，使得僅選擇單個(gè)字線驅(qū)動(dòng)器，每個(gè)驅(qū)動(dòng)器接收來自所述解碼器的所述第一和第二選擇信號(hào)之一并且每個(gè)驅(qū)動(dòng)器接收從不同于所述第一和第二范圍的第三范圍的存儲(chǔ)器地址中的解碼的地址信號(hào)推導(dǎo)的第三和第四選擇信號(hào)。
15.如權(quán)利要求14所述的DRAM，其特征在于，其中，所述DRAM根據(jù)相對(duì)于地(Vss)的單個(gè)正電位Vcc操作，并且其中，所選擇的字線驅(qū)動(dòng)器提供比Vcc更大的輸出信號(hào)。
16.如權(quán)利要求15所述的DRAM，其特征在于，其中，取消選擇的字線驅(qū)動(dòng)器提供相對(duì)于Vss的負(fù)信號(hào)。
17.如權(quán)利要求16所述的DRAM，其特征在于，其中，所述第一選擇信號(hào)在其取消選擇的狀態(tài)下比Vcc更大并且所述第二選擇在其選擇的狀態(tài)下是負(fù)的。
18.如權(quán)利要求17所述的DRAM，其特征在于，其中，所述第三選擇信號(hào)在其選擇的狀態(tài)下是負(fù)的。
專利摘要公開了用于選擇DRAM中的字線驅(qū)動(dòng)器的NOR結(jié)構(gòu)。分別在低、中和高范圍解碼的地址的補(bǔ)碼用于選擇最終字線驅(qū)動(dòng)器。字線驅(qū)動(dòng)器的輸出處于相對(duì)于地為負(fù)的電位用于取消字線的選擇以及比電源電位更大的正電位用于選擇字線。
文檔編號(hào)G11C11/4094GK202454286SQ201120536679
公開日2012年9月26日 申請(qǐng)日期2011年12月20日 優(yōu)先權(quán)日2010年12月22日
發(fā)明者B·薩利尼瓦森, D·索馬謝卡爾, F·哈姆扎奧盧, S·高希 申請(qǐng)人:英特爾公司