專利名稱：低功耗讀出放大器的制作方法
技術領域：
本發(fā)明關于一種用 于半導體存儲器電路的讀出放大器，特別是涉及一種應用于非接觸式通信的超低功耗讀出放大器。
背景技術：
半導體存儲器通常被認為是數(shù)字集成電路中非常重要的組成部分，它們對于構建基于微處理器的應用系統(tǒng)發(fā)揮著至關重要的作用。近年來人們越來越多地將各種存儲器嵌入在處理其內部，以便使處理器具有更高的集成度和更快的工作速度，因此存儲器陣列及其外圍電路的性能就在很大程度上決定了整個系統(tǒng)的工作狀況，包括速度、功耗等。在半導體存儲器的各種外圍器件中最為重要的就是讀出放大器。由于讀出放大器通常被用來在對存儲單元進行讀操作時采樣位線上的微小信號變化并進行放大，從而確定相應存儲單元的存儲信息，因此讀出放大器對于存儲器的存取時間有著決定性的影響。而對于非接觸式應用，讀出放大器的功耗相當關鍵，它直接決定通信質量和通信距離，若讀出放大器功耗大則會使通信距離縮短，嚴重時會使通信時誤碼率升高甚至不能
通{曰。申請日為2003年10月14日的美國專利申請US685371揭示了一種E2PROM的讀出放大器，如圖1所示，在該專利中，讀出放大器204始終處于工作狀態(tài)。在存儲單元200不工作時，因位線BIT上的基準電壓低于Vdd，從而Pl管仍有電流，同時，P2管也存在電流，這就存在如下問題當E2PROM較大讀出放大器較多時，其功耗巨大，在有線應用時其功耗并不關鍵，但無線應用時功耗至關重要，因此，實有必要提出改進的技術手段，來解決讀出放大器功耗大的問題。

發(fā)明內容
為克服上述現(xiàn)有技術的讀出放大器功耗大不利于非接觸式通信應用的問題，本發(fā)明的主要目的在于提供一種低功耗讀出放大器，其通過使讀出放大器在存儲單元不工作時不消耗電流，降低了讀出放大器的功耗，實現(xiàn)了一種可應用于非接觸式通信的超低功耗的讀出放大器。為達上述及其它目的，本發(fā)明一種低功耗讀出放大器，用于將存儲單元的信息放大輸出，其至少包括第一初始電壓控制電路，其連接于一電源電壓及一初始電壓控制信號，以在該初始電壓控制信號的控制下將該電源電壓輸出；讀延遲控制電路，連接于一讀控制信號及一互補讀控制信號，以在該讀控制信號及該互補讀控制信號控制下產(chǎn)生一讀延遲控制信號及一互補讀延遲控制信號；第一傳輸門電路，連接于該第一初始電壓控制電路輸出端與一譯碼控制電路之間，同時該第一傳輸門電路還連接于一該讀延遲控制電路的輸出端，以在該讀延遲控制信號與該互補讀延遲控制信號的控制下導通或截止；
譯碼控制電路，用于控制存儲單元的訪問，包括多個串聯(lián)的MOS管，其一端連接該存儲單元，另一端連接于該第一傳輸門電路，每個MOS管的柵極均連接控制信號；以及輸出電路，至少包括一輸出放大緩沖器，該輸出放大緩沖器之一輸入端連接一基準電壓，另一輸入端連接于該第一初始電壓控制電路輸出端，輸出端輸出該存儲單元的信肩、ο進一步地，該第一傳輸門電路至少包括第二PMOS晶體管及第一NMOS晶體管，該第二 PMOS晶體管源極與該第一 NMOS晶體管漏極共同接至該第一初始電壓控制電路的輸出端，該第二PMOS晶體管漏極與第一NMOS晶體管源極共同接至該譯碼控制電路，該第一NMOS 晶體管柵極接該讀延遲控制信號，該第二 PMOS晶體管柵極接該互補讀延遲控制信號。進一步地，該第一初始電壓控制電路包括第一 PMOS晶體管及第一電容，該第一 PMOS晶體管源極接至該電源電壓，柵極接該初始電壓控制信號，漏極接至該第一傳輸門電路及該輸出電路，并通過該第一電容接地。進一步地，該低功耗讀出放大器還包括一位線電容，該位線電容連接于該譯碼控制電路與地之間。進一步地，該基準電壓接至該輸出緩沖放大器之負輸入端，該第一初始電壓控制電路輸出端接至該輸出緩沖放大器之正輸入端。進一步地，該讀延遲控制電路至少包括第二初始電壓控制電路，連接于該電源電壓及該初始電壓控制信號，以在該初始電壓控制信號的控制下將該電源電壓輸出；第二傳輸門電路，連接于第二初始電壓控制電路及一控制邏輯電路之間，并在一讀控制信號及一互補讀控制信號的控制下導通或截止；控制邏輯電路，包括多個串聯(lián)的MOS管，其一端連接基準電路，另一端連接于該第二傳輸門電路，每個MOS管的柵極均連接一控制信號；基準電路，至少包括一參考存儲單元及參考電流源，該參考存儲單元與該參考電流源均連接至該控制邏輯電路；以及讀延遲信號輸出電路，至少包括一輸出緩沖放大器及一反相器，該輸出緩沖放大器之輸入端接基準電壓，另一輸入端接于該第二初始電壓控制電路輸出端，輸出端輸出該讀延遲控制信號，并通過該反相器輸出該互補讀延遲控制信號。進一步地，該第二傳輸門電路至少包括第四PMOS晶體管及第五NMOS晶體管，該第四PMOS晶體管源極與該第五NMOS晶體管漏極共同接至該第二初始電壓控制電路的輸出端，該第四PMOS晶體管漏極與第五NMOS晶體管源極共同接至該控制邏輯電路，該第五NMOS 晶體管柵極接該讀控制信號，該第四PMOS晶體管柵極接該互補讀控制信號。進一步地，該第二初始電壓控制電路包括第三PMOS晶體管及第二電容，該第三 PMOS晶體管源極接至該電源電壓，柵極接該初始電壓控制信號，漏極接至該第二傳輸門電路及該讀延遲信號輸出電路，并通過該第二電容接地。進一步地，該基準電路還包括一互補位線電容，該互補位 線電容連接于該控制邏輯電路與地之間。與現(xiàn)有技術相比，本發(fā)明一種低功耗讀出放大器通過讀延遲控制電路控制第一傳輸門電路的導通或截止，使得本發(fā)明僅在讀取存儲單元時讀出放大器存在功耗，而在不讀取存儲單元時讀出放大器無直流通路不消耗電流，降低了讀出放大器的功耗，進而實現(xiàn)了一種可應用于非接觸式通信的超低功耗的讀出放大器。


圖1現(xiàn)有技術中一種讀出放大器的電路結構圖；圖2為本發(fā)明一種低功耗讀出放大器之較佳實施例的電路結構圖；圖3為本發(fā)明較佳實施例中讀延遲控制電路的電路結構圖。圖4為本發(fā)明較佳實施例中各控制信號的時序圖；圖5為本發(fā)明的仿真圖。
具體實施例方式以下通過特定的具體實例并結合

本發(fā)明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發(fā)明的其它優(yōu)點與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應用，本說明書中的各項細節(jié)亦可基于不同觀點與應用，在不背離本發(fā)明的精神下進行各種修飾與變更。圖2為本發(fā)明一種低功耗讀出放大器之較佳實施例的電路結構圖。本發(fā)明之低功耗讀出放大器可應用于非接觸式通信中，但不限于此。如圖2所示，本法明之低功耗讀出放大器至少包括第一初始電壓控制電路201、第一傳輸門電路202、讀延遲控制電路203、譯碼控制電路204以及輸出電路205。第一初始電壓控制電路201連接一電源電壓Vdd以及一初始電壓控制信號PCHB， 以在該初始電壓控制信號PCHB的控制下，將電源電壓Vdd傳輸至傳輸門電路202及輸出電路205，具體地說，第一初始電壓控制電路201包括一 PMOS晶體管Pl及電容Cl，其中，PMOS 晶體管Pl源極接至電源電壓Vdd，柵極接初始電壓控制信號PCHB，漏極接至第一傳輸門電路202及輸出電路205，并通過電容Cl接地，也就是說，當初始電壓控制信號PCHB為“0”時， PMOS晶體管Pl導通，電源電壓Vdd傳輸至A點；第一傳輸門電路202連接于第一初始電壓控制電路201及譯碼控制電路204之間，同時，第一傳輸門電路202還連接讀延遲控制電路 203，其類似一開關，在讀延遲控制電路203產(chǎn)生的讀延遲控制信號SET及互補讀延遲控制信號SETB的控制下導通或截止，在本發(fā)明較佳實施例中，傳輸門電路202包括PMOS晶體管 P2及NMOS晶體管Ni，其中，PMOS晶體管P2源極與NMOS晶體管m漏極共同接至初始電壓控制電路201的輸出端，即PMOS晶體管Pl之漏極，PMOS晶體管P2漏極與NMOS晶體管m 源極共同接至譯碼控制電路204，NMOS晶體管m柵極接讀延遲控制信號SET，PMOS晶體管 P2柵極接互補讀延遲控制信號SETB ；讀延遲控制電路203連接于一讀控制信號SEN及一互補讀控制信號SENB，以在讀控制信號SEN及一互補讀控制信號SENB的控制下產(chǎn)生延遲的讀延遲控制信號SET及互補讀延遲控制信號SETB ；譯碼控制電路204由多個串聯(lián)得NMOS晶體管組成，其一端連接于傳輸門電路202，另一端連接于存儲單元E，在本發(fā)明較佳實施例中，譯碼控制電路204由三個源漏相接形成串聯(lián)得NMOS晶體管N2、N3以及N4組成，NMOS 管N2-N4柵極分別連接控制信號YA、YB以及YC，這樣，當訪問存儲器單元E時，YA/YB/YC置高電平，NMOS管N2-N4接通，存儲單元信息可通過譯碼控制電路204及第一傳輸門電路202 形成于A點；輸出電路205可以包括一輸出緩沖放大器，其一輸入端接基準電壓Vref，另一輸入端接于A點，輸出端Dout用于輸出存儲單元對應的存儲信息，更具體地說，該輸出緩沖放大器的負輸入端接基準電壓Vref，正輸入端接于A點。需 說明的是，較佳的，本發(fā)明的譯碼控制電路204還可通過一位線電容接地。圖3為本發(fā)明較佳實施例中讀延遲控制電路的電路結構圖。如圖3所示，讀延遲控制電路203進一步包括第二初始電壓控制電路301、第二傳輸門電路302、控制邏輯電路 303、基準電路304以及讀延遲信號輸出電路305，其中，類似于圖2，第二初始電壓控制電路301連接電源電壓Vdd以及初始電壓控制信號PCHB，以在初始電壓控制信號PCHB的控制下，將電源電壓Vdd傳輸至第二傳輸門電路302及讀延遲信號輸出電路305，第二初始電壓控制電路301包括一 PMOS晶體管P3及電容C2，其中，PMOS晶體管P3源極接至電源電壓 Vdd，柵極接初始電壓控制信號PCHB，漏極接至第二傳輸門電路302及讀延遲信號輸出電路 305，并通過電容C2接地；第二傳輸門電路302連接于第一初始電壓控制電路301及控制邏輯電路303之間，其類似一開關，在讀控制信號SEN及互補讀控制信號SENB的控制下導通或截止，在本發(fā)明較佳實施例中，第二傳輸門電路302包括PMOS晶體管P4及NMOS晶體管 N5，其中，PMOS晶體管P4源極與NMOS晶體管N5漏極共同接至第二初始電壓控制電路301 的輸出端，即PMOS晶體管P3之漏極，PMOS晶體管P4漏極與NMOS晶體管N5源極共同接至控制邏輯電路303，NMOS晶體管N5柵極接讀控制信號SEN，PMOS晶體管P4柵極接互補讀控制信號SENB ；控制邏輯電路303由多個串聯(lián)得NMOS晶體管組成，其一端連接于第二傳輸門電路302，另一端連接于基準電路304，在本發(fā)明較佳實施例中，控制邏輯電路303由三個源漏相接形成串聯(lián)得NMOS晶體管N6、N7以及N8組成，NMOS管N6-N8柵極分別連接控制信號 YA’、YB’以及YC’ ；基準電路304包括一參考存儲單元E’及參考電流源Iref，以在讀取存儲單元時，使A’點電壓因參考電流源Iref存在而線性放電降低，輸出正確的讀延遲控制信號SET及互補讀延遲控制信號SETB，較佳的，基準點路304還可包括一互補位線電容C%，， 控制邏輯電路303通過互補位線電容C^接地；讀延遲信號輸出電路305包括一輸出緩沖放大器及一反相器，其一輸入端接基準電壓Vref，另一輸入端接于A’點，輸出端輸出讀延遲控制信號SET，并通過反相器輸出互補讀延遲控制信號SETB，在本發(fā)明較佳實施例中，該輸出緩沖放大器的正輸入端接基準電壓Vref，負輸入端接于A’點。圖4為本發(fā)明較佳實施例中各控制信號的時序圖，圖5為本發(fā)明的仿真圖，以下將配合圖2及圖3進一步說明本發(fā)明之工作原理當不讀取存儲單元E時，讀控制信號SEN = “0”，互補讀控制信號SENB = “1”，則第二傳輸門電路302處于截止狀態(tài)，參考存儲單元E’ 沒有直流通路，不消耗電流，A’點電壓為高，A’連接至讀延遲信號輸出電路305的負輸入端，基準電壓Vref接讀延遲信號輸出電路305的正輸入端，則SET為“0”，SETB為“ 1 ”，從而第一傳輸門電路202不導通，被選中存儲單元E無直流通路，不消耗電流；而當需讀取存儲單元E時，讀控制信號SEN = “ 1 ”，互補讀控制信號SENB = “0”，則第二傳輸門電路302打開，A’點電壓因參考電流Iref存在而線性放電進而降低，當A’點電壓低于基準電壓Vref 時，讀延遲信號輸出電路305輸出SET為“1”，SETB為“0”，從而第一傳輸門電路202導通， A點電壓隨著存儲單元E變化，并在輸出電路205的輸出端輸出對應的存儲信息。可見，本發(fā)明一種低功耗讀出放大器通過讀延遲控制電路控制第一傳輸門電路的導通或截止，使得本發(fā)明僅在讀取存儲單元時讀出放大器存在功耗，而在不讀取存儲單元時讀出放大器無直流通路不消耗電流，降低了讀出放大器的功耗，進而實現(xiàn)了一種可應用于非接觸式通信的超低功耗的讀出放大器。
上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領域技術人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾與改變。因此， 本發(fā)明的權利保護范圍，應如權利要求書所列。
權利要求
1.一種低功耗讀出放大器，用于將存儲單元的信息放大輸出，其至少包括第一初始電壓控制電路，其連接于一電源電壓及一初始電壓控制信號，以在該初始電壓控制信號的控制下將該電源電壓輸出；讀延遲控制電路，連接于一讀控制信號及一互補讀控制信號，以在該讀控制信號及該互補讀控制信號控制下產(chǎn)生一讀延遲控制信號及一互補讀延遲控制信號；第一傳輸門電路，連接于該第一初始電壓控制電路輸出端與一譯碼控制電路之間，同時該第一傳輸門電路還連接于一該讀延遲控制電路的輸出端，以在該讀延遲控制信號與該互補讀延遲控制信號的控制下導通或截止；譯碼控制電路，用于控制存儲單元的訪問，包括多個串聯(lián)的MOS管，其一端連接該存儲單元，另一端連接于該第一傳輸門電路，每個MOS管的柵極均連接控制信號；以及輸出電路，至少包括一輸出放大緩沖器，該輸出放大緩沖器之一輸入端連接一基準電壓，另一輸入端連接于該第一初始電壓控制電路輸出端，輸出端輸出該存儲單元的信息。
2.如權利要求1所述的低功耗讀出放大器，其特征在于該第一傳輸門電路至少包括第二 PMOS晶體管及第一 NMOS晶體管，該第二 PMOS晶體管源極與該第一 NMOS晶體管漏極共同接至該第一初始電壓控制電路的輸出端，該第二 PMOS晶體管漏極與第一 NMOS晶體管源極共同接至該譯碼控制電路，該第一 NMOS晶體管柵極接該讀延遲控制信號，該第二 PMOS 晶體管柵極接該互補讀延遲控制信號。
3.如權利要求2所述的低功耗讀出放大器，其特征在于該第一初始電壓控制電路包括第一PMOS晶體管及第一電容，該第一 PMOS晶體管源極接至該電源電壓，柵極接該初始電壓控制信號，漏極接至該第一傳輸門電路及該輸出電路，并通過該第一電容接地。
4.如權利要求1所述的低功耗讀出放大器，其特征在于該低功耗讀出放大器還包括一位線電容，該位線電容連接于該譯碼控制電路與地之間。
5.如權利要求1所述的低功耗讀出放大器，其特征在于該基準電壓接至該輸出緩沖放大器之負輸入端，該第一初始電壓控制電路輸出端接至該輸出緩沖放大器之正輸入端。
6.如權利要求1所述的低功耗讀出放大器，其特征在于，該讀延遲控制電路至少包括 第二初始電壓控制電路，連接于該電源電壓及該初始電壓控制信號，以在該初始電壓控制信號的控制下將該電源電壓輸出；第二傳輸門電路，連接于第二初始電壓控制電路及一控制邏輯電路之間，并在一讀控制信號及一互補讀控制信號的控制下導通或截止；控制邏輯電路，包括多個串聯(lián)的MOS管，其一端連接基準電路，另一端連接于該第二傳輸門電路，每個MOS管的柵極均連接一控制信號；基準電路，至少包括一參考存儲單元及參考電流源，該參考存儲單元與該參考電流源均連接至該控制邏輯電路；以及讀延遲信號輸出電路，至少包括一輸出緩沖放大器及一反相器，該輸出緩沖放大器之輸入端接基準電壓，另一輸入端接于該第二初始電壓控制電路輸出端，輸出端輸出該讀延遲控制信號，并通過該反相器輸出該互補讀延遲控制信號。
7.如權利要求6所述的低功耗讀出放大器，其特征在于該第二傳輸門電路至少包括第四PMOS晶體管及第五匪OS晶體管，該第四PMOS晶體管源極與該第五NMOS晶體管漏極共同接至該第二初始電壓控制電路的輸出端，該第四PMOS晶體管漏極與第五NMOS晶體管源極共同接至該控制邏輯電路，該第五NMOS晶體管柵極接該讀控制信號，該第四PMOS晶體管柵極接該互補讀控制信號。
8.如權利要求7所述的低功耗讀出放大器，其特征在于該第二初始電壓控制電路包括第三PMOS晶體管及第二電容，該第三PMOS晶體管源極接至該電源電壓，柵極接該初始電壓控制信號，漏極接至該第二傳輸門電路及該讀延遲信號輸出電路，并通過該第二電容接地。
9.如權利要求6所述的低功耗讀出放大器，其特征在于該基準電路還包括一互補位線電容，該互補位線電容連接于該控制邏輯電路與地之間。
全文摘要
本發(fā)明公開了一種低功耗讀出放大器，至少包括第一初始電壓控制電路、第一傳輸門電路、讀延遲控制電路、譯碼控制電路以及輸出電路，其通過讀延遲控制電路控制第一傳輸門電路的導通或截止，使得本發(fā)明僅在讀取存儲單元時讀出放大器存在功耗，而在不讀取存儲單元時讀出放大器無直流通路不消耗電流，降低了讀出放大器的功耗，進而實現(xiàn)了一種適合非接觸式通信的超低功耗的讀出放大器。
文檔編號G11C7/22GK102354520SQ20111034207
公開日2012年2月15日 申請日期2011年11月2日 優(yōu)先權日2011年11月2日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司