專利名稱：電阻存儲(chǔ)器的ac感測(cè)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電阻存儲(chǔ)裝置，更具體地說(shuō)，涉及用于可編程接觸式隨機(jī)存取存儲(chǔ)器 (PCRAM)裝置的讀出/感測(cè)電路。
背景技術(shù)：
集成電路設(shè)計(jì)人員一直在尋找理想的半導(dǎo)體存儲(chǔ)器，即可以隨機(jī)存取、能非常快速寫入和讀出、非易失性、但卻可無(wú)限改變且耗電很少的一種器件。可編程接觸式隨機(jī)存取存儲(chǔ)器(PCRAM)技術(shù)已日益被視為能提供所有這些優(yōu)點(diǎn)。數(shù)字存儲(chǔ)器廣泛用于計(jì)算機(jī)、計(jì)算機(jī)系統(tǒng)組件以及計(jì)算機(jī)處理系統(tǒng)。電阻存儲(chǔ)器基于存儲(chǔ)元件或存儲(chǔ)單元的電阻以位或二進(jìn)制數(shù)字形式例如“0”和“1”來(lái)存儲(chǔ)數(shù)字信息。 電阻存儲(chǔ)裝置配置成陣列，其中電阻元件或單元位于行線(字線)和列線(數(shù)字線或位線) 的相交處。為了讀出或感測(cè)存儲(chǔ)單元的狀態(tài)，首先需要通過(guò)選擇在所需存儲(chǔ)元件相交處的列線和行線來(lái)選擇所需的存儲(chǔ)單元。一旦隔離開(kāi)所需的存儲(chǔ)元件，然后通過(guò)在該單元上加讀出電壓，來(lái)檢測(cè)該存儲(chǔ)單元的電阻，從而確定該存儲(chǔ)單元的邏輯狀態(tài)，就可讀出所選的存儲(chǔ)單元。對(duì)于二進(jìn)制邏輯狀態(tài)的感測(cè)，不必知道存儲(chǔ)單元電阻的絕對(duì)大小，只須知道存儲(chǔ)單元的電阻是高于還是低于在邏輯1或邏輯0電阻值之間的閾值即可。雖然如此，但感測(cè) PCRAM存儲(chǔ)元件的邏輯狀態(tài)還是很困難，因?yàn)镻CRAM器件的技術(shù)強(qiáng)加了許多制約。

發(fā)明內(nèi)容
本發(fā)明提供使用交流(AC)讀出電阻存儲(chǔ)元件狀態(tài)的實(shí)施例。用AC讀出電阻存儲(chǔ)元件的狀態(tài)避免了重新編程或擦除存儲(chǔ)元件。


從結(jié)合附圖提供的以下詳細(xì)說(shuō)明中可以更清楚地理解本發(fā)明的這些和其它特征和優(yōu)點(diǎn)，附圖包括圖1示出部分可編程接觸式隨機(jī)存取存儲(chǔ)器(PCRAM)裝置；圖2A以簡(jiǎn)化的方框圖形式示出圖1中PCRAM裝置的AC感測(cè)電路和其它組件；圖2B更詳細(xì)地示出圖2A中組件的示意性電路圖；圖3是由圖2B中的時(shí)鐘/控制電路提供的信號(hào)定時(shí)圖；以及圖4示出包括根據(jù)本發(fā)明示范實(shí)施例存儲(chǔ)裝置的數(shù)字處理系統(tǒng)。
具體實(shí)施例方式基于對(duì)編程(寫入或擦除)電壓或電流作出響應(yīng)的材料電阻改變的存儲(chǔ)位大有希望用于非易失性存儲(chǔ)器。這些電阻存儲(chǔ)位(mbits)中的一些如果反復(fù)被讀出，由于反復(fù)施加小電流來(lái)感測(cè)/讀出該裝置，則其顯示出在生存性方面的改變。由于它失去了生存性，存儲(chǔ)位就不容易被編程或擦除，且可能甚至保持在一個(gè)邏輯狀態(tài)。電阻存儲(chǔ)位可以模擬為電阻器。在常規(guī)的直流(DC)讀出/感測(cè)電路中，將電流加到存儲(chǔ)位上并測(cè)量電壓，或?qū)㈦妷杭拥酱鎯?chǔ)位上并測(cè)量電流。圖1示出部分PCRAM裝置，它包括排列在列線(位線/數(shù)字線)20a-20d和行線 (字線)15a_15d的相交處的電阻存儲(chǔ)單元(存儲(chǔ)位)陣列9。此外，陣列9包括分別與位線 20a、20b、20c 和 20d 配對(duì)的單元板(cellplate)線 22a、22b、22c 和 22d。圖中示出兩個(gè)示范存儲(chǔ)單元IOa和10b。存儲(chǔ)單元IOa由行線1 和數(shù)字線20b 以及單元板線22b尋址。存儲(chǔ)單元IOb由行線15c和線20b尋址。存儲(chǔ)單元IOa和IOb各包括一個(gè)存取晶體管25和串聯(lián)在位線20b和單元板線22b之間的可編程電阻元件30。位線20b和單元板線22b類似地連接到陣列9的同一列的所有單元。在以下討論中，參閱示范存儲(chǔ)單元IOa對(duì)本發(fā)明的示范實(shí)施例進(jìn)行說(shuō)明。根據(jù)本發(fā)明的示范實(shí)施例，位線20a、20b、20c和20d各連接到各自的AC感測(cè)電路 35，并可實(shí)現(xiàn)為如圖2A和2B所示或具有其它適合的組件。如果需要，陣列9及其外圍電路可全部集成在單個(gè)集成電路中。圖2A以簡(jiǎn)化方框圖形式示出存儲(chǔ)裝置8的AC感測(cè)電路35的示范實(shí)施例以及其它組件。AC感測(cè)電路35包括開(kāi)關(guān)電路110和比較電路115。存儲(chǔ)裝置8還包括時(shí)鐘/控制電路105，它通過(guò)字線15b連接到存儲(chǔ)元件10a，再連接到開(kāi)關(guān)電路110。存儲(chǔ)單元IOa還通過(guò)位線20b和單元板線2 連接到開(kāi)關(guān)電路110。時(shí)鐘/控制電路105接收源時(shí)鐘信號(hào)120，并向開(kāi)關(guān)電路110提供單元板計(jì)數(shù)信號(hào) 135和位計(jì)數(shù)信號(hào)130。時(shí)鐘/控制電路105還提供字線1 上的信號(hào)。字線1 上的信號(hào)由存儲(chǔ)單元IOa和同一行的其它單元接收。每行字線上的信號(hào)用作控制信號(hào)，以控制何時(shí)對(duì)該行的所有單元進(jìn)行感測(cè)操作。一行字線上的高脈沖導(dǎo)通每個(gè)單元的晶體管25，提供通過(guò)電阻元件30的導(dǎo)電通路。對(duì)信號(hào)130和135作出響應(yīng)，開(kāi)關(guān)電路110通過(guò)兩條信號(hào)線122向比較電路115 提供兩個(gè)信號(hào)。在對(duì)信號(hào)之間進(jìn)行比較的任何時(shí)間點(diǎn)，在線125上，一條信號(hào)線122處于電源電壓Vcc，而另一條所處的電壓則取決于電阻元件30。通過(guò)電阻元件30的信號(hào)在讀出操作期間交變極性。圖2B示出圖2A所示組件的更詳細(xì)的示范實(shí)施例。圖示開(kāi)關(guān)電路110包括分別由信號(hào)135、130控制的PMOS晶體管45、50。單元板線22b和位線20b各通過(guò)各自的晶體管 45、50連接到電源電壓Vcc。時(shí)鐘/控制電路105包括單元板計(jì)數(shù)器60、位計(jì)數(shù)器65、“異或”O(jiān)(OR)門80和兩個(gè)反相器70、75。源時(shí)鐘信號(hào)被提供到單元板計(jì)數(shù)器60和位線計(jì)數(shù)器65。單元板計(jì)數(shù)器 60將其輸出提供到反相器70和XOR門80。位線計(jì)數(shù)器65同樣將其輸出提供到反相器75 和M)R門80。而M)R門80則調(diào)制字線1 上的信號(hào)，以控制何時(shí)導(dǎo)通晶體管25。反相器 70和75分別提供信號(hào)135和130。比較電路115包括反相器85、CM0S多路復(fù)用器90、95以及開(kāi)關(guān)電容器感測(cè)放大器 100。來(lái)自反相器70的信號(hào)135加到晶體管45的柵極和反相器85上。來(lái)自反相器70的信號(hào)135還作為控制信號(hào)加到每個(gè)CMOS多路復(fù)用器90和95上，反相器85的輸出也是如此。反相器75的輸出加到晶體管50的柵極上。當(dāng)晶體管45因信號(hào)135走低而導(dǎo)通時(shí)，它將單元板線22b拉到V。。；當(dāng)晶體管50因信號(hào)130走低而導(dǎo)通時(shí)，它將位線20b拉到V。。。線122將位線20b和單元板線22b連接到兩個(gè)CMOS多路復(fù)用器90、95。CMOS多路復(fù)用器90、95可以是常規(guī)的四晶體管多路復(fù)用器，每個(gè)多路復(fù)用器有五個(gè)端子(兩個(gè)輸入端子、兩個(gè)控制端子和一個(gè)輸出端子)。CMOS多路復(fù)用器90、95將基于信號(hào)135和反相器75的輸出各從線122選擇一個(gè)輸入作為其輸出。當(dāng)信號(hào)135為低時(shí)，CMOS多路復(fù)用器 (MUX) 95提供來(lái)自位線20b的信號(hào)，而MUX 90提供來(lái)自晶體管45的V。。；當(dāng)信號(hào)135為高時(shí)，MUX 90提供來(lái)自晶體管50的Ncc，而MUX 95提供來(lái)自單元板22b的信號(hào)。結(jié)果，MUX 95 總是提供來(lái)自存儲(chǔ)單元IOa的感測(cè)信號(hào)，而MUX 90總是提供V。。作為參考電壓。CMOS多路復(fù)用器90、95的輸出加到開(kāi)關(guān)電容器感測(cè)放大器100上。開(kāi)關(guān)電容器感測(cè)放大器100是一個(gè)電流輸入放大器，它對(duì)其端子上的小量正或負(fù)電流很敏感，并將此電流與閾值相比較。閾值設(shè)置為使開(kāi)關(guān)電容器感測(cè)放大器100的輸出對(duì)應(yīng)于連接到位線20b 和單元板線22b的特定存儲(chǔ)單元例如存儲(chǔ)單元IOa的邏輯狀態(tài)。每一列線或位線都有一個(gè)開(kāi)關(guān)電容器感測(cè)放大器100，但在字線的控制下，每個(gè)僅讀出一行的單元。圖2A和2B僅示出單個(gè)單元。存儲(chǔ)裝置具有排列成行和列的多個(gè)存儲(chǔ)元件。本發(fā)明的電路旨在適于存儲(chǔ)裝置。當(dāng)適于用在存儲(chǔ)裝置時(shí)，為每一列使用單一的控制電路，并有附加的選擇邏輯和存取裝置(未示出)。就是說(shuō)，XOR門是一個(gè)“可使能的”M)R門，可由字線解碼電路使能。多個(gè)計(jì)數(shù)器有利地堆疊在行方向上，每一列有一組計(jì)數(shù)器或每個(gè)芯片有一組計(jì)數(shù)器。同樣，每一列有一個(gè)比較電路較為有利。開(kāi)關(guān)電路最好具有附加多路復(fù)用器和存儲(chǔ)裝置一起使用。圖3是圖2B中來(lái)自電路105的信號(hào)的定時(shí)圖。當(dāng)字線15b上的信號(hào)走高時(shí)，晶體管25導(dǎo)通。在字線1 走高的第一瞬間，單元板計(jì)數(shù)信號(hào)135為高，且位計(jì)數(shù)信號(hào)130為低。在字線1 走高的下一瞬間，單元板計(jì)數(shù)信號(hào)135為低，且位計(jì)數(shù)信號(hào)130為高。于是讀出周期在通過(guò)電阻30的電流方向上交變。然而，在開(kāi)關(guān)電容器感測(cè)放大器100提供輸出位之前，比較電路115有效地整流了該交流。應(yīng)理解到，位計(jì)數(shù)信號(hào)和單元板計(jì)數(shù)信號(hào)之間的關(guān)系是6 2或3 1，且對(duì)于單元板計(jì)數(shù)信號(hào)135的每對(duì)轉(zhuǎn)變(上升沿和下降沿)都有位計(jì)數(shù)信號(hào)130的四個(gè)時(shí)鐘轉(zhuǎn)變(上升沿和下降沿)。就是說(shuō)，單元板計(jì)數(shù)信號(hào)135是(輸入)時(shí)鐘信號(hào)除以6，且位計(jì)數(shù)信號(hào)130是時(shí)鐘信號(hào)除以2。XOR門80 (圖2B)確保，當(dāng)單元板計(jì)數(shù)信號(hào)135為高且位計(jì)數(shù)信號(hào)130為低時(shí)，或當(dāng)單元板計(jì)數(shù)信號(hào)135為低且位計(jì)數(shù)信號(hào)130為高時(shí)，字線1 上的信號(hào)為高。當(dāng)信號(hào)135 為低且字線15b為高時(shí)，電流從晶體管45通過(guò)電阻元件30和CMOS多路復(fù)用器95流到開(kāi)關(guān)電容器感測(cè)放大器100。當(dāng)信號(hào)130為低且字線15b為高時(shí)，電流從晶體管50通過(guò)電阻元件30和CMOS多路復(fù)用器90流到開(kāi)關(guān)電容器感測(cè)放大器100。對(duì)于電阻存儲(chǔ)單元采用AC感測(cè)的優(yōu)點(diǎn)之一是，延長(zhǎng)了存儲(chǔ)裝置的存儲(chǔ)單元的生存性。用AC讀出存儲(chǔ)元件/單元的狀態(tài)避免了重新編程或部分擦除存儲(chǔ)元件。已利用PMOS晶體管對(duì)本發(fā)明作了說(shuō)明，但也可使用NMOS晶體管來(lái)實(shí)現(xiàn)本發(fā)明。控制信號(hào)是作為時(shí)鐘信號(hào)加以說(shuō)明的，單元板線和位線與時(shí)鐘信號(hào)彼此都有某種關(guān)系。這些控制信號(hào)可以是任何其它形式或關(guān)系，只要它們的作用如上所述能控制存儲(chǔ)單元并選通開(kāi)關(guān)電路中的晶體管即可。本發(fā)明的控制電路、開(kāi)關(guān)電路以及比較電路可以用移到另一電路中的單獨(dú)組件來(lái)實(shí)現(xiàn)，只要能實(shí)現(xiàn)所需功能性即可。例如，控制電路的反相器可以考慮為開(kāi)關(guān)電路的一部分。比較電路的反相器和多路復(fù)用器也可以考慮為開(kāi)關(guān)電路的一部分。
圖4示出示范性數(shù)字處理系統(tǒng)500，它具有組件508，其利用了采用以上結(jié)合圖1_3 所公開(kāi)的本發(fā)明感測(cè)電路35的存儲(chǔ)裝置8。處理系統(tǒng)500包括一個(gè)或多個(gè)處理器501，這些處理器連接到局部總線504。存儲(chǔ)器控制器502和主總線橋503也連接到局部總線504。 處理系統(tǒng)500可包括多個(gè)存儲(chǔ)器控制器502和/或多個(gè)主總線橋503。存儲(chǔ)器控制器502 和主總線橋503可集成為單個(gè)裝置506。存儲(chǔ)器控制器502還連接到一條或多條存儲(chǔ)器總線507。每條存儲(chǔ)器總線接受存儲(chǔ)器組件508，存儲(chǔ)器組件508包括至少一個(gè)有感測(cè)電路35的存儲(chǔ)裝置8。每個(gè)存儲(chǔ)器組件508可以是一個(gè)存儲(chǔ)卡或一個(gè)存儲(chǔ)器模塊。存儲(chǔ)器模塊的實(shí)例包括單列直插式存儲(chǔ)器模塊(SIMM)以及雙列直插式存儲(chǔ)器模塊(DIMM)。存儲(chǔ)器組件508可包括一個(gè)或多個(gè)附加裝置。存儲(chǔ)器控制器502也可連接到高速緩沖存儲(chǔ)器505。高速緩沖存儲(chǔ)器505可以是處理系統(tǒng)中的唯一高速緩沖存儲(chǔ)器。備選的是，其它裝置例如處理器501也可包括高速緩沖存儲(chǔ)器，其可與高速緩沖存儲(chǔ)器505形成高速緩沖分級(jí)結(jié)構(gòu)。如果處理系統(tǒng)500包括外設(shè)或者是總線主控制器或支持直接存儲(chǔ)器存取(DMA)的控制器，則存儲(chǔ)器控制器502可實(shí)現(xiàn)高速緩沖相干協(xié)議。如果存儲(chǔ)器控制器502連接到多條存儲(chǔ)器總線507，則每條存儲(chǔ)器總線 507都可以并行操作，或者可將不同的地址范圍映射到不同的存儲(chǔ)器總線507。主總線橋503連接到至少一個(gè)外圍總線510。各種裝置例如外設(shè)或附加總線橋可以連接到外圍總線510。這些裝置可包括存儲(chǔ)控制器511、各式各樣的I/O裝置514、次級(jí)總線橋515、多媒體處理器518以及傳統(tǒng)裝置接口 520。主總線橋503還可連接到一個(gè)或多個(gè)專用高速端口 522。例如在個(gè)人計(jì)算機(jī)中，專用端口可以是加速圖形端口(AGP)，用于將高性能視頻卡連接到處理系統(tǒng)500上。存儲(chǔ)控制器511通過(guò)存儲(chǔ)總線512將一個(gè)或多個(gè)儲(chǔ)存裝置513連接到外圍總線 510。例如，存儲(chǔ)控制器511可以是一個(gè)SCSI控制器，而儲(chǔ)存裝置513可以是SCSI盤。I/ 0裝置514可以是任何種類的外設(shè)。例如，I/O裝置514可以是局域網(wǎng)接口，例如以太網(wǎng)卡。 次級(jí)總線橋可用來(lái)使附加裝置通過(guò)另一總線與處理系統(tǒng)對(duì)接。例如，次級(jí)總線橋可以是通用串行端口(USB)控制器，該控制器用于通過(guò)它將USB裝置517連接到處理系統(tǒng)500。多媒體處理器518可以是聲卡、視頻捕獲卡、或任何其它類型的媒體接口，它還可連接到一個(gè)附加裝置，例如揚(yáng)聲器519。傳統(tǒng)裝置接口 520用來(lái)將傳統(tǒng)裝置521，例如老式鍵盤和鼠標(biāo)，連接到處理系統(tǒng)500。圖4所示處理系統(tǒng)500只是本發(fā)明可與之使用的示范處理系統(tǒng)。雖然圖4示出的處理體系結(jié)構(gòu)特別適用于通用計(jì)算機(jī)，例如個(gè)人計(jì)算機(jī)或工作站，但應(yīng)認(rèn)識(shí)到，可以作出眾所周知的改動(dòng)，以將處理系統(tǒng)500配置成更適于用在各種應(yīng)用中。例如，需要進(jìn)行處理的許多電子裝置可以使用依靠連接到存儲(chǔ)器組件508的CPU 501的較簡(jiǎn)單體系結(jié)構(gòu)來(lái)實(shí)現(xiàn)。這些電子裝置可包括但不限于音頻/視頻處理器和記錄器、游戲操縱臺(tái)、數(shù)字電視機(jī)、有線或無(wú)線電話、導(dǎo)航裝置(包括基于全球定位系統(tǒng)(GPS)和/或慣性導(dǎo)航的系統(tǒng))以及數(shù)碼相機(jī)和/或記錄器。這些改動(dòng)可包括例如去掉不必要的組件、添加專用裝置或電路和/或集成多個(gè)裝置。雖然在上述圖示和說(shuō)明中已對(duì)本發(fā)明作了說(shuō)明，但應(yīng)理解，這些都是本發(fā)明的范例，并不應(yīng)認(rèn)為是限制性的。雖然已就PCRAM對(duì)本發(fā)明作了說(shuō)明，但本發(fā)明不限于此，而是適用于例如磁性電阻隨機(jī)存取存儲(chǔ)器(MRAM)PCRAM以及在不同電平感測(cè)信號(hào)的其它電路。
在不背離本發(fā)明的精神或范圍的前提下，可以作添加、刪除、替代以及其它改動(dòng)。 所以，本發(fā)明不應(yīng)認(rèn)為局限于以上說(shuō)明，而是僅受所附權(quán)利要求書(shū)范圍的限制。
權(quán)利要求
1.一種電阻存儲(chǔ)單元，包括電阻存儲(chǔ)元件，它至少具有兩個(gè)電阻狀態(tài)；以及第一連線和第二連線，分別連接到第一和第二感測(cè)線，所述電阻存儲(chǔ)元件串聯(lián)在所述第一連線和所述第二連線之間，和開(kāi)關(guān)電路，能夠?qū)⒏袦y(cè)電流交替地從所述第一感測(cè)線傳導(dǎo)到所述第二感測(cè)線以及從所述第二感測(cè)線傳導(dǎo)到所述第一感測(cè)線。
2.如權(quán)利要求1所述的電阻存儲(chǔ)單元，其中所述電阻存儲(chǔ)元件是可編程接觸式隨機(jī)存取存儲(chǔ)器元件。
3.如權(quán)利要求1所述的電阻存儲(chǔ)單元，還包括與所述電阻存儲(chǔ)元件串聯(lián)的開(kāi)關(guān)元件， 所述開(kāi)關(guān)元件控制所述電阻存儲(chǔ)元件的感測(cè)。
4.一種用于電阻存儲(chǔ)單元的感測(cè)電路，包括第一和第二感測(cè)線，二者之間連接一個(gè)具有至少兩個(gè)電阻存儲(chǔ)狀態(tài)的電阻存儲(chǔ)元件； 開(kāi)關(guān)電路，它將感測(cè)電流通過(guò)所述電阻存儲(chǔ)元件交替地從所述第一感測(cè)線提供到所述第二感測(cè)線以及從所述第二感測(cè)線提供到所述第一感測(cè)線；以及輸出電路，它接收所述感測(cè)電流，并作為響應(yīng)，提供指示所述電阻存儲(chǔ)元件的電阻狀態(tài)的輸出信號(hào)。
5.一種電阻存儲(chǔ)裝置，包括 電阻存儲(chǔ)單元陣列；單元板線，在所述電阻存儲(chǔ)單元陣列上共用；以及用于感測(cè)所述電阻存儲(chǔ)單元陣列中一個(gè)存儲(chǔ)單元的邏輯狀態(tài)的設(shè)備，所述設(shè)備包括 第一和第二感測(cè)線，二者之間連接一個(gè)具有至少兩個(gè)電阻存儲(chǔ)狀態(tài)的電阻存儲(chǔ)元件； 開(kāi)關(guān)電路，它將感測(cè)電流通過(guò)所述電阻存儲(chǔ)元件交替地從所述第一感測(cè)線提供到所述第二感測(cè)線以及從所述第二感測(cè)線提供到所述第一感測(cè)線；以及輸出電路，它接收所述感測(cè)電流，并作為響應(yīng)，提供指示所述電阻存儲(chǔ)元件的電阻狀態(tài)的輸出信號(hào)。
6.一種處理系統(tǒng)，包括 處理器；以及電阻存儲(chǔ)裝置，它通過(guò)總線連接到所述處理器，所述電阻存儲(chǔ)裝置包括 電阻存儲(chǔ)單元的陣列；單元板線，在所述電阻存儲(chǔ)單元陣列上共用；以及用于感測(cè)所述電阻存儲(chǔ)單元之一的邏輯狀態(tài)的設(shè)備，所述設(shè)備包括 第一和第二感測(cè)線，二者之間連接一個(gè)具有至少兩個(gè)電阻存儲(chǔ)狀態(tài)的電阻存儲(chǔ)元件； 開(kāi)關(guān)電路，它將感測(cè)電流通過(guò)所述電阻存儲(chǔ)元件交替地從所述第一感測(cè)線提供到所述第二感測(cè)線以及從所述第二感測(cè)線提供到所述第一感測(cè)線；以及輸出電路，它接收所述感測(cè)電流，并作為響應(yīng)，提供指示所述電阻存儲(chǔ)元件的電阻狀態(tài)的輸出信號(hào)。
7.一種集成電路，包括電阻存儲(chǔ)裝置，所述電阻存儲(chǔ)裝置包括 電阻存儲(chǔ)單元陣列；單元板線，在所述電阻存儲(chǔ)單元陣列上共用；以及用于感測(cè)所述電阻存儲(chǔ)單元陣列中一個(gè)存儲(chǔ)單元的邏輯狀態(tài)的設(shè)備，所述設(shè)備包括 第一和第二感測(cè)線，二者之間連接一個(gè)具有至少兩個(gè)電阻存儲(chǔ)狀態(tài)的電阻存儲(chǔ)元件； 開(kāi)關(guān)電路，它將感測(cè)電流通過(guò)所述電阻存儲(chǔ)元件交替地從所述第一感測(cè)線提供到所述第二感測(cè)線以及從所述第二感測(cè)線提供到所述第一感測(cè)線；以及輸出電路，它接收所述感測(cè)電流，并作為響應(yīng)，提供指示所述電阻存儲(chǔ)元件的電阻狀態(tài)的輸出信號(hào)。
8.—種感測(cè)電阻存儲(chǔ)元件的電阻狀態(tài)的方法，所述方法包括通過(guò)所述存儲(chǔ)元件在第一方向和與第一方向相反的第二方向上交替地提供感測(cè)電流;以及對(duì)所述感測(cè)電流作出響應(yīng)，提供指示所述存儲(chǔ)元件的電阻狀態(tài)的輸出信號(hào)。
9.一種用于感測(cè)電阻存儲(chǔ)單元邏輯狀態(tài)的方法，所述方法包括 接收來(lái)自時(shí)鐘源的時(shí)鐘信號(hào)；產(chǎn)生單元板計(jì)數(shù)信號(hào)； 產(chǎn)生反相單元板計(jì)數(shù)信號(hào)；和將感測(cè)電流通過(guò)電阻存儲(chǔ)元件交替地從所述電阻存儲(chǔ)單元的單元板線提供到所述電阻存儲(chǔ)單元的位線、并從所述位線提供到所述單元板線；向比較電路施加所述單元板計(jì)數(shù)信號(hào)、所述反相單元板計(jì)數(shù)信號(hào)、基于所述電阻存儲(chǔ)單元的所述單元板線的第一信號(hào)、基于所述電阻存儲(chǔ)單元的所述位線的第二信號(hào)，以產(chǎn)生對(duì)應(yīng)于所述電阻存儲(chǔ)單元所述邏輯狀態(tài)的信號(hào)。
10.如權(quán)利要求9所述的方法，還包括 產(chǎn)生位計(jì)數(shù)信號(hào)；以及基于所述單元板計(jì)數(shù)信號(hào)和所述位計(jì)數(shù)信號(hào)產(chǎn)生控制信號(hào)，所述控制信號(hào)施加到所述電阻存儲(chǔ)單元，以控制何時(shí)發(fā)生感測(cè)。
11.如權(quán)利要求10所述的方法，還包括 產(chǎn)生反相位計(jì)數(shù)信號(hào)；將所述反相單元板計(jì)數(shù)信號(hào)施加到第一晶體管的柵極，所述第一晶體管連接到所述電阻存儲(chǔ)單元的所述單元板線；將所述反相位計(jì)數(shù)信號(hào)施加到第二晶體管的柵極，所述第二晶體管連接到所述電阻存儲(chǔ)單元的所述位線；產(chǎn)生所述第一信號(hào)；以及產(chǎn)生所述第二信號(hào)。
全文摘要
使用交流感測(cè)具有電阻存儲(chǔ)元件的存儲(chǔ)單元的邏輯狀態(tài)。存儲(chǔ)元件可以在陣列中，且存儲(chǔ)裝置可包括該陣列和用于讀出或感測(cè)陣列中每個(gè)存儲(chǔ)單元的外圍電路。外圍電路可包括時(shí)鐘/控制電路，它提供控制信號(hào)，該信號(hào)控制何時(shí)感測(cè)一行存儲(chǔ)單元；開(kāi)關(guān)電路，用于接收由時(shí)鐘/控制電路提供的單元板計(jì)數(shù)信號(hào)和位計(jì)數(shù)信號(hào)、來(lái)自存儲(chǔ)元件的單元板線信號(hào)和位線信號(hào)，開(kāi)關(guān)電路產(chǎn)生第一輸出信號(hào)和第二輸出信號(hào)，其中第一輸出信號(hào)和第二輸出信號(hào)中之一處于電源電壓，而第一輸出信號(hào)和第二輸出信號(hào)中的另一信號(hào)隨每個(gè)感測(cè)操作交變極性；以及比較電路，它接收第一輸出信號(hào)和第二輸出信號(hào)，并輸出一個(gè)對(duì)應(yīng)于存儲(chǔ)單元邏輯狀態(tài)的信號(hào)。
文檔編號(hào)G11C13/00GK102394095SQ20111034045
公開(kāi)日2012年3月28日 申請(qǐng)日期2004年10月6日 優(yōu)先權(quán)日2003年10月9日
發(fā)明者T·W·沃謝爾 申請(qǐng)人:微米技術(shù)有限公司