專(zhuān)利名稱(chēng)：可控制讀出放大器工作定時(shí)的半導(dǎo)體存儲(chǔ)器的制作方法
〔發(fā)明背景〕〔發(fā)明領(lǐng)域〕本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，尤其涉及具有可以控制讀出放大器工作定時(shí)的結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器。
〔背景技術(shù)說(shuō)明〕這里介紹動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器主要部分的結(jié)構(gòu)。下面，凡是信號(hào)名稱(chēng)以“Z”字母打頭的信號(hào)，都代表的是L激活信號(hào)?，F(xiàn)有的半導(dǎo)體存儲(chǔ)器，如

圖13所示，其中包括眾多存儲(chǔ)單元，沿行方向排列的眾多字線和沿列方向排列的眾多位線。在此圖中，1代表存儲(chǔ)單元，WL代表字線，BL<i>和ZBL<i>代表位線對(duì)(i＝0，1，…)。
每一對(duì)位線都經(jīng)各自的讀出放大單元2與圖中未畫(huà)出的數(shù)據(jù)總線連接。位線對(duì)BL<k>和ZBL<k>夾著存儲(chǔ)區(qū)與配置在左側(cè)被包括在讀出放大器塊SB0內(nèi)的讀出放大單元2連接，位線對(duì)BL<k+1>和ZBL<k+1>夾著在存儲(chǔ)區(qū)與配置在右側(cè)被包括在讀出放大器塊SB1內(nèi)的讀出放大單元2連接(k＝0，2，4，…)。
讀出放大單元2，如圖14所示，它包括用來(lái)檢測(cè)相應(yīng)位線對(duì)電位差的讀出放大器SA，以及用來(lái)對(duì)相應(yīng)位線對(duì)進(jìn)行均衡預(yù)充電的均衡預(yù)充電路EQ。
圖13表明，被包括在讀出放大器塊SB0內(nèi)的讀出放大器SA由讀出放大激活信號(hào)SON<0>激活，被包括在讀出放大器塊SB1內(nèi)的讀出放大器SA由讀出放大激活信號(hào)SON<1>激活。
均衡預(yù)充電路響應(yīng)于均衡信號(hào)，并把提供基準(zhǔn)電壓VBL的布線VBL與相應(yīng)的位線以設(shè)定的定時(shí)作電連接。
當(dāng)向存儲(chǔ)單元寫(xiě)入數(shù)據(jù)和從存儲(chǔ)單元讀出數(shù)據(jù)的工作時(shí)，位線對(duì)被預(yù)充電至基準(zhǔn)電位VBL。
在讀出工作時(shí)，根據(jù)從外部輸入的地址信號(hào)ext.A0~ext.A12，相應(yīng)的字線WL被驅(qū)動(dòng)至H電平。此時(shí)，與該字線WL連接的存儲(chǔ)單元1中的數(shù)據(jù)就被讀出，位線的電位改變。接著，讀出放大激活信號(hào)成為H電平。讀出放大器SA對(duì)配對(duì)的兩條位線之間的電位差進(jìn)行差動(dòng)放大，并確定位線的數(shù)據(jù)是“H”或者“L”。
讀出放大器SA，如圖15所示，它內(nèi)部有PMOS晶體管T0～T2和NMOS晶體管T3～T5，以及例相器I0。
晶體管T0連接在接受電源電壓的節(jié)點(diǎn)Vcc與節(jié)點(diǎn)Z0之間，以其柵極接受例相器I0的輸出信號(hào)。晶體管T5連接在節(jié)點(diǎn)Z1與接受接地電壓的節(jié)點(diǎn)GND之間，以其柵極接受讀出放大激活信號(hào)SON。例相器I0把讀出放大激活信號(hào)SON反相后再輸出。
晶體管T1連接在節(jié)點(diǎn)Z0與節(jié)點(diǎn)Z3之間，晶體管T3連接在節(jié)點(diǎn)Z3與節(jié)點(diǎn)Z1之間。晶體管T2連接在節(jié)點(diǎn)Z0與節(jié)點(diǎn)Z4之間，晶體管T4連接在節(jié)點(diǎn)Z4與節(jié)點(diǎn)Z1之間。晶體管T1和T3各自的柵極在節(jié)點(diǎn)Z4與位線BL連接，晶體管T2和T4各自的柵極在節(jié)點(diǎn)Z3與位線ZBL連接。當(dāng)讀出放大激活信號(hào)SON成為H時(shí)，根據(jù)位線對(duì)之間的電位差，一條位線被驅(qū)動(dòng)至GND電平，另一條位線被驅(qū)動(dòng)至VCC電平。
這里再用圖16來(lái)說(shuō)明讀出放大器SA與控制電路之間的關(guān)系。從圖16可以看出，現(xiàn)有的半導(dǎo)體存儲(chǔ)器中包括接受外部行地址選通脈沖信號(hào)ext.ZRAS并輸出內(nèi)部信號(hào)ZSONM的內(nèi)部電路100，接受外部地址信號(hào)ext.A0~ext.A12并輸出塊選擇信號(hào)BS<0>～BS<15>的塊選擇電路102，產(chǎn)生基準(zhǔn)電壓VBL的VBL發(fā)生電路104，接受塊選擇信號(hào)和內(nèi)部信號(hào)ZSONM并輸出讀出放大激活信號(hào)SON<0>～SON<15>的讀出放大激活信號(hào)發(fā)生電路106，以及存儲(chǔ)陣列塊B0，B1，…。
通過(guò)使外部地址信號(hào)ext.A0~ext.A12的組合，在塊選擇信號(hào)BS<0>～BS<15>之中，選擇相鄰存儲(chǔ)陣列塊Bj和Bj+1的塊選擇信號(hào)BS<j>和BS<j+1>被激活。
讀出放大激活信號(hào)發(fā)生電路106包括與讀出放大激活信號(hào)SON<0>，SON<1>，…一一對(duì)應(yīng)配置的邏輯電路5#0，5#1，…，以及倒相器I1#0，I1#1，…。
邏輯電路5#i接受內(nèi)部信號(hào)ZSONM和塊選擇信號(hào)BS<i>作為輸入信號(hào)。倒相器I1#i把邏輯電路5#i的輸出信號(hào)加以反相，輸出讀出放大激活信號(hào)SON<i>。
當(dāng)塊選擇信號(hào)BS<i>為“H”，而內(nèi)部信號(hào)ZSONM為“L”時(shí)，讀出放大激活信號(hào)SON<i>便成為“H”。讀出放大激活信號(hào)SON<i>被提供給存儲(chǔ)陣列塊Bi。
存儲(chǔ)陣列塊Bi包括由讀出放大激活信號(hào)SON<i>激活的讀出放大器SA，被這些讀出放大器SA讀出其中數(shù)據(jù)的存儲(chǔ)單元，與這些存儲(chǔ)元件對(duì)應(yīng)設(shè)置的多組位線對(duì)，以及用來(lái)對(duì)這些位線對(duì)均衡預(yù)充電的均衡預(yù)充電路EQ。
在存儲(chǔ)陣列塊Bk內(nèi)包括圖13中的位線對(duì)BL<i>和ZBL<i>以及內(nèi)部有與位線對(duì)BL<i>和ZBL<i>連接的讀出放大單元2的讀出放大器塊SB0；在存儲(chǔ)陣列塊Bk+1內(nèi)則包括圖13中的位線對(duì)BL<i+1>和ZBL<i+1>以及內(nèi)部有與位線對(duì)BL<i+1>和ZBL<i+1>連接的讀出放大器塊SB1(k＝0，2，4，…；i＝0，2，4，…)。
所有的存儲(chǔ)陣列塊Bi均由VBL發(fā)生電路104提供基準(zhǔn)電壓VBL。
這里再來(lái)介紹現(xiàn)有的半導(dǎo)體存儲(chǔ)器的工作情況。外部行地址選通脈沖信號(hào)ext.ZRAS為“L”。此時(shí)，通過(guò)輸入的地址信號(hào)，某條特定的字線WL被驅(qū)動(dòng)至“H”。與這條字線WL相連接的存儲(chǔ)單元中的數(shù)據(jù)于是就被輸出到位線ZBL。內(nèi)部信號(hào)ZSONM要比字線WL的上升時(shí)刻遲，成為“L”。
通過(guò)使外部輸入信號(hào)ext.A0～ext.A12組合，例如，塊選擇信號(hào)BS<0>和BS<1>就成為“H”。
由于信號(hào)ZSONM為“L”，以及信號(hào)BS<0>和BS<1>為“H”，所以讀出放大激活信號(hào)SON<0>和SON<1>成為“H”。當(dāng)讀出放大激活信號(hào)SON<0>和SON<1>成為“H”時(shí)，讀出放大器SA被激活，位線BL和ZBL各自的數(shù)據(jù)被確定為“H”或者“L”。
對(duì)于如上所述的現(xiàn)有半導(dǎo)體存儲(chǔ)器，可以按照如下程序來(lái)評(píng)價(jià)其存儲(chǔ)單元的性能。首先，在某個(gè)特定的存儲(chǔ)元件(關(guān)注的單元)中寫(xiě)入“L”數(shù)據(jù)，在與關(guān)注的單元相鄰并連接在同一條字線WL上的存儲(chǔ)單元中寫(xiě)入“L”數(shù)據(jù)，在連接在這條字線WL上的其他存儲(chǔ)單元中全都寫(xiě)入“H”數(shù)據(jù)(該寫(xiě)入模式叫做三個(gè)讀出放大器模式)。然后，從關(guān)注的存儲(chǔ)單元中讀出數(shù)據(jù)。
這里假定與位線對(duì)BL<3>和ZBL<3>連接的存儲(chǔ)單元是所關(guān)注的單元。于是，在關(guān)注的單元和與之相鄰的存儲(chǔ)單元中，亦即在分別與位線對(duì)BL<2>和ZBL<2>、BL<3>和ZBL<3>、BL<4>和ZBL<4>連接的存儲(chǔ)單元中，都寫(xiě)入“L”的數(shù)據(jù)。而且，在與位線對(duì)BL<j>和ZBL<j> (j＝0，1，5，6，…)連接的那些存儲(chǔ)單元中，都寫(xiě)入“H”的數(shù)據(jù)。
參看圖17，在讀出操作時(shí)，為了從大多數(shù)存儲(chǔ)單元中讀出“H”的數(shù)據(jù)，對(duì)于存儲(chǔ)“H”數(shù)據(jù)的存儲(chǔ)單元，讀出放大工作必須加快。與此相反，為了從關(guān)注的單元中讀出“L”數(shù)據(jù)，相應(yīng)的讀出放大工作就要放慢。
這樣，由于在對(duì)大多數(shù)存儲(chǔ)單元進(jìn)行讀出時(shí)會(huì)出現(xiàn)接地電位GND上浮，在這種影響下，節(jié)點(diǎn)GND的電位已經(jīng)上浮了。因此，對(duì)關(guān)注的存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀出，讀出容限就要降低。
此外，在讀出相鄰位線BL<2>上的數(shù)據(jù)“H”時(shí)，位線ZBL<3>要受到它的耦合干擾；在讀出相鄰位線ZBL<4>上的數(shù)據(jù)“L”時(shí)，位線BL<3>要受到它的耦合干擾。這樣一來(lái)，位線BL<3>同與之配對(duì)的位線ZBL<3>之間的電位差就變小了，這也會(huì)減少讀出容限。
這樣，如采用上述的三個(gè)讀出放大器模式，因?yàn)榻拥仉娢籊ND上浮，就有來(lái)自相鄰位線的耦合會(huì)干擾影響，這些都會(huì)減少?gòu)哪骋惶囟ù鎯?chǔ)單元中讀出“L”數(shù)據(jù)的容限，從而可以加快“L”數(shù)據(jù)讀出故障的出現(xiàn)，所以，能夠提供更高質(zhì)量的產(chǎn)品。
但是，在用上述三個(gè)讀出放大器模式進(jìn)行測(cè)試時(shí)，必須對(duì)全部存儲(chǔ)元件陣列依次改換所關(guān)注的單元來(lái)進(jìn)行數(shù)據(jù)的寫(xiě)入和讀出，這就有一個(gè)測(cè)試時(shí)間過(guò)長(zhǎng)的問(wèn)題。
〔發(fā)明簡(jiǎn)述〕本發(fā)明的目的在于，提供一種具有可以對(duì)其中的存儲(chǔ)單元進(jìn)行快速測(cè)試的結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器。
按照本發(fā)明某種布局制成的半導(dǎo)體存儲(chǔ)器配備內(nèi)部包括了按行列方式排列的眾多存儲(chǔ)單元，對(duì)應(yīng)于行配置的眾多字線和對(duì)應(yīng)于列配置的眾多位線對(duì)的存儲(chǔ)單元陣列；用來(lái)檢測(cè)配置在眾多位線對(duì)之中第偶數(shù)號(hào)的第一組的多個(gè)位線對(duì)的電位差的第一讀出放大器；用來(lái)檢測(cè)配置在眾多位線對(duì)之中第奇數(shù)號(hào)的第二組的多個(gè)位線對(duì)的電位差的第二讀出放大器；以及用來(lái)分別控制第一和第二讀出放大器各自工作定時(shí)的讀出放大器控制電路。
理想情況是，讀出放大器控制電路包括用來(lái)產(chǎn)生控制第一讀出放大器激活的第一激活信號(hào)的第一個(gè)塊控制電路，以及用來(lái)產(chǎn)生控制第二讀出放大器激活的第二激活信號(hào)的第二個(gè)塊控制電路。
尤其是，第一個(gè)塊控制電路內(nèi)有一個(gè)延遲部分和這樣一個(gè)電路，后者在通常模式下把激活信號(hào)作為上述第一激活信號(hào)輸出，但在測(cè)試模式下，則把由延遲部分延遲了的激活信號(hào)作為第一激活信號(hào)輸出。
第二個(gè)塊控制電路內(nèi)也有一個(gè)延遲部分和類(lèi)似的一個(gè)電路，后者在通常模式下把激活信號(hào)作為上述第二激活信號(hào)輸出，但在測(cè)試模式下，則把由延遲部分延遲了的激活信號(hào)作為第二激活信號(hào)輸出。
尤其是，在測(cè)試模式下，第一個(gè)塊控制電路與外部輸入信號(hào)同步產(chǎn)生第一激活信號(hào)。
在測(cè)試模式下，第二個(gè)塊控制電路也與外部輸入信號(hào)同步產(chǎn)生第二激活信號(hào)。
尤其是，在測(cè)試模式下，第一個(gè)塊控制電路與第一外部輸入信號(hào)同步產(chǎn)生第一激活信號(hào)；在測(cè)試模式下，第二個(gè)塊控制電路與第二外部輸入信號(hào)同步產(chǎn)生第二激活信號(hào)。
按照本發(fā)明另一種布局制成的半導(dǎo)體存儲(chǔ)器配備內(nèi)部包括了按行列方式排列的眾多存儲(chǔ)單元、對(duì)應(yīng)于行配置的眾多字線和對(duì)應(yīng)于列配置的眾多位線的存儲(chǔ)單元陣列；用來(lái)檢測(cè)配置在眾多位線對(duì)之中第偶數(shù)號(hào)的第一組的多個(gè)位線對(duì)的電位差的第一讀出放大器；用來(lái)檢測(cè)配置在眾多位線對(duì)之中第奇數(shù)號(hào)的第二組的多個(gè)位線對(duì)的電位差的第二讀出放大器；用來(lái)給配置在第偶數(shù)號(hào)的第一組的多個(gè)位線對(duì)預(yù)充電提供電壓的第一布線；用來(lái)給配置在第奇數(shù)號(hào)的第二組的多個(gè)位線對(duì)預(yù)充電提供電壓的第二布線；以及用來(lái)分別控制第一布線和第二布線上電壓的控制電路。
理想情況是，控制電路包括控制第一布線電壓的第一個(gè)塊控制電路和用來(lái)控制第二布線的第二個(gè)塊控制電路。
尤其是，第一個(gè)塊控制電路包括這樣一個(gè)電路，在測(cè)試模式下，它根據(jù)外部輸入管腳接受到的信號(hào)來(lái)決定第一布線的電壓。
第二個(gè)塊控制電路也包括類(lèi)似的一個(gè)電路，在測(cè)試模式下，它根據(jù)外部輸入管腳接受到的信號(hào)來(lái)決定第二布線的電壓。
尤其是，第一個(gè)塊控制電路包括這樣一個(gè)電路，在測(cè)試模式下，它基于第一測(cè)試模式信號(hào)，依照第一外部輸入管腳接受到的信號(hào)來(lái)決定第一布線的電壓，第二組控制電路也包括類(lèi)似的電路，在測(cè)試模式下，它基于第二測(cè)試模式信號(hào)，依照第二外部輸入管腳接受到的信號(hào)來(lái)決定第二布線的電壓。
尤其是，半導(dǎo)體存儲(chǔ)器還配備產(chǎn)生第一基準(zhǔn)電壓的第一發(fā)生電路，以及產(chǎn)生與第一基準(zhǔn)電壓不同的第二基準(zhǔn)電壓的第二發(fā)生電路。第一個(gè)塊控制電路，在通常模式下，向第一布線提供第一基準(zhǔn)電壓；在測(cè)試模式下，向第一布線提供第二基準(zhǔn)電壓。第二個(gè)塊控制電路，在通常模式下，向第二布線提供第一基準(zhǔn)電壓；在測(cè)試模式下，向第二布線提供第二基準(zhǔn)電壓。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器，可以分別控制與第偶數(shù)號(hào)位線對(duì)連接的讀出放大器和與第奇數(shù)號(hào)位線對(duì)連接的讀出放大器的激活定時(shí)。因此，即使不進(jìn)行數(shù)據(jù)寫(xiě)入操作，也能快速地檢測(cè)出有缺陷的存儲(chǔ)單元。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器，由于在讀出放大激活信號(hào)控制電路中設(shè)置了一個(gè)延遲部分，可以使激活定時(shí)延遲。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器，可以與外部輸入同步激活讀出放大器。
此外，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器，還可以分別控制為第偶數(shù)號(hào)位線對(duì)預(yù)充電的布線上的電位和為第奇數(shù)號(hào)位線對(duì)預(yù)充電的布線上的電位。這樣，就有可能不進(jìn)行數(shù)據(jù)寫(xiě)入操作，便快速地檢測(cè)出有缺陷的存儲(chǔ)單元。
尤其是，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器，可以由外部輸入來(lái)決定各布線的電位。而且，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器，由于配有產(chǎn)生多個(gè)不同電位的電路，可以控制各布線上的電位。
通過(guò)參照附圖的后述的本發(fā)明的詳細(xì)說(shuō)明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)會(huì)變得更加明白。
〔附圖的簡(jiǎn)單說(shuō)明〕圖1是第一實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分結(jié)構(gòu)的示意圖。
圖2是第一實(shí)施例半導(dǎo)體存儲(chǔ)器1000整體結(jié)構(gòu)的簡(jiǎn)要示意圖。
圖3是第一實(shí)施例中測(cè)試模式設(shè)定電路216的示意圖。
圖4是說(shuō)明第一實(shí)施例半導(dǎo)體存儲(chǔ)器1000工作情況的時(shí)序圖。
圖5是第二實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分結(jié)構(gòu)的示意圖。
圖6是第二實(shí)施例半導(dǎo)體存儲(chǔ)器2000整體結(jié)構(gòu)的簡(jiǎn)要示意圖。
圖7是說(shuō)明第二實(shí)施例半導(dǎo)體存儲(chǔ)器2000工作情況的時(shí)序圖。
圖8是第三實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分結(jié)構(gòu)的示意圖。
圖9是說(shuō)明第三實(shí)施例中基準(zhǔn)電位與讀出放大器之間關(guān)系的示意圖。
圖10是說(shuō)明第三實(shí)施例半導(dǎo)體存儲(chǔ)器工作情況的時(shí)序圖。
圖11是第四實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分結(jié)構(gòu)的示意圖。
圖12是第四實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分另一種結(jié)構(gòu)例子的示意圖。
圖13是說(shuō)明現(xiàn)有半導(dǎo)體存儲(chǔ)器內(nèi)部位線對(duì)與讀出放大器塊之間關(guān)系的示意圖。
圖14是現(xiàn)有半導(dǎo)體存儲(chǔ)器中讀出放大單元結(jié)構(gòu)的簡(jiǎn)要示意圖。
圖15是讀出放大器SA的電路結(jié)構(gòu)圖。
圖16是現(xiàn)有半導(dǎo)體存儲(chǔ)器主要部分結(jié)構(gòu)的示意圖。
圖17是說(shuō)明現(xiàn)有半導(dǎo)體存儲(chǔ)器工作情況的時(shí)序圖。
〔優(yōu)選實(shí)施例說(shuō)明〕下面，利用附圖來(lái)說(shuō)明本發(fā)明幾個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器。在附圖中，相同或者相應(yīng)部分標(biāo)注了同樣的記號(hào)或符號(hào)，其說(shuō)明從略。
〔第一實(shí)施例〕以下用圖1來(lái)說(shuō)明第一實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分的結(jié)構(gòu)。第一實(shí)施例半導(dǎo)體存儲(chǔ)器，如圖1所示，它包括如下部分接受外部行地址選通脈沖信號(hào)ext.ZRAS并輸出內(nèi)部信號(hào)ZSONM的內(nèi)部電路100；接受外部地址信號(hào)ext.A0～ext.A12，并輸出塊選擇信號(hào)BS<0>～BS<15>的塊選擇電路102；產(chǎn)生位線基準(zhǔn)電壓VBL的VBL發(fā)生電路104，產(chǎn)生讀出放大激活信號(hào)的讀出放大激活信號(hào)發(fā)生電路106；把內(nèi)部信號(hào)ZSONM加以反相并輸出內(nèi)部信號(hào)SONM的倒相器I10；奇數(shù)塊控制電路110；偶數(shù)塊控制電路112；以及存儲(chǔ)陣列塊B0，B1，…。
奇數(shù)塊控制電路110包括延遲內(nèi)部信號(hào)SONM的延遲部分3；把測(cè)試模式信號(hào)TMO加以反相的倒相器I15；以及OR電路63和NAND電路64。在延遲部分3內(nèi)，則包括串連連接的倒相器I11和I12。
OR電路63把倒相器I15的輸出和延遲部分3的輸出作為輸入信號(hào)接受。NAND電路64把OR電路63的輸出和內(nèi)部信號(hào)SONM作為輸入信號(hào)接受，并輸出存儲(chǔ)陣列塊Bk(k為奇數(shù)，稱(chēng)為奇數(shù)陣列)所對(duì)應(yīng)的內(nèi)部信號(hào)ZSONModd。
偶數(shù)塊控制電路112包括延遲內(nèi)部信號(hào)SONM的延遲部分4、把測(cè)試模式信號(hào)TME加以反相的倒相器I16、OR電路65以及NAND電路66。
OR電路65把延遲部分4的輸出和倒相器I16的輸出作為輸入信號(hào)接受。NAND電路66把內(nèi)部信號(hào)SONM和OR電路65的輸出作為輸入信號(hào)接受，并輸出存儲(chǔ)陣列塊Bj(j為偶數(shù)，稱(chēng)為偶數(shù)陣列)所對(duì)應(yīng)的內(nèi)部信號(hào)ASONMeven。
被包括在讀出放大激活信號(hào)發(fā)生電路106中的邏輯電路5#k(k＝1，3，…)，把內(nèi)部信號(hào)ZSONModd和塊選擇信號(hào)BS<k>作為輸入信號(hào)接受。被包括在讀出放大激活信號(hào)發(fā)生電路106中的邏輯電路5#j(j＝0，2，…)，把內(nèi)部信號(hào)ZSONMeven和塊選擇信號(hào)BS<j>作為輸入信號(hào)接受。倒相器I1#h(h＝0，1，2，…)把邏輯電路5#h的輸出信號(hào)加以反相，輸出讀出放大激活信號(hào)SON<h>。
下面用圖2來(lái)說(shuō)明第一實(shí)施例半導(dǎo)體存儲(chǔ)器整體結(jié)構(gòu)的一個(gè)例子。第一實(shí)施例半導(dǎo)體存儲(chǔ)器1000，如圖2所示，它包括如下部分用來(lái)接受外部控制信號(hào)(外部行地址選通脈沖信號(hào)ext.ZRAS、外部列地址選通脈沖信號(hào)ext.ZCAS、外部允許寫(xiě)入信號(hào)ext.ZWE、外部允許輸出信號(hào)ext.ZOE等的控制信號(hào)輸入緩沖器200；用來(lái)接受外部地址信號(hào)ext.A0～ext.A12的地址輸入緩沖器202；用來(lái)接受地址輸入緩沖器202所輸出的內(nèi)部地址信號(hào)int.A0～int.12和接受控制信號(hào)輸入緩沖器200所輸出的內(nèi)部信號(hào)并輸出內(nèi)部控制信號(hào)的控制電路204；以及接受內(nèi)部地址信號(hào)int.A0～int.A12和接受控制信號(hào)輸入緩沖器200所輸出的內(nèi)部信號(hào)并輸出測(cè)試模式信號(hào)的測(cè)試模式設(shè)定電路216。
測(cè)試模式設(shè)定電路216，在它內(nèi)部產(chǎn)生測(cè)試模式所需要的測(cè)試模式信號(hào)。在第一實(shí)施例中，如圖3所示，根據(jù)內(nèi)部行地址選通脈沖信號(hào)int.ZRAS、內(nèi)部列地址選通脈沖信號(hào)int.ZCAS、內(nèi)部允許寫(xiě)入信號(hào)int.ZWE(分別與外部行地址選通脈沖信號(hào)ext.ZRAS、外部列地址選通脈沖信號(hào)ext.ZCAS、外部允許寫(xiě)入信號(hào)ext.ZWE相對(duì)應(yīng))，以及內(nèi)部地址信號(hào)int.A0～int.A12，決定測(cè)試模式信號(hào)TMO和TME各自的邏輯電平。
作為一個(gè)例子，當(dāng)外部列地址選通脈沖信號(hào)ext.ZCAS和外部允許寫(xiě)入信號(hào)ext.ZWE比外部行地址選通脈沖信號(hào)ext.ZRAS先成為“L”時(shí)(即所謂WCBR模式)，依據(jù)外部地址信號(hào)ext.A0～ext.A12的組合來(lái)決定測(cè)試模式信號(hào)TMO和TME的邏輯。
圖2表明，半導(dǎo)體存儲(chǔ)器1000還包括行譯碼器206、列譯碼器208、輸入緩沖器210、前置放大寫(xiě)入驅(qū)動(dòng)器212，以及輸出緩沖器214。
行譯碼器206受控制電路204的控制，選擇由地址輸入緩沖器202輸出的行地址Xadd所指定的行。列譯碼器208受控制電路204的控制，選擇由地址輸入緩沖器202輸出的列地址Yadd所指定的列。
輸入緩沖器210受控制電路204的控制，接受來(lái)自數(shù)據(jù)輸入輸出管腳DQ0～DQ15的寫(xiě)入數(shù)據(jù)。輸入緩沖器210內(nèi)的數(shù)據(jù)，受控制電路204的控制，經(jīng)前置放大寫(xiě)入驅(qū)動(dòng)器212被寫(xiě)入對(duì)應(yīng)的存儲(chǔ)單元。
輸出緩沖器214受控制電路204的控制，把從存儲(chǔ)單元讀出的數(shù)據(jù)輸出到數(shù)據(jù)輸入輸出管腳DQ0～DQ15。
此處用圖4來(lái)說(shuō)明第一實(shí)施例半導(dǎo)體存儲(chǔ)器1000的工作過(guò)程。假定要檢測(cè)被包括在存儲(chǔ)陣列塊B1內(nèi)與位線對(duì)BL<3>和ZBL<3>連接的存儲(chǔ)單元的缺陷。
進(jìn)行缺陷檢測(cè)時(shí)，向存儲(chǔ)陣列塊B0和B1的存儲(chǔ)單元寫(xiě)入“L”的數(shù)據(jù)。
接著進(jìn)行讀出操作。設(shè)定為WCBR模式。外部行地址選通脈沖信號(hào)ext.ZRAS為L(zhǎng)電平。通過(guò)外部地址信號(hào)ext.A0～ext.A12的組合。測(cè)試模式信號(hào)TMO定為“H”，測(cè)試模式信號(hào)TME定為“L”。塊選擇信號(hào)BS<0>和BS<1>定為“H”。
隨著外部行地址選通脈沖信號(hào)ext.ZRAS的下降，選擇出字線。
在外部行地址選通脈沖信號(hào)ext.ZRAS成為“L”時(shí)，受此影響，內(nèi)部信號(hào)ZSONM變?yōu)椤癓”電平。
由于測(cè)試模式信號(hào)TME為“L”，與偶數(shù)塊對(duì)應(yīng)的內(nèi)部信號(hào)ZSONMeven成為“L”。讀出放大激活信號(hào)SON<0>變?yōu)椤癏”，存儲(chǔ)陣列塊B0(偶數(shù)塊)的讀出放大器SA被激活。對(duì)應(yīng)的位線對(duì)的電位得以確定。
由于測(cè)試模式信號(hào)TMO為“H”，與奇數(shù)塊對(duì)應(yīng)的內(nèi)部信號(hào)ZSONModd，在內(nèi)部信號(hào)ZSONM成為“L”之后由延遲部分3延遲一段延遲時(shí)間Δt，成為“L”。因此，讀出放大激活信號(hào)SON<1>要比讀出放大激活信號(hào)SON<0>延遲一段時(shí)間Δt成為“H”。
所以，與偶數(shù)塊(例如讀出放大器塊SB0)內(nèi)包括的讀出放大器SA比較起來(lái)，奇數(shù)塊(例如讀出放大器塊SB1)內(nèi)包括的讀出放大器SA要晚一些時(shí)間被激活。
由于這個(gè)緣故，受到在偶數(shù)塊一側(cè)存儲(chǔ)單元讀出時(shí)接地電位上浮的影響，在奇數(shù)塊一側(cè)的讀出放大器SA，讀出容限有所降低。
此外，位線ZBL<3>要受到把寫(xiě)入相鄰位線BL<2>的“H”數(shù)據(jù)讀出時(shí)的耦合干擾，位線BL<3>要受到把相鄰位線ZBL<4>的“L”數(shù)據(jù)讀出時(shí)的耦合干擾。這樣一來(lái)，位線對(duì)BL<3>和ZBL<3>之間的電位差就變小了，讀出容限也隨之下降。
如上所述，根據(jù)第一實(shí)施例半導(dǎo)體存儲(chǔ)器，不向存儲(chǔ)單元寫(xiě)入三個(gè)讀出放大器模式的數(shù)據(jù)便可以檢測(cè)出有缺陷單元。其結(jié)果，就有可能縮短檢測(cè)有缺陷存儲(chǔ)器的測(cè)試時(shí)間。
〔第二實(shí)施例)第二實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分的結(jié)構(gòu)，可以用圖5加以說(shuō)明。如圖5所示，第二實(shí)施例半導(dǎo)體存儲(chǔ)器包括內(nèi)部電路100；塊選擇電路102；VBL發(fā)生電路104；接受第一外部列地址選通脈沖信號(hào)ext.ZLCAS并輸出內(nèi)部信號(hào)int.LCAS的內(nèi)部電路120；接受第二外部列地址選通脈沖信號(hào)ext.ZUCAS并輸出內(nèi)部信號(hào)int.UCAS的內(nèi)部電路122；控制電路128；奇數(shù)塊控制電路124；偶數(shù)塊控制電路126；以及存儲(chǔ)陣列塊B0，B1，…。
控制電路128按照內(nèi)部信號(hào)ZSONM和測(cè)試模式信號(hào)TM輸出信號(hào)TX?？刂齐娐?28包括倒相器I20～I(xiàn)22和NAND電路70。倒相器I20把測(cè)試模式信號(hào)TM反相，倒相器I21把內(nèi)部信號(hào)ZSONM反相。NAND電路70接受倒相器I20的輸出和倒相器I21的輸出并輸出信號(hào)/TX。倒相器I22把信號(hào)/TX反相并輸出信號(hào)TX。信號(hào)TX被提供給奇數(shù)塊控制電路124和偶數(shù)塊控制電路126。
奇數(shù)塊控制電路124包括AND電路71和NOR電路72。AND電路71把測(cè)試模式信號(hào)TM和內(nèi)部信號(hào)int.LCAS作為輸入信號(hào)接受。NOR電路72接受AND電路71的輸出和信號(hào)TX，輸出對(duì)應(yīng)于奇數(shù)塊的內(nèi)部信號(hào)ZSONModd。
偶數(shù)塊控制電路126包括AND電路73和NOR電路74。AND電路73把內(nèi)部信號(hào)int.UCAS和測(cè)試模式信號(hào)TM作為輸入信號(hào)接受。NOR電路74接受AND電路73的輸出和信號(hào)TX，輸出對(duì)應(yīng)于偶數(shù)塊的內(nèi)部信號(hào)ZSONMeven。
包括在讀出放大激活信號(hào)發(fā)生電路106內(nèi)的邏輯電路5#k(k＝1，3，…)接受內(nèi)部信號(hào)ZSONModd和塊選擇信號(hào)BS<k>作為輸入信號(hào)。包括在讀出放大激活信號(hào)發(fā)生電路106內(nèi)的邏輯電路5#j(j＝0，2，…)接受內(nèi)部信號(hào)ZSONMeven和塊選擇信號(hào)BS<j>作為輸入信號(hào)。倒相器I1#h(h＝0，1，2，…)把邏輯電路5#h的輸出反相，輸出讀出放大激活信號(hào)SON<h>。
通過(guò)對(duì)外部輸入的切換，可以使讀出放大激活信號(hào)SON<h>和讀出放大激活信號(hào)SON<h+1>中的某一方被激活，而另一方處于非激活狀態(tài)。
關(guān)于第二實(shí)施例半導(dǎo)體存儲(chǔ)器的整體結(jié)構(gòu)的一個(gè)例子，下面用圖6來(lái)說(shuō)明。如圖6所示，第二實(shí)施例半導(dǎo)體存儲(chǔ)器2000包括接受外部控制信號(hào)(外部行地址選通脈沖信號(hào)ext.ZRAS、外部列地址選通脈沖信號(hào)ext.ZLCAS和ext.ZUCAS、外部允許寫(xiě)入信號(hào)ext.ZWE、外部允許輸出信號(hào)ext.ZOE等)的控制信號(hào)輸入緩沖器222；地址輸入緩沖器202；接受地址輸入緩沖器202輸出的內(nèi)部地址信號(hào)int.A0～int.A12和控制信號(hào)輸入緩沖器222輸出的內(nèi)部信號(hào)并輸出內(nèi)部控制信號(hào)的控制電路224；以及接受內(nèi)部地址信號(hào)int.A0～int.A12和由控制信號(hào)輸入緩沖器222輸出的內(nèi)部信號(hào)并輸出測(cè)試模式信號(hào)的測(cè)試模式設(shè)定電路226。
測(cè)試模式設(shè)定電路226根據(jù)內(nèi)部行地址選通脈沖信號(hào)int.ZRAS、內(nèi)部列地址選通脈沖信號(hào)int.ZUCAS、int.ZLCAS和內(nèi)部允許寫(xiě)入信號(hào)int.ZWE(與外部行地址脈沖選通信號(hào)ext.ZRAS、外部列地址選通脈沖信號(hào)ext.ZUCAS和ext.ZLCAS、外部允許寫(xiě)入信號(hào)ext.ZWE一一對(duì)應(yīng))，以及內(nèi)部地址信號(hào)int.A0～int.A12，決定測(cè)試模式信號(hào)TMO、TME和TM各自的邏輯電平。
讀出放大激活信號(hào)的激活定時(shí)，與外部輸入信號(hào)(在附圖所示例子中是外部列地址選通脈沖信號(hào)ext.ZUCAS和ext.ZLCAS)同步。
關(guān)于第二實(shí)施例半導(dǎo)體存儲(chǔ)器的工作過(guò)程，下面用圖7來(lái)加以說(shuō)明。假定要檢測(cè)出存儲(chǔ)陣列塊B1中包括的與位線對(duì)BL<3>和ZBL<3>連接的那個(gè)存儲(chǔ)單元的缺陷。
在進(jìn)行缺陷檢測(cè)時(shí)，向存儲(chǔ)陣列塊B0和B1寫(xiě)入“L”的數(shù)據(jù)。
接著，進(jìn)行讀出操作。與第一實(shí)施例中一樣，這里設(shè)定為WCBR模式。通過(guò)信號(hào)ext.A0～ext.A12，把測(cè)試模式信號(hào)TM設(shè)定為“H”。NAND電路70的輸出/TX與外部行地址選通脈沖信號(hào)ext.ZRAS無(wú)關(guān)，被固定在“H”。
當(dāng)外部列地址選通脈沖信號(hào)ext.ZUCAS下降時(shí)，內(nèi)部信號(hào)ZSONMeven同步地也隨之下降。
這時(shí)讀出放大激活信號(hào)SON<0>成為H電平，偶數(shù)塊的讀出放大器SA被激活。位線BL<2>的電位上升，位線ZBL<4>的電位下降。
接著，與外部信號(hào)ext.ZLCAS的下降保持同步，內(nèi)部信號(hào)ZSONModd下降。
讀出放大激活信號(hào)SON<1>成為H電平，奇數(shù)塊的讀出放大器SA被激活。
偶數(shù)塊一側(cè)的存儲(chǔ)單元在讀出時(shí)，引起接地電位上浮，受此影響，奇數(shù)塊一側(cè)讀出放大器SA的讀出容限降低。
此外，在相鄰位線BL<2>上寫(xiě)入的“H”數(shù)據(jù)被讀出時(shí)，位線ZBL<3>要受到它的耦合干擾；在相鄰位線ZBL<4>上的“L”數(shù)據(jù)被讀出時(shí)，位線BL<3>也要受到它的耦合干擾。于是，位線對(duì)BL<3>和ZBL<3>之間的電位差變小了，這也導(dǎo)致讀出容限減小。
因此，根據(jù)第二實(shí)施例半導(dǎo)體存儲(chǔ)器，內(nèi)部信號(hào)ZSONModd和ZSONMeven由于它們同外部行地址脈沖信號(hào)ext.ZRAS的上升定時(shí)沒(méi)有關(guān)系，這就有可能通過(guò)外部列地址選通脈沖信號(hào)ext.ZUCAS和ext.ZLCAS對(duì)它們進(jìn)行控制。
這樣一來(lái)，由于可以通過(guò)錯(cuò)開(kāi)外部輸入信號(hào)激活定時(shí)來(lái)錯(cuò)開(kāi)偶數(shù)塊中讀出放大器SA和奇數(shù)塊中讀出放大器SA的激活定時(shí)，能夠取得與第一實(shí)施例同樣的效果。
〔第三實(shí)施例〕關(guān)于第三實(shí)施例半導(dǎo)體存儲(chǔ)器主要部分的結(jié)構(gòu)，可以用圖8加以說(shuō)明。第三實(shí)施例半導(dǎo)體存儲(chǔ)器包括內(nèi)部電路100；塊選擇電路102；VBL發(fā)生電路104；VBL施加電路130；偶數(shù)塊對(duì)應(yīng)的VBL控制電路132；奇數(shù)塊對(duì)應(yīng)的VBL控制電路134；讀出放大激活信號(hào)發(fā)生電路106；以及存儲(chǔ)陣列塊B0，B1，…。
在讀出放大激活信號(hào)發(fā)生電路106所包括的邏輯電路5#i接受內(nèi)部信號(hào)ZSONM和塊選擇信號(hào)BS<i>，作為輸入；倒相器I1#i把邏輯電路5#i的輸出反向，輸出讀出放大激活信號(hào)SON〔i〕。
VBL施加電路130根據(jù)外部允許輸出信號(hào)ext.ZOE、測(cè)試模式信號(hào)TME以及TMO，向節(jié)點(diǎn)Z30提供基準(zhǔn)電位VBL2。更具體地說(shuō)，VBL施加電路130是在測(cè)試模式信號(hào)TMO或者TME成為“H”時(shí)被激活，它的接受外部允許輸出信號(hào)ext.ZOE的端子與節(jié)點(diǎn)Z30變成電接通。VBL發(fā)生電路104向節(jié)點(diǎn)32提供基準(zhǔn)電位VBL。
VBL控制電路132包括倒相器I30和晶體管T10～T13。晶體管T10和T12是PMOS晶體管，晶體管T11和T13是NMOS晶體管。
倒相器130把測(cè)試模式信號(hào)TME加以反相后輸出。晶體管T10和T11根據(jù)測(cè)試模式信號(hào)TME(和倒相器130的輸出)把節(jié)點(diǎn)32與布線VBLeven電接通。晶體管T12和T13根據(jù)測(cè)試模式信號(hào)TME(和倒相器130的輸出)把節(jié)點(diǎn)30與布線VBLeven電接通。
VBL控制電路134包括倒相器I31和晶體管T14～T17。晶體管T15和T17是PMOS晶體管，晶體管T14和T16是NMOS晶體管。
倒相器I31把測(cè)試模式信號(hào)TMO加以倒相后輸出。晶體管T16和T17根據(jù)測(cè)試模式信號(hào)TMO(和倒相器I31的輸出)把節(jié)點(diǎn)32與布線VBLodd電接通。晶體管T14和T15根據(jù)測(cè)試模式信號(hào)TMO(和倒相器I31的輸出)把節(jié)點(diǎn)30與布線VBLodd電接通。
存儲(chǔ)陣列塊Bk(k為0及大于0的偶數(shù))從布線VBLeven接受基準(zhǔn)電位的提供，存儲(chǔ)陣列塊Bk+1從布線VBLodd接受基準(zhǔn)電位的提供。
這里用圖9作具體說(shuō)明。在讀出放大器塊SB0所包括的讀出放大單元2與布線VBLeven連接，在讀出放大器塊SB1所包括的讀出放大單元2與布線VBLodd連接。因此，第偶數(shù)號(hào)位線對(duì)和第奇數(shù)號(hào)位線對(duì)是分別從不同的布線得到基準(zhǔn)電壓而被預(yù)充電的。
布線VBLeven和布線VBLodd上的電位在基準(zhǔn)電位VBL或VBL2之間切換。
由圖8可以看出，當(dāng)測(cè)試模式信號(hào)TMO或TME為“L”時(shí)(通常模式)，布線VBLodd和VBLeven上的電位與VBL發(fā)生電路的輸出一致。
當(dāng)測(cè)試模式信號(hào)TMO成為“H”時(shí)，布線VBLodd上的電位由外部允許輸出信號(hào)ext.ZOE決定。當(dāng)測(cè)試模式信號(hào)TME成為“H”時(shí)，布線VBLeven上的電位由外部允許輸出信號(hào)ext.ZOE決定。
關(guān)于第三實(shí)施例半導(dǎo)體存儲(chǔ)器的工作過(guò)程，可以用圖10加以說(shuō)明。與第一和第二實(shí)施例中一樣，對(duì)所有的存儲(chǔ)單元都寫(xiě)入L的數(shù)據(jù)。比較起外部行地址選通脈沖信號(hào)ext.ZRAS來(lái)，把外部列地址選通脈沖信號(hào)ext.ZCAS和外部允許輸出信號(hào)ext.ZWE先設(shè)定為“L”。通過(guò)外部地址信號(hào)ext.A0～ext.A12的組合，設(shè)測(cè)試模式信號(hào)TMO為“H”，測(cè)試模式信號(hào)TME為“L”。
同以前一樣，當(dāng)外部行地址選通脈沖信號(hào)ext.ZRAS成為“L”時(shí)，被這樣的字線WL成為“H”，內(nèi)部信號(hào)ZSONM成為“L”。
根據(jù)外部地址信號(hào)ext.A0～ext.A12，讀出放大激活信號(hào)SON<0>和SON<1>成為“H”。
由于測(cè)試模式信號(hào)TMO為“H”，布線VBLodd為基準(zhǔn)電位VBL2。由于測(cè)試模式信號(hào)TME為“L”，布線VBLeven為基準(zhǔn)電位VBL。
例如，在基準(zhǔn)電位VBL2小于基準(zhǔn)電位VBL的場(chǎng)合，布線VBLodd的電位也小于布線VBLeven的電位。
在眾多的讀出放大器SA中，基準(zhǔn)電位較高的那些讀出放大器SA，因?yàn)榫w管T4的柵極和源極之同的電壓Vgs大，會(huì)先行進(jìn)行讀出放大。
由于這個(gè)緣故，偶數(shù)塊的讀出放大器SA會(huì)先行工作，而奇數(shù)塊的讀出放大器SA會(huì)遲一些工作。因此，與第一實(shí)施例一樣，不進(jìn)行向存儲(chǔ)單元寫(xiě)入數(shù)據(jù)的操作便有可能快速檢測(cè)出有缺陷元件。
〔第四實(shí)施例〕關(guān)于第四實(shí)施例的半導(dǎo)體存儲(chǔ)器主要部分的結(jié)構(gòu)，用圖11來(lái)加以說(shuō)明。第四實(shí)施例半導(dǎo)體存儲(chǔ)器包括內(nèi)部電路100；塊選擇電路102；VBL發(fā)生電路104和140；偶數(shù)塊對(duì)應(yīng)的VBL控制電路132；奇數(shù)塊對(duì)應(yīng)的VBL控制電路134；讀出放大激活信號(hào)發(fā)生電路106；以及存儲(chǔ)陣列塊B0，B1，…。
讀出放大激活信號(hào)發(fā)生電路106所包括的邏輯電路5#i接受內(nèi)部信號(hào)ZSONM和塊選擇信號(hào)BS<i>作為輸入信號(hào)，倒相器I1#i把邏輯電路5#i的輸出加以反相，輸出讀出放大激活信號(hào)SON<i>。
VBL發(fā)生電路140，接受測(cè)試模式信號(hào)TME和TMO，向節(jié)點(diǎn)30提供基準(zhǔn)電位VBL2。VBL發(fā)生電路140在測(cè)試模式信號(hào)TMO或TME成為“H”時(shí)被激活，產(chǎn)生與基準(zhǔn)電位VBL有不同電位電平的基準(zhǔn)電位VBL2。
VBL控制電路132向布線VBLeven或提供VBL發(fā)生電路140的輸出，或提供VBL發(fā)生電路104的輸出。VBL控制電路134向布線VBLodd或提供VBL發(fā)生電路140的輸出，或提供VBL發(fā)生電路104的輸出。
采用了兩種基準(zhǔn)電位，于是在提供給奇數(shù)塊的基準(zhǔn)電位和提供給偶數(shù)塊的基準(zhǔn)電位之間便建立起一個(gè)電位差。
由于可以對(duì)偶數(shù)塊的讀出放大器和奇數(shù)塊的讀出放大器的工作定時(shí)實(shí)現(xiàn)分別控制，因此，可以取得與第一實(shí)施例相同的效果。
而且，在上述例子中，雖然用了兩種基準(zhǔn)電位，但也并非僅限于此，圖12所示的半導(dǎo)體存儲(chǔ)器就包括了VBL施加電路142和144。
VBL施加電路142接受外部允許輸出信號(hào)ext.ZOE和測(cè)試模式信號(hào)TME，輸出基準(zhǔn)電位VBL2。例如，當(dāng)測(cè)試模式信號(hào)TME為H電平時(shí)，輸出的VBL2就成為與外部允許輸出信號(hào)ext.ZOE同樣的電位電平。
VBL施加電路144接受外部允許寫(xiě)入信號(hào)ext.ZWE和測(cè)試模式信號(hào)TMO，輸出基準(zhǔn)電位VBL3。例如，當(dāng)測(cè)試模式信號(hào)TMO為H電平時(shí)，輸出的VBL3就成為與外部允許寫(xiě)入信號(hào)ext.ZWE同樣的電位電平。
VBL控制電路132根據(jù)測(cè)試模式信號(hào)TME，將布線VBLeven定為基準(zhǔn)電位VBL或者基準(zhǔn)電位VBL2。
VBL控制電路134根據(jù)測(cè)試模式信號(hào)TMO，將布線VBLodd定為基準(zhǔn)電位VBL或者基準(zhǔn)電位VBL3。
采取這樣的結(jié)構(gòu)，也可以分別控制奇數(shù)塊對(duì)應(yīng)的位線對(duì)和偶數(shù)塊對(duì)應(yīng)的位線對(duì)上的基準(zhǔn)電位。
以上，參照附圖詳細(xì)地說(shuō)明了本發(fā)明，但這些說(shuō)明始終是例示性的，而不是在任何意義上來(lái)限制本發(fā)明，本發(fā)明的要旨和范圍只由后附的權(quán)利要求來(lái)限定，包含與權(quán)利要求的范圍均等的意義和范圍內(nèi)的全部變更。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，其特征在于，備有包含以行列方式配置的眾多存儲(chǔ)單元(1)、對(duì)應(yīng)于行配置的眾多字線(WL)、對(duì)應(yīng)于列配置的眾多位線對(duì)(BL和ZBL)的存儲(chǔ)單元陣列(B0～B3)；用來(lái)檢測(cè)在上述眾多位線對(duì)之中配置在第偶數(shù)號(hào)的第一組多個(gè)位線對(duì)的電位差的第一讀出放大器(2)；用來(lái)檢測(cè)在上述眾多位線對(duì)之中配置在第奇數(shù)號(hào)的第二組多個(gè)位線對(duì)的電位差的第二讀出放大器(2)；用來(lái)分別控制上述第一和第二讀出放大器各自工作定時(shí)的讀出放大控制電路(106、110和112)。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述讀出放大控制電路包括用來(lái)產(chǎn)生控制上述第一讀出放大器激活的第一激活信號(hào)的第一個(gè)塊控制電路(112)；以及用來(lái)產(chǎn)生控制上述第二讀出放大器激活的第二激活信號(hào)的第二個(gè)塊控制電路(110)。
3.如權(quán)利要求2中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一個(gè)塊控制電路(112)包括延遲部分(4)；用來(lái)在通常模式下把激活信號(hào)作為上述第一激活信號(hào)輸出，在測(cè)試模式下則把上述激活信號(hào)經(jīng)上述延遲部分延遲以后的信號(hào)作為第一激活信號(hào)輸出的電路(I16，65和66)。
4.如權(quán)利要求2中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第二個(gè)塊控制電路(110)包括延遲部分(3)；用來(lái)在通常模式下把激活信號(hào)作為上述第二激活信號(hào)輸出，在測(cè)試模式下則把上述激活信號(hào)經(jīng)上述延遲部分延遲以后的信號(hào)作為第二激活信號(hào)輸出的電路(I15，63和64)。
5.如權(quán)利要求2中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一個(gè)塊控制電路(112)，在測(cè)試模式下，與外部輸入信號(hào)同步產(chǎn)生上述第一激活信號(hào)。
6.如權(quán)利要求2中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第二個(gè)塊控制電路(110)，在上述測(cè)試模式下，與外部輸入信號(hào)同步產(chǎn)生上述第二激活信號(hào)。
7.如權(quán)利要求2中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一個(gè)塊控制電路(112)在測(cè)試模式下，與第一外部輸入信號(hào)同步產(chǎn)生上述第一激活信號(hào)；上述第二個(gè)塊控制電路(110)在上述測(cè)試模式下，與第二外部輸入信號(hào)同步產(chǎn)生上述第二激活信號(hào)。
8.一種半導(dǎo)體存儲(chǔ)器，其特征在于，備有包含以行列方式配置的眾多存儲(chǔ)單元(1)、對(duì)應(yīng)于行配置的眾多字線(WL)、對(duì)應(yīng)于列配置的眾多位線對(duì)(BL和ZBL)的存儲(chǔ)單元陣列；用來(lái)檢測(cè)在上述眾多位線對(duì)之中配置在第偶數(shù)號(hào)的第一組多個(gè)位線對(duì)的電位差的第一讀出放大器(2)；用來(lái)檢測(cè)在上述眾多位線對(duì)之中配置在第奇數(shù)號(hào)的第二組多個(gè)位線對(duì)的電位差的第二讀出放大器(2)；為上述配置在第偶數(shù)號(hào)的第一組多個(gè)位線對(duì)提供用作預(yù)充電的電壓的第一布線(VBLeven)；為上述配置在第奇數(shù)號(hào)的第二組多個(gè)位線對(duì)提供用作預(yù)充電的電壓的第二布線(VBLodd)；以及用來(lái)分別控制上述第一布線和上述第二布線上電壓的控制電路(132和134)。
9.如權(quán)利要求8中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述控制電路包括用來(lái)控制上述第一布線電壓的第一個(gè)塊控制電路(132)；以及用來(lái)控制上述第二布線電壓的第二個(gè)塊控制電路。
10.如權(quán)利要求9中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一個(gè)塊控制電路包括在測(cè)試模式下，根據(jù)從外部輸入管腳接受到的信號(hào)決定上述第一布線上電壓的電路(T10～T13，130)。
11.如權(quán)利要求9中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第二個(gè)塊控制電路包括在測(cè)試模式下，根據(jù)從外部輸入管腳接受到的信號(hào)決定上述第二布線上電壓的電路(T14～T17，131)。
12.如權(quán)利要求9中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一個(gè)塊控制電路包括在測(cè)試模式下，基于第一測(cè)試模式信號(hào)，根據(jù)從第一外部輸入管腳接受到的信號(hào)決定上述第一布線上電壓的電路(T10～T13，130)；上述第二個(gè)塊控制電路包括在上述測(cè)試模式下，基于第二測(cè)試模式信號(hào)，根據(jù)從第二外部輸入管腳接受到的信號(hào)決定上述第二布線上電壓的電路(T14～T17，131)。
13.如權(quán)利要求9中所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有產(chǎn)生第一基準(zhǔn)電壓的第一發(fā)生電路(104)，產(chǎn)生與上述第一基準(zhǔn)電壓不同的第二基準(zhǔn)電壓的第二發(fā)生電路(130)；上述第一個(gè)塊控制電路(132)在通常模式下，向上述第一布線提供上述第一基準(zhǔn)電壓；在測(cè)試模式下，向上述第一布線提供上述第二基準(zhǔn)電壓。
14.如權(quán)利要求9中所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有產(chǎn)生第一基準(zhǔn)電壓的第一發(fā)生電路(104)，產(chǎn)生與上述第一基準(zhǔn)電壓不同的第二基準(zhǔn)電壓的第二發(fā)生電路(130)；上述第二個(gè)塊控制電路(134)在通常模式下，向上述第二布線提供上述第一基準(zhǔn)電壓；在測(cè)試模式下，向上述第二布線提供上述第二基準(zhǔn)電壓。
全文摘要
本發(fā)明的課題是一種半導(dǎo)體存儲(chǔ)器,它包括兩套控制電路(110和112),可以控制用來(lái)驅(qū)動(dòng)對(duì)應(yīng)于第奇數(shù)號(hào)位線對(duì)的讀出放大器的讀出放大信號(hào)和對(duì)應(yīng)于第偶數(shù)號(hào)位線對(duì)的讀出放大信號(hào)各自的工作定時(shí)。借助于這兩套控制電路(110和112),可以把為相鄰位線對(duì)的每一對(duì)設(shè)置的讀出放大器的工作定時(shí)錯(cuò)開(kāi)。
文檔編號(hào)G11C29/04GK1368734SQ01137100
公開(kāi)日2002年9月11日 申請(qǐng)日期2001年10月22日 優(yōu)先權(quán)日2001年2月1日
發(fā)明者中村彌生, 伊藤孝 申請(qǐng)人:三菱電機(jī)株式會(huì)社