專(zhuān)利名稱(chēng)：具有統(tǒng)一的存儲(chǔ)單元操作特性的非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器件，更具體地，本發(fā)明涉及具有統(tǒng)一的 (uniform)存儲(chǔ)單元工作特性的非易失性半導(dǎo)體存儲(chǔ)器件。 本發(fā)明要求于2005年9月9日提交的韓國(guó)專(zhuān)利申請(qǐng)No. 2005-83921的優(yōu)先權(quán)，因
此將該申請(qǐng)的主題全部結(jié)合于此作為參考。
背景技術(shù)：
非易失性半導(dǎo)體存儲(chǔ)器件包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括浮動(dòng)?xùn)?(floating gate)和控制柵。NAND類(lèi)型非易失性半導(dǎo)體存儲(chǔ)器件包括多個(gè)單元串(cell string)，每個(gè)單元串包括一組串行連接的存儲(chǔ)單元。在存儲(chǔ)單元中，通過(guò)在存儲(chǔ)單元的控 制柵和溝道區(qū)(cha皿el region)之間生成預(yù)定的電壓差來(lái)對(duì)數(shù)據(jù)比特進(jìn)行編程或?qū)⑵洳?除。根據(jù)在單元中生成的電壓差，可以通過(guò)隧道(tunneling)電流使電子從溝道區(qū)注入到 浮動(dòng)?xùn)胖?，或者可以使電子從浮?dòng)?xùn)胖幸苿?dòng)到溝道區(qū)。在此，浮動(dòng)?xùn)盘幍碾妱?shì)由控制柵和浮 動(dòng)?xùn)胖g的電容與浮動(dòng)?xùn)藕蜏系绤^(qū)之間的電容的比值確定。 圖1是示出傳統(tǒng)NAND類(lèi)型非易失性半導(dǎo)體存儲(chǔ)器件的單元串的電路圖。參照?qǐng)D l，傳統(tǒng)單元串的一端通過(guò)選擇晶體管SGI連接到比特線BL，而單元串的另一端通過(guò)另一個(gè) 選擇晶體管SG2連接到源極線(source line)SL。隨著非易失性半導(dǎo)體存儲(chǔ)器件的集成度 變得更加密集，相鄰存儲(chǔ)單元，例如存儲(chǔ)單元MC1 MC32之間的間隔的尺寸已經(jīng)減小。由 于間隔尺寸的減小，使得對(duì)于在相鄰存儲(chǔ)單元的浮動(dòng)?xùn)藕涂刂茤胖g耦合的電容，以及對(duì) 于與存儲(chǔ)單元溝道區(qū)耦合的電容，存儲(chǔ)單元的浮動(dòng)?xùn)哦汲蔀榱酥匾蛩亍?
在圖1的傳統(tǒng)非易失性存儲(chǔ)器件的單元串中，存儲(chǔ)單元MC1和MC32分別與選擇晶 體管SG1和SG2相鄰。存儲(chǔ)單元MC2位于存儲(chǔ)單元MC1的一側(cè)，而選擇晶體管SGI位于存儲(chǔ) 單元MC1的另一側(cè)。并且，存儲(chǔ)單元MC31位于存儲(chǔ)單元MC32的一側(cè)，而選擇晶體管SG2位 于存儲(chǔ)單元MC32的另一側(cè)。此外，選擇晶體管SG1和SG2每一個(gè)都具有與存儲(chǔ)單元MC1 MC32的不同的結(jié)構(gòu)和工作電壓。因此，與選擇晶體管SG1和SG2相鄰的存儲(chǔ)單元MC1和 MC32具有與存儲(chǔ)單元MC2 MC31不同的電容條件。 這樣，在傳統(tǒng)的NAND類(lèi)型非易失性半導(dǎo)體存儲(chǔ)器件中，分別與選擇晶體管SG1和 SG2相鄰的外部存儲(chǔ)單元MC1和MC32以與存儲(chǔ)單元MC2 MC31不同的工作特性工作。

發(fā)明內(nèi)容
在一個(gè)實(shí)施例中，本發(fā)明提供了一種包括單元串和驅(qū)動(dòng)器塊的非易失性半導(dǎo)體存 儲(chǔ)器件。單元串包括包括多個(gè)串行連接的非易失性存儲(chǔ)單元的非易失性存儲(chǔ)單元系列，其 中，每個(gè)非易失性存儲(chǔ)單元都是電可擦除和可編程的；連接到所述非易失性存儲(chǔ)單元系列的選擇晶體管；以及插入在所述選擇晶體管和非易失性存儲(chǔ)單元系列之間，并且串行連接 到所述選擇晶體管和非易失性存儲(chǔ)單元系列的偽單元。驅(qū)動(dòng)器塊包括適合用于選擇性地激 活多個(gè)普通字線中的任何普通字線的普通字線驅(qū)動(dòng)器，其中，被激活的普通字線選通所述 多個(gè)非易失性存儲(chǔ)單元中相應(yīng)的非易失性存儲(chǔ)單元；以及適合用于激活偽字線以選通所述 偽單元的偽字線驅(qū)動(dòng)器。 在另一個(gè)實(shí)施例中，本發(fā)明提供了一種包括單元串和驅(qū)動(dòng)器塊的非易失性半導(dǎo)體 存儲(chǔ)器件。單元串包括包括多個(gè)串行連接的非易失性存儲(chǔ)單元的非易失性存儲(chǔ)單元系列， 其中，每個(gè)非易失性存儲(chǔ)單元都是電可擦除和可編程的；以及連接到所述非易失性存儲(chǔ)單 元系列的第一和第二選擇晶體管。所述單元串還包括第一偽單元，插入在所述第一選擇晶 體管和非易失性存儲(chǔ)單元系列之間，并且串行連接到所述第一選擇晶體管和非易失性存儲(chǔ) 單元系列；和第二偽單元，插入在所述第二選擇晶體管和非易失性存儲(chǔ)單元系列之間，并且 串行連接到所述第二選擇晶體管和非易失性存儲(chǔ)單元系列的。驅(qū)動(dòng)器塊包括適合用于選 擇性地激活多個(gè)普通字線中的任何普通字線的普通字線驅(qū)動(dòng)器，其中，被激活的普通字線 選通所述多個(gè)非易失性存儲(chǔ)單元中相應(yīng)的非易失性存儲(chǔ)單元；適合用于激活第一偽字線以 選通所述第一偽單元的第一偽字線驅(qū)動(dòng)器，以及適合用于激活第二偽字線以選通所述第二 偽單元的第二偽字線驅(qū)動(dòng)器。 在另一個(gè)實(shí)施例中，本發(fā)明提供一種包括單元串和驅(qū)動(dòng)器塊的非易失性半導(dǎo)體存 儲(chǔ)器件。單元串包括包括多個(gè)串行連接的非易失性存儲(chǔ)單元的非易失性存儲(chǔ)單元系列，其 中，每個(gè)非易失性存儲(chǔ)單元都是電可擦除和可編程的；以及連接到所述非易失性存儲(chǔ)單元 系列的第一和第二選擇晶體管。單元串還包括第一偽單元，其插入在所述第一選擇晶體管 和非易失性存儲(chǔ)單元系列之間，并且串行連接到所述第一選擇晶體管和非易失性存儲(chǔ)單元 系列；以及第二偽單元，其插入在所述第二選擇晶體管和非易失性存儲(chǔ)單元系列之間，并且 串行連接到所述第二選擇晶體管和非易失性存儲(chǔ)單元系列。驅(qū)動(dòng)器塊，包括適合用于選擇 性地激活多個(gè)普通字線中的任何普通字線的普通字線驅(qū)動(dòng)器，其中，被激活的普通字線選 通所述多個(gè)非易失性存儲(chǔ)單元中相應(yīng)的非易失性存儲(chǔ)單元；以及適合用于激活第一和第二 偽字線以分別選通所述第一和第二偽單元的偽字線驅(qū)動(dòng)器。


現(xiàn)在將參照

本發(fā)明的示范實(shí)施例，附圖中相同的參考標(biāo)記表示相同的元 素。在附圖中 圖1是示出傳統(tǒng)的NAND類(lèi)型非易失性半導(dǎo)體存儲(chǔ)器件的單元串的電路圖； 圖2是示出根據(jù)本發(fā)明示范實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的方框圖； 圖3是示出圖2的單元陣列和驅(qū)動(dòng)器塊的示范配置的電路圖； 圖4示出了圖2和3所示的非易失性半導(dǎo)體存儲(chǔ)器件的示范實(shí)施例的不同工作模
式期間的線的電壓電平；以及 圖5是示出圖2的單元陣列和驅(qū)動(dòng)塊的另一個(gè)示范配置的電路圖。
具體實(shí)施例方式
圖2是示出根據(jù)本發(fā)明示范實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的方框圖。單元陣列100包括以恒定間隔排列的多個(gè)比特線BL以及多個(gè)單元串110，每個(gè)單元串110都連接 到相應(yīng)的比特線BL。 頁(yè)緩存塊200包括多個(gè)頁(yè)緩存器，每個(gè)頁(yè)緩存器都連接到單元陣列100中的相應(yīng) 的比特線BL。每個(gè)頁(yè)緩存器起到用于從相應(yīng)的比特線BL檢測(cè)數(shù)據(jù)的檢測(cè)電路的作用，或者 起到用于臨時(shí)保存將被提供給相應(yīng)的比特線BL的數(shù)據(jù)的數(shù)據(jù)鎖存器的作用。
此外，響應(yīng)于列選擇地址YADD，頁(yè)緩存器中的一個(gè)通過(guò)數(shù)據(jù)線DL連接到輸入/輸 出緩存器500。輸入/輸出緩存器500向外部端子發(fā)送數(shù)據(jù)，或從外部端子接收數(shù)據(jù)。
在單元陣列100中，驅(qū)動(dòng)器塊300選擇并驅(qū)動(dòng)普通字線WL (圖3和5中)和偽字 線(dummy word line)DWL(圖3和圖5)。地址寄存器400對(duì)外部地址TADD進(jìn)行解碼，并隨 后生成行地址RADD和列選擇地址YADD。行地址RADD被提供給驅(qū)動(dòng)器塊300，而列選擇地 址YADD被提供給頁(yè)緩存塊200。 控制電路600響應(yīng)于控制命令CO匪生成對(duì)器件的組件(即，單元陣列100、頁(yè)緩存 塊200、驅(qū)動(dòng)器塊300和地址寄存器400)的控制信號(hào)。也就是說(shuō)，控制電路600生成使得非 易失性半導(dǎo)體存儲(chǔ)器件能夠執(zhí)行編程、擦除和數(shù)據(jù)讀取操作的控制信號(hào)。并且，電壓生成器 700輸出執(zhí)行器件的各種操作所需的各種電壓VHG。 電壓VHG包括編程電壓Vpgm、通過(guò)(pass)電壓Vpass、參考電壓Vr和讀取電壓 Vread。在非易失性半導(dǎo)體存儲(chǔ)器件的編程操作期間，編程電壓Vpgm被施加到被選擇的存 儲(chǔ)單元，而通過(guò)電壓Vpass被施加到?jīng)]被選擇的存儲(chǔ)單元。在非易失性存儲(chǔ)器件的讀取操 作期間，參考電壓Vr被施加到被選擇的存儲(chǔ)單元，而讀取電壓Vread被施加到?jīng)]被選擇的 存儲(chǔ)單元。 現(xiàn)在將說(shuō)明根據(jù)本發(fā)明的示范實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的單元串110 的結(jié)構(gòu)。圖3是示出圖2的單元陣列100和驅(qū)動(dòng)器塊300的示范配置的電路圖。
圖3中，在單元陣列100中僅僅示出了單個(gè)比特線BL(代表多個(gè)比特線BL)和單 個(gè)單元串IIO(代表多個(gè)單元串110)。并且，存儲(chǔ)單元MC1 MC32以及第一和第二偽單元 DC1和DC2被示出，作為單元陣列100的示范配置的第一部分。在圖3中示出的配置是作為 一個(gè)例子提供的。本發(fā)明的范圍并不僅限于這種特定配置。 參照?qǐng)D3，單元陣列IOO包括以恒定間隔排列的多個(gè)比特線BL和多個(gè)單元串110， 每個(gè)單元串IIO都連接到相應(yīng)的比特線BL。每個(gè)單元串包括多個(gè)非易失性存儲(chǔ)單元MC1 MC32、第一和第二選擇晶體管SG1和SG2、以及第一和第二偽單元DC1和DC2，它們都串行連 接在單元串中。 存儲(chǔ)單元MC1 MC32都是電可編程和可擦除的。第一選擇晶體管SG1位于單元串 110的一端，并且響應(yīng)于串選擇信號(hào)SSL將存儲(chǔ)單元MC1 MC32連接到比特線BL。第二選 擇晶體管SG2位于單元串110的另一端，并且響應(yīng)于接地選擇信號(hào)GSL將存儲(chǔ)單元MC1 MC32連接到源極線SL。 通常，第一和第二選擇晶體管SG1和SG2的每個(gè)的柵極寬度(gate width)最好大 于形成存儲(chǔ)單元MC1 MC32的晶體管的柵極寬度。 第一和第二偽單元DC1和DC2不用于存儲(chǔ)數(shù)據(jù)。第一偽單元DC1插入(interpose) 在第一選擇晶體管SG1和存儲(chǔ)單元MC1之間，并且串行連接到第一選擇晶體管SG1和存儲(chǔ) 單元MC1，而第二偽單元DC2插入在第二選擇晶體管SG2和存儲(chǔ)單元MC32之間，并且串行連接到第二選擇晶體管SG2和存儲(chǔ)單元MC32。在本示范實(shí)施例中，形成第一和第二偽單 元DC1和DC2的晶體管的尺寸與形成存儲(chǔ)單元MC1 MC32的晶體管相同。第一和第二偽 單元DC1和DC2的使用提高了左側(cè)和右側(cè)的存儲(chǔ)單元MC1和MC32的電穩(wěn)定性的統(tǒng)一性 (uniformity) ，MC1和MC32的每一個(gè)位于單元串的相應(yīng)的一端。結(jié)果，存儲(chǔ)單元MC1和MC32 的電穩(wěn)定性與排列在存儲(chǔ)單元MC1和MC32之間的存儲(chǔ)單元MC2 MC31的電穩(wěn)定性相似。
因此，在包括根據(jù)上述本發(fā)明的示范實(shí)施例的單元串結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ) 器件中，相鄰存儲(chǔ)單元的物理?xiàng)l件得到了均衡。結(jié)果，在該器件的所有存儲(chǔ)單元中可以使用 相同的編程工作特性來(lái)執(zhí)行數(shù)據(jù)編程操作。類(lèi)似地，在該器件的所有存儲(chǔ)單元中可以使用 相同的擦除工作特性來(lái)執(zhí)行數(shù)據(jù)擦除操作。 雖然在本說(shuō)明的示范實(shí)施例中單元串110包括32個(gè)存儲(chǔ)單元(存儲(chǔ)單元MC1 MC32)，但是單元串也可以包括16或64個(gè)存儲(chǔ)單元。 驅(qū)動(dòng)器塊300包括普通字線驅(qū)動(dòng)器310以及第一和第二偽字線驅(qū)動(dòng)器330和350。
普通字線驅(qū)動(dòng)器310適合用于激活普通字線WL1 WL32中的任何一個(gè)。當(dāng)普通 字線驅(qū)動(dòng)器310激活被選擇的普通字線時(shí)，被選擇的普通字線選通相應(yīng)的存儲(chǔ)單元。例如， 當(dāng)被選擇的普通字線是WL1時(shí)，被選擇的普通字線WL1選通存儲(chǔ)單元MC1。當(dāng)普通字線驅(qū) 動(dòng)器310被使能時(shí)，它激活普通字線WL1 WL32中的一個(gè)。普通字線驅(qū)動(dòng)器310根據(jù)行地 址RADD〈5:1>選擇激活哪個(gè)普通字線。并且，當(dāng)?shù)谝缓偷诙巫志€驅(qū)動(dòng)器330和350被使 能時(shí)，它們分別激活第一和第二偽字線DWL1和DWL2。第一和第二偽字線DWL1和DWL2分別 選通第一和第二偽單元DC1和DC2。 當(dāng)對(duì)應(yīng)于塊解碼器370的行地址RADD〈n:6〉被生成時(shí)，塊解碼器370向普通字線 驅(qū)動(dòng)器310以及向第一和第二偽字線驅(qū)動(dòng)器330和350提供塊選擇信號(hào)BKSN。在接收到 塊選擇信號(hào)BKSN之后，普通字線驅(qū)動(dòng)器310以及第一和第二偽字線驅(qū)動(dòng)器330和350將響 應(yīng)于地址使能信號(hào)ADDEN而被使能。也就是說(shuō)，只有在接收到BKSN之后，普通字線驅(qū)動(dòng)器 310以及第一和第二偽字線驅(qū)動(dòng)器330才響應(yīng)于ADDEN而被使能。普通字線驅(qū)動(dòng)器310以 及第一和第二偽字線驅(qū)動(dòng)器330和350從控制電路600 (圖2)接收地址使能信號(hào)ADDEN。
因此，在本示范實(shí)施例中，當(dāng)普通字線WL1 WL32之一被激活時(shí)，第一和第二偽字 線DWL1和DWL2也被激活。 此外，在本示范實(shí)施例中，在測(cè)試操作期間，第一和第二偽字線DWL1和DWL2可以 分別被獨(dú)立地激活。在測(cè)試信號(hào)MTEST被激活并且被提供給第一和第二偽字線驅(qū)動(dòng)器330 和350的測(cè)試模式中，第一和第二偽字線驅(qū)動(dòng)器330和350分別響應(yīng)于第一和第二偽地址 DMADD1和DMADD2而被使能。這樣，第一和第二偽字線DWL1和DWL2可以相互獨(dú)立地、且獨(dú) 立于普通字線WL1 WL32而被激活。 由于第一和第二偽字線DWL1和DWL2可以相互獨(dú)立地、且獨(dú)立于普通字線WL1 WL32而被激活，因此可以執(zhí)行對(duì)與第一和第二偽單元DC1和DC2相鄰的存儲(chǔ)單元MC1和 MC32的各種測(cè)試功能。 第一和第二偽地址DMADD1和DMADD2可以是行地址RADD〈n: 1>中的特定的地址 位，或者是附加的地址位。 根據(jù)另一個(gè)示范實(shí)施例，第一和第二偽字線驅(qū)動(dòng)器330和350響應(yīng)于塊選擇信號(hào) BKSN而被使能。當(dāng)?shù)谝缓偷诙巫志€驅(qū)動(dòng)器330和350被使能時(shí)，第一和第二偽字線DWL1和DWL2被激活。 在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，第一和第二偽字線DWL1和DWL2在被激 活時(shí)可以具有與普通字線WL1 WL32被激活時(shí)不同的電壓電平。圖4示出了圖2和圖3 示出的非易失性半導(dǎo)體存儲(chǔ)器件的示范實(shí)施例的各種操作模式中線的電壓電平。
參照?qǐng)D4，在擦除操作期間，分別施加到存儲(chǔ)單元MC1 MC32、第一偽單元DC1和 第二偽單元DC2的普通字線WL1 WL32、第一偽字線DWL1、和第二偽字線DWL2的電壓被設(shè) 置為0V。在編程操作期間，與被選擇的存儲(chǔ)單元相對(duì)應(yīng)的普通字線具有編程電壓Vpgm。并 且，在編程操作期間，第一偽字線DWL1、第二偽字線DWL2以及與每個(gè)沒(méi)被選擇的存儲(chǔ)單元 相對(duì)應(yīng)的普通字線都具有通過(guò)電壓Vpass。 在讀取操作或與編程和擦除操作相關(guān)聯(lián)的驗(yàn)證操作期間，普通字線WL1 WL32中 被選擇的字線具有參考電壓Vr，而普通字線WLl WL32中沒(méi)被選擇的字線每一個(gè)具有讀 取電壓Vread。在這些操作的任意一個(gè)期間，偽字線DWL1和DWL2每個(gè)都具有比讀取電壓 Vread大的電壓Vread+a 。如此處所使用的，a是大于0的整數(shù)。 偽字線DWL1和DWL2每個(gè)具有大于沒(méi)被選擇的普通字線的電壓的電壓是因?yàn)樵隍?yàn) 證操作期間必需使用第一和第二偽單元DC1和DC2來(lái)防止數(shù)據(jù)失真。 圖5是示出圖2的單元陣列100和驅(qū)動(dòng)器塊300的另一個(gè)示范配置的電路圖。圖 5的示范實(shí)施例的驅(qū)動(dòng)器塊300'與圖3的示范實(shí)施例的驅(qū)動(dòng)器塊300類(lèi)似。但是，在圖5 的示范實(shí)施例中，第一和第二偽字線DWL1和DWL2兩者都由單個(gè)偽字線驅(qū)動(dòng)器330'控制， 而在圖3的示范實(shí)施例中，第一和第二偽字線DWL1和DWL2可以分別由第一和第二偽字線 驅(qū)動(dòng)器330和350獨(dú)立地控制。此外，當(dāng)測(cè)試信號(hào)MTEST被激活時(shí)(即，在測(cè)試模式中)，偽 字線驅(qū)動(dòng)器330'響應(yīng)于偽地址DMADD而被使能，并且第一和第二偽字線DWL1和DWL2在偽 字線驅(qū)動(dòng)器330'被使能時(shí)都被激活。 圖5的示范實(shí)施例中的存儲(chǔ)單元MC1 MC32、第一和第二偽單元DC1和DC2以及 第一和第二選擇晶體管SG1和SG2的結(jié)構(gòu)與圖3中的示范實(shí)施例相同。并且，圖5的示范 實(shí)施例中的存儲(chǔ)單元MC1 MC32、第一和第二偽單元DC1和DC2以及第一和第二選擇晶體 管SG1和SG2的排列與圖3中的示范實(shí)施例相同，除了第二偽字線DWL2被連接到第一偽字 線DWL1，并且如上所述是由偽字線驅(qū)動(dòng)器330'控制。類(lèi)似地，在參照?qǐng)D4說(shuō)明的操作模式 期間普通字線WL1 WL32以及偽字線DWL1 DWL2的電壓電平在圖5的示范實(shí)施例與圖3 的示范實(shí)施例中的相同。由于圖5的示范實(shí)施例中的上述特性與圖3的示范實(shí)施例相同， 因此下文中將不包含對(duì)這些特性的再次說(shuō)明。 圖5的示范實(shí)施例的電路體系結(jié)構(gòu)和控制操作比圖3的示范實(shí)施例簡(jiǎn)單，并且圖 5的示范實(shí)施例所要求的布線域(layout area)不像圖3的示范實(shí)施例所要求的那樣大。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，第一偽單元被插入在第一選擇晶體管和 第一存儲(chǔ)單元(例如，MC1)之間，并且被串行連接到第一選擇晶體管和第一存儲(chǔ)單元，而第 二偽單元被插入在第二選擇晶體管和最后一個(gè)存儲(chǔ)單元(例如，MC32)之間，并且被串行連 接到第二選擇晶體管和最后一個(gè)存儲(chǔ)單元。形成第一和第二偽單元的晶體管與形成存儲(chǔ)單 元的晶體管尺寸相同。于是，在具有本發(fā)明的單元串結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器件中，每 個(gè)存儲(chǔ)單元具有和與其相鄰的單元相同的物理?xiàng)l件。結(jié)果，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ) 器件可以在器件的所有存儲(chǔ)單元中使用相同的編程工作特性來(lái)操作，并且在器件的所有存
7儲(chǔ)單元中使用相同的擦除工作特性來(lái)操作。 雖然按照本發(fā)明的示范實(shí)施例說(shuō)明了本發(fā)明，但是本發(fā)明并不限于示范實(shí)施例。 本領(lǐng)域的技術(shù)人員應(yīng)該理解，在不脫離本發(fā)明的范圍的前提下，可以對(duì)示范實(shí)施例進(jìn)行各 種替換、修改和改變。因此，本發(fā)明的意圖并不局限于所公開(kāi)的示范實(shí)施例，而是本發(fā)明旨 在包含落在所附權(quán)利要求書(shū)的范圍內(nèi)的所有實(shí)施例。
權(quán)利要求
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括系列連接的一串第一至第N非易失性存儲(chǔ)單元，連接在第一和第二選擇晶體管之間；第一和第二偽單元，分別介于第一選擇晶體管與第一非易失性存儲(chǔ)單元之間、以及第二選擇晶體管與第N非易失性存儲(chǔ)單元之間；其中每個(gè)非易失性存儲(chǔ)單元由相應(yīng)的普通字線選通，而且第一和第二偽單元中的每一個(gè)由相應(yīng)的偽字線選通；以及驅(qū)動(dòng)器塊，包括普通字線驅(qū)動(dòng)器和偽字線驅(qū)動(dòng)器，偽字線驅(qū)動(dòng)器能夠相對(duì)于普通字線驅(qū)動(dòng)器獨(dú)立地與接收的地址相關(guān)地工作。
2. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中偽字線驅(qū)動(dòng)器向第一和第二偽 單元中的每一個(gè)施加偽字線電壓，其與非易失性半導(dǎo)體存儲(chǔ)器件執(zhí)行的多個(gè)操作相關(guān)地改 變。
3. 如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中在讀取操作期間，普通字線驅(qū) 動(dòng)器向與被所述地址選擇的非易失性存儲(chǔ)單元關(guān)聯(lián)的普通字線施加第一字線電壓，并向與 未被所述地址選擇的非易失性存儲(chǔ)單元關(guān)聯(lián)的普通字線施加第二字線電壓，而且偽字線驅(qū) 動(dòng)器向第一和第二偽單元施加比第二字線電壓更高的第三字線電壓。
4. 如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中在與編程或擦除操作關(guān)聯(lián)的驗(yàn) 證操作期間，普通字線驅(qū)動(dòng)器向與被所述地址選擇的非易失性存儲(chǔ)單元關(guān)聯(lián)的普通字線施 加第一字線電壓，并向與未被所述地址選擇的非易失性存儲(chǔ)單元關(guān)聯(lián)的普通字線施加第二 字線電壓，而且偽字線驅(qū)動(dòng)器向第一和第二偽單元施加比第二字線電壓更高的第三字線電 壓。
5. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中偽字線驅(qū)動(dòng)器包括與第一偽單 元關(guān)聯(lián)的第一偽字線驅(qū)動(dòng)器和與第二偽單元關(guān)聯(lián)的第二偽字線驅(qū)動(dòng)器。
6. 如權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一和第二偽字線驅(qū)動(dòng)器能夠 由所述地址單獨(dú)地尋址。
7. 如權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)器件，進(jìn)一步包括 塊解碼器，接收所述地址并向第一和第二偽字線驅(qū)動(dòng)器提供塊選擇信號(hào)。
8. 如權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一和第二偽字線驅(qū)動(dòng)器由所 述地址和施加的測(cè)試信號(hào)在測(cè)試模式操作期間獨(dú)立地激活。
9. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中非易失性存儲(chǔ)單元是NAND閃速 存儲(chǔ)單元。
10. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其中在擦除操作期間施加到第一 和第二偽單元的電壓等于施加到第一至第N非易失性存儲(chǔ)單元的電壓。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括系列連接的一串第一至第N非易失性存儲(chǔ)單元，連接在第一和第二選擇晶體管之間；第一和第二偽單元，分別介于第一選擇晶體管與第一非易失性存儲(chǔ)單元之間、以及第二選擇晶體管與第N非易失性存儲(chǔ)單元之間；其中每個(gè)非易失性存儲(chǔ)單元由相應(yīng)的普通字線選通，而且第一和第二偽單元中的每一個(gè)由相應(yīng)的偽字線選通；以及驅(qū)動(dòng)器塊，包括普通字線驅(qū)動(dòng)器和偽字線驅(qū)動(dòng)器，偽字線驅(qū)動(dòng)器能夠相對(duì)于普通字線驅(qū)動(dòng)器獨(dú)立地與接收的地址相關(guān)地工作。
文檔編號(hào)G11C16/06GK101751994SQ20091022287
公開(kāi)日2010年6月23日 申請(qǐng)日期2006年1月20日 優(yōu)先權(quán)日2005年9月9日
發(fā)明者姜東求, 林瀛湖, 邊大錫 申請(qǐng)人:三星電子株式會(huì)社