專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
傳統(tǒng)上，存在采用電源電勢(shì)VDD的1/2電壓作為位線的預(yù)充電電 壓的半VDD (HVDD)預(yù)充電方案。圖7示出基于常規(guī)的HVDD預(yù)充 電方案的DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的電路構(gòu)造。如圖7中所示， DRAM電路1具有存儲(chǔ)器單元(memory cell) 2、預(yù)充電電路3、讀出 放大器(senseamplifier)4、 HVDD電源5以及位線對(duì)D、 DB。提供電源 電勢(shì)VDD的1/2電勢(shì)(在下文中被描述為"1/2 VDD")的HVDD電 源5被連接至預(yù)充電電路3。在預(yù)充電操作期間預(yù)充電電路3將位線對(duì) D、 DB預(yù)充電到1/2 VDD。假設(shè)該1/2 VDD是基準(zhǔn)電壓。
將會(huì)使用圖8簡(jiǎn)明扼要地描述DRAM電路1的操作。在本示例中， 假設(shè)高電平數(shù)據(jù)被存儲(chǔ)在存儲(chǔ)器單元2中。為了方便起見(jiàn)，假設(shè)符號(hào) "WLO" 、 "SE"以及"PDL"表示它們各自的布線名稱并且同時(shí)表 示被輸出至布線的信號(hào)名稱。假設(shè)同樣適用于下文中的其它布線。
首先，在時(shí)間tl之前，字線信號(hào)WLO、讀出放大器控制信號(hào)SE 以及預(yù)充電控制信號(hào)PDL分別處于低電平。因此，存儲(chǔ)器單元2的存 儲(chǔ)器單元晶體管TrO截止并且讀出放大器4和預(yù)充電電路5的操作被停 止。此外，位線對(duì)DO、 DBO已經(jīng)被均衡并且預(yù)充電并且它們各自的 電勢(shì)被設(shè)置為1/2 VDD。
在時(shí)間tl，字線信號(hào)WLO被驅(qū)動(dòng)為高。這使得存儲(chǔ)器單元晶體 管TrO導(dǎo)通并且使得存儲(chǔ)器單元電容器CO的電荷被傳輸?shù)轿痪€DO。然后位線DO的電勢(shì)稍微地高于基準(zhǔn)電壓。在這樣的情況下高于電源電
壓VDD的電壓VPP被提供作為字線信號(hào)WLO的電勢(shì)。這意在確保存 儲(chǔ)器單元晶體管TrO被保持在導(dǎo)通狀態(tài)。
在時(shí)間t2，讀出放大器控制信號(hào)SE被驅(qū)動(dòng)為高并且讀出放大器4 進(jìn)行操作。這使得位線對(duì)DO、 DBO之間的電勢(shì)差被放大。通過(guò)外部 電路讀取該電勢(shì)差并且將其變成DRAM電路1的輸出數(shù)據(jù)。
在時(shí)間t3，字線信號(hào)WLO被驅(qū)動(dòng)為低并且預(yù)充電控制信號(hào)PDL 被驅(qū)動(dòng)為高。這使得存儲(chǔ)器單元晶體管TrO截止并且使得預(yù)充電電路3 開(kāi)始預(yù)充電操作。
在時(shí)間t4，預(yù)充電電路3的預(yù)充電操作使得位線對(duì)DO、 DBO被 均衡和預(yù)充電并且它們各自的電勢(shì)變?yōu)?/2VDD。
然而，基于此種HVDD預(yù)充電方案的DRAM電路1存在下述問(wèn) 題。首先，單元晶體管C0被連接至單元晶體管TrO的漏極和源極中的 一個(gè)。因此，當(dāng)高電平數(shù)據(jù)被保持在存儲(chǔ)器單元中時(shí)，單元晶體管C0 的充電的電荷在單元晶體管TrO的反偏壓(通常，接地電勢(shì))側(cè)泄漏。 因此，當(dāng)存儲(chǔ)器單元晶體管TrO導(dǎo)通時(shí)，從位線DO的1/2 VDD上升 的電勢(shì)變小了被泄露的電荷的量。隨著近年來(lái)電路微型化，此問(wèn)題已 經(jīng)變得日益顯著。相反地，當(dāng)?shù)碗娖綌?shù)據(jù)被保持在存儲(chǔ)器單元中時(shí)， 上述的電荷泄漏不會(huì)發(fā)生，并因此不存在關(guān)于數(shù)據(jù)保持特性的問(wèn)題。 即，存儲(chǔ)器單元的數(shù)據(jù)保持特性的裕量取決于當(dāng)讀取高電平數(shù)據(jù)時(shí)位 線的電勢(shì)從基準(zhǔn)電壓的上升的程度。通過(guò)降低基準(zhǔn)電壓增加此裕量。
接下來(lái)，制作工藝的微型化使得存儲(chǔ)器單元晶體管TrO的柵極擊 穿電壓減少。這防止當(dāng)字線信號(hào)WLO被驅(qū)動(dòng)為高時(shí)電壓VPP的電勢(shì) 增加。這導(dǎo)致當(dāng)高電平數(shù)據(jù)被寫(xiě)入存儲(chǔ)器單元2時(shí)高電平電勢(shì)到單元 電容器CO的不充分的寫(xiě)入。
7此外，在讀出放大器4的操作期間，構(gòu)成讀出放大器4的PMOS
晶體管和NMOS晶體管都僅被給予1/2 VDD作為它們的柵極電壓。因 此，當(dāng)電源電壓VDD下降時(shí)，其接近于晶體管的閾值電壓，使得讀出 放大器4的操作電壓變得不足。這使得讀出放大器4很難進(jìn)行操作。 這構(gòu)成了對(duì)于近年來(lái)趨向于減少的電源電壓來(lái)說(shuō)的缺點(diǎn)。
為了處理此問(wèn)題，正在開(kāi)發(fā)用于使基準(zhǔn)電壓低于1/2 VDD的方案。 當(dāng)保持高電平數(shù)據(jù)時(shí)降低基準(zhǔn)電壓允許存儲(chǔ)器單元的數(shù)據(jù)保持特性的 裕量增加。此種技術(shù)的一個(gè)示例是在日本專利特開(kāi)No.8-297974中描述 的技術(shù)。圖9示出日本專利特開(kāi)No.8-297974中的半導(dǎo)體存儲(chǔ)裝置10 的構(gòu)造。如圖9中所示，半導(dǎo)體存儲(chǔ)裝置10具有預(yù)充電電路21至24、 存儲(chǔ)器單元31至34以及讀出放大器41至44。預(yù)充電控制信號(hào)VBP 分別被輸入至預(yù)充電電路21至24。字線信號(hào)WLO分別被輸入至存儲(chǔ) 器單元31至34。讀出放大器控制信號(hào)SE分別被輸入至讀出放大器41 至44。預(yù)充電電路21、存儲(chǔ)器單元31以及讀出放大器41均被連接至 位線對(duì)Dl、 DB1。預(yù)充電電路22至24、存儲(chǔ)器單元32至34以及讀 出放大器42至44被同樣地分別連接至位線對(duì)D2、 DB2至D4、 DB4。 然而，只有預(yù)充電電路21具有下拉電路51。下拉電路51具有NMOS 晶體管Trll和Trl2。 NMOS晶體管Trll和Trl2分別被連接在位線對(duì) Dl和接地電壓GND之間和DB1和接地電壓GND之間。通過(guò)被輸入 到它們的柵極的均衡控制信號(hào)VEQ控制NMOS晶體管Trll和Trl2的 導(dǎo)通/截止。
將會(huì)使用圖10簡(jiǎn)明扼要地解釋半導(dǎo)體存儲(chǔ)裝置10的操作。在本 示例中，假設(shè)高電平數(shù)據(jù)被保持在存儲(chǔ)器單元電容器Cll中。在時(shí)間 tl，預(yù)充電控制信號(hào)VBP被驅(qū)動(dòng)為低。這時(shí)，各位線對(duì)Dl、 DB1至 D4、 DB4已經(jīng)被預(yù)充電到電壓VBL。
在時(shí)間t2至t4期間，字線信號(hào)WLO被保持為高。這使得被保持在存儲(chǔ)器單元31至34中的數(shù)據(jù)被讀取到位線對(duì)D1、DB1至D4、DB4。 在時(shí)間t3至t5期間，讀出放大器控制信號(hào)SE被保持為高，這使得讀 出放大器41至44進(jìn)行操作。讀出放大器41至44放大被讀取到各位 線的數(shù)據(jù)。在讀取的數(shù)據(jù)中，被選擇的位線對(duì)的數(shù)據(jù)被讀取到外部電 路并且變成半導(dǎo)體存儲(chǔ)裝置10的輸出數(shù)據(jù)。
在時(shí)間t6至t7 (時(shí)段TEQG)，均衡控制信號(hào)VEQ被保持為高。 這導(dǎo)致位線對(duì)Dl、 DB1的電勢(shì)變成接地電勢(shì)GND。在時(shí)間t8，預(yù)充 電控制信號(hào)VBP被驅(qū)動(dòng)為高。這使得預(yù)充電和均衡被執(zhí)行。預(yù)充電和 均衡操作使得所有的位線對(duì)D1、 DB1至D4、 DB4，即，經(jīng)由預(yù)充電控 制信號(hào)線連接總共八條位線并且使得電荷被共享。結(jié)果，由于位線對(duì) D1、DB1被放電，所以八條位線的電勢(shì)變成3/8 VDD，其低于1/2 VDD。 使用此3/8 VDD作為基準(zhǔn)電壓避免上述問(wèn)題。
為了使得基準(zhǔn)電壓下降到1/2 VDD以下，日本專利特開(kāi) No.8-297974的半導(dǎo)體存儲(chǔ)裝置10將位線對(duì)Dl、 DB1連接至接地電勢(shì) GND以便于產(chǎn)生放電。這要求除了通常的讀取/寫(xiě)入的一個(gè)周期操作之 外還要求圖IO中的時(shí)段TEQG并且提供了在使半導(dǎo)體存儲(chǔ)裝置更快地 進(jìn)行操作方面的缺點(diǎn)。
發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面是半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置包括基 準(zhǔn)電壓電路，該基準(zhǔn)電壓電路提供基準(zhǔn)電壓；第一存儲(chǔ)器電路，該第 一存儲(chǔ)器電路被連接至第一字線；以及第二存儲(chǔ)器電路，該第二存儲(chǔ) 器電路被連接至第二字線，當(dāng)?shù)谝淮鎯?chǔ)器電路和第二存儲(chǔ)器電路中的 任何一個(gè)被選擇時(shí)執(zhí)行讀取/寫(xiě)入操作，其中第一存儲(chǔ)器電路和第二存 儲(chǔ)器電路均包括多個(gè)存儲(chǔ)器單元；多個(gè)位線對(duì)，所述多個(gè)位線對(duì)用于 讀取被存儲(chǔ)在多個(gè)存儲(chǔ)器單元中的數(shù)據(jù)；預(yù)充電電路，該預(yù)充電電路 連接基準(zhǔn)電壓電路和多條位線以預(yù)充電多個(gè)位線對(duì)；讀出放大器電路， 當(dāng)進(jìn)行選擇時(shí)該讀出放大器電路放大多個(gè)位線對(duì)當(dāng)中的電勢(shì)差；以及下拉電路，該下拉電路將多個(gè)位線對(duì)中的任何一個(gè)降低到低于基準(zhǔn)電 壓的下拉電壓，在第一存儲(chǔ)器電路被選擇并且第二存儲(chǔ)器電路沒(méi)有被 選擇的期間的讀取/寫(xiě)入操作期間，第二存儲(chǔ)器電路的下拉電路將位線 對(duì)下降到下拉電壓，并且在讀取/寫(xiě)入操作時(shí)段之后的預(yù)充電時(shí)段，第 一存儲(chǔ)器電路和第二存儲(chǔ)器電路的預(yù)充電電路將多個(gè)位線對(duì)分別連接 至基準(zhǔn)電壓電路。
本發(fā)明的另一方面是半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置被提供 有被選擇的第一讀出放大器；第一位線對(duì)，該第一位線對(duì)與第一讀出 放大器耦接；第一存儲(chǔ)器單元，該第一存儲(chǔ)器單元與第一位線對(duì)中的 任何一個(gè)耦接；第一字線，該第一字線與第一存儲(chǔ)器單元耦接；第一
均衡電路，該第一均衡電路與第一位線對(duì)耦接；未選擇的第二讀出放 大器；第二位線對(duì)，該第二位線對(duì)與第二讀出放大器耦接；第二存儲(chǔ) 器單元，該第二存儲(chǔ)器單元與第二位線對(duì)中的任何一個(gè)耦接；第二字 線，該第二字線與第二存儲(chǔ)器單元耦接；第二均衡電路，該第二均衡 電路被耦接在第二位線對(duì)之間；下拉電路，該下拉電路與第二位線對(duì) 耦接；以及控制電路，該控制電路在第一讀出放大器被激活之前激活 下拉電路并且在除了下拉電路被激活期間的時(shí)段之外的任何時(shí)段同時(shí) 激活第一均衡電路和第二均衡電路。
根據(jù)根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在讀取/寫(xiě)入操作時(shí)段未選擇 的第二存儲(chǔ)器電路的位線對(duì)的電壓被降低到下拉電壓。在預(yù)充電時(shí)段
所選擇的第一存儲(chǔ)器電路的位線對(duì)被連接至未選擇的第二存儲(chǔ)器電路 的位線對(duì)并且進(jìn)行電荷共享。這消除了被選擇的第一存儲(chǔ)器電路執(zhí)行 將位線對(duì)降低到下拉電壓的操作的必要性。
本發(fā)明能夠改進(jìn)數(shù)據(jù)保持特性同時(shí)防止半導(dǎo)體存儲(chǔ)裝置的速度減少。
圖1是根據(jù)實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的構(gòu)造的示例； 圖2是根據(jù)實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的操作的時(shí)序圖； 圖3是根據(jù)實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的操作的波形圖； 圖4是根據(jù)實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的構(gòu)造的示例； 圖5是根據(jù)實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的構(gòu)造的示例； 圖6是根據(jù)另一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)造的示例； 圖7是傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置的構(gòu)造的示例； 圖 8 是傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置的操作的波形圖； 圖9是傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置的構(gòu)造的示例；以及 圖IO是傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置的操作的時(shí)序圖。
具體實(shí)施方式
實(shí)施例1
在下文中，將會(huì)參考附圖詳細(xì)地描述應(yīng)用了本發(fā)明的具體實(shí)施例
1。本實(shí)施例1是本發(fā)明被應(yīng)用于DRAM電路的情況。圖1示出本實(shí) 施例1的半導(dǎo)體存儲(chǔ)裝置100的構(gòu)造的示例。
如圖1中所示，半導(dǎo)體存儲(chǔ)裝置IOO具有存儲(chǔ)器電路單元MCI和 MC2，以及基準(zhǔn)電壓控制電路500。基準(zhǔn)電壓控制電路500具有基準(zhǔn)電 壓提供電路300。此外，基準(zhǔn)電壓控制電路500將預(yù)充電控制信號(hào) PDLll、 PDL12、 PDL21以及PDL22輸出至預(yù)充電電路130、 140、 240 以及230，稍后將會(huì)對(duì)其分別進(jìn)行描述。此外，基準(zhǔn)電壓控制電路500 將下拉控制信號(hào)PDG11和PDL22分別輸出至下拉電路150和250，稍 后將會(huì)對(duì)其進(jìn)行描述。
存儲(chǔ)器電路單元MC1具有讀出放大器區(qū)域SAEG11和SAE12，以 及單元陣列板CAPIO。存儲(chǔ)器電路單元MC2具有讀出放大器區(qū)域 SAE21和SAEG22，以及單元陣列板CAP20?；鶞?zhǔn)電壓提供電路300 輸出Vref作為基準(zhǔn)電壓并且通過(guò)基準(zhǔn)電壓提供布線310將基準(zhǔn)電壓 Vref提供給各個(gè)讀出放大器區(qū)域。假設(shè)電阻器R301至R320是基準(zhǔn)電壓提供布線310所擁有的布線電阻器并且假定所述電阻器在本實(shí)施例1中只有可忽略的大小的電阻值。
在這里，假設(shè)"單元陣列板"指被連接至一條所選擇的字線的存
儲(chǔ)單元組。因此，例如，當(dāng)被連接至單元陣列板CAP10的字線WL10被選擇(字線信號(hào)WL10被驅(qū)動(dòng)為高)時(shí)，被連接至單元陣列板CAP20的字線WL20是未選擇的(字線信號(hào)WL20保持低)。在下文中，被連接至被選擇的字線的單元陣列板將會(huì)被稱為"選擇的單元陣列板"并且被連接至任何其它的未選擇的字線的單元陣列板將會(huì)被稱為"未選擇的單元陣列板"。
讀出放大器區(qū)域SAEG11具有讀出放大器110、預(yù)充電電路130以及下拉電路150。讀出放大器110、預(yù)充電電路130、下拉電路150以及單元陣列板CAP10被連接至位線對(duì)Dll、 DBll。
讀出放大器區(qū)域SAE12具有讀出放大器120和預(yù)充電電路140。讀出放大器120、預(yù)充電電路140以及單元陣列板CAP10被連接至位線對(duì)D12、 DB12。
單元陣列板CAP10具有存儲(chǔ)器單元161和162。存儲(chǔ)器單元161具有單元晶體管Tr161和單元電容器C161。存儲(chǔ)器單元162具有單元晶體管Trl62和單元電容器C162。單元晶體管Trl61被連接在位線Dl 1和單元電容器C161之間。單元晶體管Trl62被連接在位線D12和單元電容器C162之間。字線信號(hào)WL10被輸入至單元晶體管Trl61和Trl62的各自的柵極。當(dāng)字線信號(hào)WL10被驅(qū)動(dòng)為高時(shí)，存儲(chǔ)器單元161和162將保持的數(shù)據(jù)分別傳輸?shù)轿痪€Dll和D12。字線信號(hào)WL10是其高電平對(duì)應(yīng)于高于電源電壓VDD的電壓VPP并且其低電平對(duì)應(yīng)于接地電壓GND的信號(hào)。此外，假設(shè)同樣適用于其它的字線信號(hào)。
讀出放大器IIO根據(jù)讀出放大器控制信號(hào)SE11將由從存儲(chǔ)器單元
12161傳輸?shù)臄?shù)據(jù)引起的位線對(duì)Dll、 DB11之間的電勢(shì)差從電源電壓VDD放大到接地電壓GND。讀出放大器120根據(jù)讀出放大器控制信號(hào)SE12將由從存儲(chǔ)器單元162傳輸?shù)臄?shù)據(jù)引起的位線對(duì)D12、 DB12之間的電勢(shì)差從電源電壓VDD放大到接地電壓GND。讀出放大器控制信號(hào)SEll是其高電平對(duì)應(yīng)于電源電壓VDD并且其低電平對(duì)應(yīng)于接地電壓GND的信號(hào)。假設(shè)同樣適用于其它的讀出放大器控制信號(hào)。
預(yù)充電電路130具有NMOS晶體管Trl31至Trl33。 NMOS晶體管Trl31被連接在位線對(duì)D11、 DBll之間。NMOS晶體管Trl32被連接在位線Dll和基準(zhǔn)電壓提供布線310之間。NMOS晶體管Trl33被連接在位線DB11和基準(zhǔn)電壓提供布線310之間。預(yù)充電控制信號(hào)PDL11被輸入至NMOS晶體管Trl31至Trl33的各自的柵極。預(yù)充電控制信號(hào)PDL11是其高電平對(duì)應(yīng)于電源電壓VDD并且其低電平對(duì)應(yīng)于接地電壓GND的信號(hào)。此外，假設(shè)同樣適用于其它的預(yù)充電控制信號(hào)。
當(dāng)預(yù)充電控制信號(hào)PDL11被驅(qū)動(dòng)為高時(shí)，NMOS晶體管Trl31至Trl33導(dǎo)通。因此，位線Dll和DBll、以及基準(zhǔn)電壓提供布線310被短路，并且預(yù)充電操作和均衡操作被執(zhí)行。因此，預(yù)充電電路130還同時(shí)具有作為均衡電路的功能。這也同樣適用于其它的預(yù)充電電路。
預(yù)充電電路140具有NMOS晶體管Trl41至Trl43。 NMOS晶體管Trl41被連接在位線對(duì)D12、 DB12之間。NMOS晶體管Trl42被連接在位線D12和基準(zhǔn)電壓提供布線310之間。NMOS晶體管Trl43被連接在位線DB12和基準(zhǔn)電壓提供布線310之間。預(yù)充電控制信號(hào)PDL12被輸入至NMOS晶體管Trl41至Trl43的各自的柵極。
當(dāng)預(yù)充電控制信號(hào)PDL12被驅(qū)動(dòng)為高時(shí)，NMOS晶體管Trl41至Trl43導(dǎo)通。因此，位線D12和DB12、以及基準(zhǔn)電壓提供布線310被短路并且預(yù)充電操作和均衡操作被執(zhí)行。下拉電路150具有NMOS晶體管Trl51和Trl52。 NMOS晶體管Trl51被連接在位線Dll和接地電壓GND之間。NMOS晶體管Trl52被連接在位線DBll和接地電壓GND之間。下拉控制信號(hào)PDGll被輸入至NMOS晶體管Trl51和Trl52的各自的柵極。下拉控制信號(hào)PDGll是其高電平對(duì)應(yīng)于電源電壓VDD并且其低電平對(duì)應(yīng)于接地電壓GND的信號(hào)。此外，假設(shè)同樣適用于其它的下拉控制信號(hào)。
當(dāng)下拉控制信號(hào)PDGll被驅(qū)動(dòng)為高時(shí)，NMOS晶體管Trl51和Trl52導(dǎo)通。因此，位線Dll和DBll被連接至接地電壓GND并且被固定在接地電壓GND。 g卩，被保持在位線Dll和DBll的寄生電容中的電荷被放電。
為了簡(jiǎn)化附圖和操作的說(shuō)明，在圖1中的單元陣列板CAPIO中僅描述了被連接至字線WL10的存儲(chǔ)器單元161和162。但是，在字線WL10的延伸方向上不僅可以提供存儲(chǔ)器單元161和162而且可以進(jìn)一步提供多個(gè)存儲(chǔ)器單元。在這樣的情況下，存在分別被連接至這些存儲(chǔ)器單元的位線對(duì)、讀出放大器、預(yù)充電電路以及下拉電路。
讀出放大器區(qū)域SAEG22具有讀出放大器210、預(yù)充電電路230以及下拉電路250。讀出放大器210、預(yù)充電電路230、下拉電路250以及單元陣列板CAP20被連接至位線對(duì)D22、 DB22。
讀出放大器區(qū)域SAE21具有讀出放大器220和預(yù)充電電路240。讀出放大器220、預(yù)充電電路240以及單元陣列板CAP20被連接至位線對(duì)D21、 DB21。
單元陣列板CAP20具有存儲(chǔ)器單元261和262。存儲(chǔ)器單元261具有單元晶體管Tr261和單元電容器C261。存儲(chǔ)器單元262具有單元晶體管Tr262和單元電容器C262。單元晶體管Tr261被連接在位線D21和單元電容器C261之間。單元晶體管Tr262被連接在位線DB22和單元電容器C262之間。字線信號(hào)WL20被輸入至單元晶體管Tr261和Tr262的各自的柵極。當(dāng)字線信號(hào)WL20被驅(qū)動(dòng)為高時(shí)，存儲(chǔ)器單元261和262將保持的數(shù)據(jù)分別傳輸?shù)轿痪€D21和D22。
讀出放大器210根據(jù)讀出放大器控制信號(hào)SE22將由從存儲(chǔ)器單元262傳輸?shù)臄?shù)據(jù)引起的位線對(duì)D22、 DB22之間的電勢(shì)差從電源電壓VDD放大到接地電壓GND。讀出放大器220根據(jù)讀出放大器控制信號(hào)SE21將由從存儲(chǔ)器單元261傳輸?shù)臄?shù)據(jù)引起的位線對(duì)D21、 DB21之間的電勢(shì)差從電源電壓VDD放大到接地電壓GND。
預(yù)充電電路230具有NMOS晶體管Tr231至Tr233。 NMOS晶體管Tr231被連接在位線對(duì)D22、 DB22。 NMOS晶體管Tr232被連接在位線D22和基準(zhǔn)電壓提供布線310之間。NMOS晶體管Tr233被連接位線DB22和基準(zhǔn)電壓提供布線310之間。預(yù)充電控制信號(hào)PDL22被輸入至NMOS晶體管Tr231至Tr233的各自的柵極。
當(dāng)預(yù)充電控制信號(hào)PDL22被驅(qū)動(dòng)為高時(shí)，NMOS晶體管Tr231至Tr233導(dǎo)通。因此，位線D22和DB22，以及基準(zhǔn)電壓提供布線310被短路，并且預(yù)充電操作和均衡操作被執(zhí)行。
預(yù)充電電路240具有NMOS晶體管Tr241至Tr243。 NMOS晶體管Tr241被連接在位線對(duì)D21、 DB21之間。NMOS晶體管Tr242被連接在位線D21與基準(zhǔn)電壓提供布線310之間。NMOS晶體管Tr243被連接在位線DB21與基準(zhǔn)電壓提供布線310之間。預(yù)充電控制信號(hào)PDL21被輸入至NMOS晶體管Trl241至Tr243的各自的柵極。
當(dāng)預(yù)充電控制信號(hào)PDL21被驅(qū)動(dòng)為高時(shí)，NMOS晶體管Tr241至Tr243導(dǎo)通。因此，位線D21和DB21，以及基準(zhǔn)電壓提供布線310被短路，并且預(yù)充電操作和均衡操作被執(zhí)行。
15下拉電路250具有NMOS晶體管Tr251和Tr252。 NMOS晶體管Tr251被連接在位線D22和接地電壓GND之間。NMOS晶體管Tr252被連接在位線DB22和接地電壓GND之間。下拉控制信號(hào)PDG22被輸入至NMOS晶體管Tr251和Tr252的各自的柵極。
當(dāng)下拉控制信號(hào)PDG22被驅(qū)動(dòng)為高時(shí)，NMOS晶體管Tr251和Tr252導(dǎo)通。因此，位線D22和DB22被連接至接地電壓GND并且被固定為接地電壓GND。即，在位線D22和DB22的寄生電容中保持的電荷被放電。
單元陣列板CAP20和單元陣列板CAP10除了存儲(chǔ)器單元261和262之外還可以在字線WL20的延伸方向具有多個(gè)存儲(chǔ)器單元，并且還可以存在被連接至這些存儲(chǔ)器單元的位線對(duì)、讀出放大器等等。
接下來(lái)，將會(huì)參考附圖詳細(xì)地描述半導(dǎo)體存儲(chǔ)裝置100的操作。圖2和圖3示出半導(dǎo)體存儲(chǔ)裝置100的操作時(shí)序圖。圖2示出各信號(hào)的時(shí)序圖并且圖3示出位線Dll、 DBll、 D12、 DB12、 D22以及DB22的電勢(shì)電平。假設(shè)圖2和圖3中的具有相同的附圖標(biāo)記的時(shí)間表示相同的時(shí)間。此外，假設(shè)圖3中的電源電壓VDD表示"高"的邏輯電平并且接地電壓GND表示"低"的邏輯電平。此外，在本實(shí)施例中，存儲(chǔ)器單元161和162保持高電平數(shù)據(jù)。
首先，在時(shí)間tl之前，所有的預(yù)充電控制信號(hào)PDLll、 PDL12、PDL21以及PDL22被保持高。因此，所有的預(yù)充電電路130、 140、 230以及240正在執(zhí)行預(yù)充電操作并且均衡操作。因此，位線對(duì)D11、DB11、D21、 DB21以及D22、 DB22的所有的電勢(shì)是基準(zhǔn)電壓Vref。
在時(shí)間tl，預(yù)充電控制信號(hào)PDLll、 PDL12、以及PDL22被驅(qū)動(dòng)為低。因此，預(yù)充電電路130、 140以及240停止預(yù)充電操作和均衡操
16作。
在時(shí)間t2，字線信號(hào)WL10被驅(qū)動(dòng)為高。因此，存儲(chǔ)器單元161
和162傳輸高電平數(shù)據(jù)。g卩，單元電容器C161和C162中保持的電荷 被傳輸?shù)轿痪€Dll和D12并且位線Dll和D12的電勢(shì)稍微地上升。由 于字線信號(hào)WL20保持低所以位線D21和D22的電勢(shì)沒(méi)有改變。此外， 下拉控制信號(hào)22被驅(qū)動(dòng)為高。因此，位線對(duì)D22、 DB22和接地電勢(shì) GND被連接在一起。因此，位線對(duì)D22、 DB22的電勢(shì)下降到接地電 壓GND。字線信號(hào)WL10和下拉控制信號(hào)22被驅(qū)動(dòng)為高的時(shí)序不特別 需要相同。
在時(shí)間t3，讀出放大器控制信號(hào)SE11和SE12被驅(qū)動(dòng)為高。因此， 讀出放大器110和120操作并且位線對(duì)D11、 DB11之間和D12、 DB12 之間的電勢(shì)差被放大。由于高電平數(shù)據(jù)被保持在存儲(chǔ)器單元161和162 中，因此位線Dll和D12的電勢(shì)上升到電源電壓VDD，而位線DBll 和DB12的電勢(shì)下降到接地電勢(shì)GND。
在時(shí)間t4，字線信號(hào)WL10被驅(qū)動(dòng)為低。因此，位線D11和D12、 以及存儲(chǔ)器單元161和162被切斷。此外，讀出放大器控制信號(hào)PDL11 和PDL12被驅(qū)動(dòng)為低。因此，讀出放大器110和120停止操作。此外， 下拉控制信號(hào)22被驅(qū)動(dòng)為低。因此，位線對(duì)D22、 DB22和接地電勢(shì) GND被切斷。字線信號(hào)WL10、讀出放大器控制信號(hào)PDL11和PDL12， 以及下拉控制信號(hào)22被驅(qū)動(dòng)為低的時(shí)序不特別需要相同。
在時(shí)間t5，預(yù)充電控制信號(hào)PDLll、 PDL12以及PDL22被再次驅(qū) 動(dòng)為高。因此，預(yù)充電電路130、 140以及230執(zhí)行預(yù)充電操作和均衡 操作。因此，位線對(duì)Dll、 DBll、 D12、 DB12、 D21、 DB21以及D22、 DB22被連接至基準(zhǔn)電壓提供布線310。因此，在位線對(duì)Dll、 DBll、 D12、 DB12、 D21、 DB21以及D22、 DB22當(dāng)中共享電荷。此共享的 電荷導(dǎo)致位線Dll、 DBll、 D12、 DB12、 D22以及DB22的電勢(shì)變成1/3 VDD。所有的字線信號(hào)WL20、讀出放大器控制信號(hào)SE21以及預(yù) 充電控制信號(hào)PDL21在時(shí)間tl至t5的時(shí)間段沒(méi)有發(fā)生變化。因此，位 線對(duì)D21、 DB21保持在原始的預(yù)充電電壓，g卩，基準(zhǔn)電壓Vref。因此， 如果基準(zhǔn)電壓Vref被設(shè)置為1/3 VDD，那么位線對(duì)D21、 DB21與上述
電荷共享無(wú)關(guān)并且在電勢(shì)中也沒(méi)有變化。
與上述操作相反，如果選擇字線WL20， g卩，選擇了單元陣列板 CAP20，則通過(guò)下拉電路150將未選擇的單元陣列板CAP10的位線對(duì) Dll、 DB11設(shè)置為接地電勢(shì)GND。然后，預(yù)充電電路230、 240以及 130執(zhí)行預(yù)充電操作和均衡操作并且以與上述操作相同的方式在位線 對(duì)Dll、 DBll、 D12、 DB12、 D21、 DB21以及D22、 DB22當(dāng)中共享 電荷。結(jié)果，位線Dll、 DBll、 D12、 DB12、 D22以及DB22的電勢(shì) 以與上述操作相同的方式變成1/3 VDD。
如上所述，在傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置IO中，在通過(guò)一個(gè)被選擇的 單元陣列板進(jìn)行預(yù)充電和均衡操作的期間，在被下拉到接地電勢(shì)GND 的位線對(duì)和其它的位線對(duì)之間共享電荷。因此，要求諸如圖10中的時(shí) 段TEQG的時(shí)段。然而，本實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置100將不同于 其字線信號(hào)被驅(qū)動(dòng)為高的被選擇的單元陣列板的未選擇的單元陣列板 的預(yù)定的位線對(duì)固定在接地電勢(shì)。當(dāng)被預(yù)充電并被均衡時(shí)，被選擇的 單元陣列板的位線對(duì)被連接至被固定在接地電勢(shì)的未選擇的單元陣列 板的預(yù)定的位線對(duì)。這消除了傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置10的諸如圖10 中的時(shí)段TEQG的時(shí)段的必要性并且使得能夠在位線對(duì)當(dāng)中共享電荷 并且將位線預(yù)充電到低于1/2 VDD的電勢(shì)。S卩，半導(dǎo)體存儲(chǔ)裝置100 不需要執(zhí)行通過(guò)被選擇的單元陣列板將預(yù)定的位線對(duì)的電壓降低到接 地電壓的操作。因此，消除了可能引起讀取/寫(xiě)入的一個(gè)周期操作中的 延遲的諸如時(shí)段TEQG的時(shí)段并且在使半導(dǎo)體存儲(chǔ)裝置100在高速度 下進(jìn)行操作方面也不再存在任何問(wèn)題。此外，這樣將位線預(yù)充電到低 電勢(shì)允許存儲(chǔ)器單元的高電平數(shù)據(jù)保持特性得以改進(jìn)。此外，在圖l的電路構(gòu)造中，下拉電路150和250使得位線對(duì)通 過(guò)兩個(gè)晶體管下降到接地電壓GND，但是可以使得位線對(duì)中的一個(gè)通 過(guò)一個(gè)晶體管下降到接地電壓GND。在這樣的情況下，當(dāng)通過(guò)預(yù)充電 操作和均衡操作在位線對(duì)Dll、 DBll、 D12、 DB12、 D21、 DB21以及 D22、 DB22當(dāng)中共享電荷時(shí)，每條位線的電勢(shì)被預(yù)充電到2/5 VDD。 因此，更改電路構(gòu)造使得更加容易地更改各條位線的預(yù)充電電勢(shì)的設(shè) 置。
此外，傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置IO具有下述關(guān)于設(shè)備的電路布局的 問(wèn)題。在傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置IO中，為每個(gè)預(yù)定數(shù)目的讀出放大器 和預(yù)充電組設(shè)置圖9中的下拉電路51和用于下拉電路51的控制電路。 在這里，在普通的半導(dǎo)體存儲(chǔ)裝置中，多個(gè)相同形狀的讀出放大器和 預(yù)充電電路被順序地安排在字線的延伸方向。因此，如果與半導(dǎo)體存 儲(chǔ)裝置10的情況相同在某些預(yù)充電電路中存在下拉電路51，那么可以 在不具有下拉電路的其它預(yù)充電電路中生成盲區(qū)(dead space)。這導(dǎo) 致產(chǎn)生關(guān)于半導(dǎo)體存儲(chǔ)裝置IO的電路的問(wèn)題，即芯片的電路的面積效 率劣化并且電路規(guī)模增加。
然而，在本實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置100中，能夠在字線的延 伸方向上順序地安排包括圖1中的下拉電路150和250的相同形狀的 讀出放大器區(qū)域SAEG11和SAEG22。這防止生成上述盲區(qū)。因此，能 夠防止芯片的面積效率劣化并且避免電路規(guī)模增加。
此外，在上述實(shí)施例中，由于與芯片布局有關(guān)的原因，位線對(duì)的 延伸方向中的單元陣列板的位線對(duì)元件被連接在一起以執(zhí)行上述電荷 共享操作。然而，代替位線對(duì)的延伸方向，字線的延伸方向中的單元
陣列板的位線可以被連接在一起以執(zhí)行電荷共享。因此，本實(shí)施例1 的半導(dǎo)體存儲(chǔ)裝置100沒(méi)有關(guān)于芯片布局的涉及未選擇的單元陣列板 的位線對(duì)應(yīng)被設(shè)置為接地電勢(shì)GND以執(zhí)行與被選擇的單元陣列板的位 線對(duì)的電荷共享的問(wèn)題。
19實(shí)施例2
在下文中，將會(huì)參考附圖詳細(xì)地描述本發(fā)明被應(yīng)用到的具體實(shí)施
例2。本實(shí)施例2和實(shí)施例1是本發(fā)明被應(yīng)用于DRAM電路的情況。 圖4示出本實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置200的構(gòu)造的示例。如圖4中 所示，半導(dǎo)體存儲(chǔ)裝置200具有存儲(chǔ)體(Bank)BKl、基準(zhǔn)電壓控制電路 500以及解碼器400。將會(huì)使用是單一存儲(chǔ)體的存儲(chǔ)體BK1說(shuō)明本實(shí)施 例2。
基準(zhǔn)電壓控制電路500以與實(shí)施例1相同的方式具有基準(zhǔn)電壓提 供電路300。此外，基準(zhǔn)電壓控制電路500以與實(shí)施例1中相同的方式 將下拉控制信號(hào)PDG11和PDG22輸出至讀出放大器區(qū)域SAEG11和 SAEG22的下拉電路。此外，基準(zhǔn)電壓控制電路500還將控制信號(hào) PDLll、 PDL12、 PDL21、 PDL22、 PDL31、 PDL32、 PDL41以及PDL42 輸出到讀出放大器區(qū)域SAEGll、 SAE12、 SAE21、 SAEG22的預(yù)充電 電路，并且進(jìn)一步輸出到讀出放大器區(qū)域SAE31、 SAE32、 SAE41以 及SAE42的預(yù)充電電路，將會(huì)稍后對(duì)其進(jìn)行描述。被分配了與圖1中 相同的附圖標(biāo)記的圖4中所示的構(gòu)造表示與圖1中所示的構(gòu)造相同或 者相似。
存儲(chǔ)體BK1具有存儲(chǔ)器電路單元MC1至MC4。存儲(chǔ)電路單元 MC1和MC2的構(gòu)造和連接關(guān)系與實(shí)施例1中的相類似。存儲(chǔ)器電路單 元MC3具有讀出放大器區(qū)域SAE31和SAE32、以及單元陣列板CAP30。 存儲(chǔ)器電路單元MC4具有讀出放大器區(qū)域SAE41和SAE42、以及單 元陣列板CAP40?；鶞?zhǔn)電壓提供布線310以與實(shí)施例1相同的方式將 基準(zhǔn)電壓Vref提供給各個(gè)讀出放大器區(qū)域。此外，假設(shè)電阻器R301 至R340是基準(zhǔn)電壓提供布線310所擁有的布線電阻器并且與還以與半 導(dǎo)體存儲(chǔ)裝置100中相同的方式在本實(shí)施例2中只有可忽略的大小的 電阻值。單元陣列板CAP30和CAP40以與單元陣列板CAP10或者CAP20 相同的方式具有帶有多個(gè)存儲(chǔ)器單元的電路構(gòu)造。例如，單元陣列板 CAP30具有存儲(chǔ)器單元361和362。單元陣列板CAP40具有存儲(chǔ)器單 元461和462。
讀出放大器區(qū)域SAE31、 SAE32、 SAE41、以及SAE42具有與不 具有下拉電路的讀出放大器區(qū)域SAE12或者SAE21的構(gòu)造相類似的電 路構(gòu)造。因此，讀出放大器區(qū)域SAE31、 SAE32以及SAE41、 SAE42 所擁有的各自的預(yù)充電電路(未示出)也被連接至基準(zhǔn)電壓提供布線 310并且被提供有基準(zhǔn)電壓Vref。此外，假設(shè)從基準(zhǔn)電壓控制電路500 輸出的并且被輸入用于讀出放大器區(qū)域SAE31、 SAE32、 SAE41以及 SAE42所擁有的預(yù)充電電路(未示出)以執(zhí)行預(yù)充電操作的預(yù)充電控 制信號(hào)分別是PDL31、 PDL32、 PDL41以及PDL42。
被連接至單元陣列板CAP30的存儲(chǔ)器單元361的位線對(duì)D31、 DB31被連接至讀出放大器區(qū)域SAE31的預(yù)充電電路(未示出)以及 讀出放大器(未示出)。此外，被連接至存儲(chǔ)器單元362的位線對(duì)D32、 DB32被連接至讀出放大器區(qū)域SAE32的讀出放大器和預(yù)充電電路。 同樣地，被連接至單元陣列板CAP40的存儲(chǔ)器單元461的位線對(duì)D41、 DB41被連接至讀出放大器區(qū)域SAE41的讀出放大器(未示出)和預(yù) 充電電路(未示出)。此外，被連接至存儲(chǔ)器單元462的位線對(duì)D42、 DB42被連接至讀出放大器區(qū)域SAE42的讀出放大器和預(yù)充電電路。
字線驅(qū)動(dòng)器WLD1將字線信號(hào)WL10至WL40中的任何一個(gè)驅(qū)動(dòng) 為高以在單元陣列板CAP10至CAP40中選擇預(yù)定的存儲(chǔ)器單元。在下 文中，己經(jīng)被驅(qū)動(dòng)為高的字線將會(huì)被根據(jù)要求被稱為"被選擇的字線"。
如上所述，假設(shè)本申請(qǐng)中的"存儲(chǔ)體"指具有多個(gè)單元陣列板和 它們各自的讀出放大器區(qū)域的電路單元，其中當(dāng)存儲(chǔ)體中的多條字線 中的一條被選擇時(shí)，所有其它的字線沒(méi)有被選擇。因此，在一個(gè)存儲(chǔ)體中除了被選擇的單元陣列板之外的所有單元陣列板是未選擇的單元 陣列板。
解碼器400根據(jù)單元陣列板選擇信號(hào)A[1:0]將控制信號(hào)傳輸?shù)交?準(zhǔn)電壓控制電路并且控制下拉電路150或者250中應(yīng)被操作的下拉電 路。在這里，單元陣列板選擇信號(hào)A[1:0]是具有兩位值的控制信號(hào)以指 定存儲(chǔ)體BK1中的四個(gè)單元陣列板CAP10至CAP40中的一個(gè)以指定 存儲(chǔ)器單元的地址。例如，當(dāng)字線WL10被選擇時(shí)(當(dāng)字線信號(hào)WL10 被保持為高時(shí))，單元陣列板選擇信號(hào)A[1:0]變成"00"。同樣地，假 設(shè)當(dāng)字線WL30被選擇時(shí)單元陣列板選擇信號(hào)A[1:0]變成"01"，當(dāng) 字線WL40被選擇時(shí)變成"10"并且當(dāng)字線WL20被選擇時(shí)變成"11"。 在這樣的情況下，解碼器400基于單元陣列板選擇信號(hào)A[1:0]的低位判 斷下拉電路150或者250中的哪一個(gè)應(yīng)進(jìn)行操作。例如，當(dāng)字線WL10 或者WL40被選擇時(shí)，單元陣列板選擇信號(hào)A[1:0]的低位的值是"0"。 在這樣的情況下，解碼器400使得下拉電路250進(jìn)行操作。相反地， 當(dāng)字線WL30或者WL20被選擇時(shí)，單元陣列板選擇信號(hào)A[1:0]的低 位的值是"l"。在這樣的情況下，解碼器400使得下拉電路150進(jìn)行 操作。
在下文中，將會(huì)說(shuō)明半導(dǎo)體存儲(chǔ)裝置200的操作。首先，當(dāng)字線 WL10被選擇時(shí)，單元陣列板選擇信號(hào)A[1:0]的值是"00"。在這樣的 情況下，由于單元陣列板選擇信號(hào)A[1:0]的低位是"0"，所以解碼器 400使得下拉電路250進(jìn)行操作。S卩，當(dāng)執(zhí)行均衡操作和預(yù)充電操作時(shí)， 在位線Dll、 DBll、 D12、 DB12、 D22以及DB22當(dāng)中共享電荷。這 種情況下的操作與實(shí)施例1中說(shuō)明的操作相類似。
當(dāng)字線WL40被選擇時(shí)，單元陣列板選擇信號(hào)A[1:0]的值是"10"。 在這樣的情況下，由于單元陣列板選擇信號(hào)A[1:0]的低位是"0"，所 以解碼器400以與當(dāng)字線WL10被選擇時(shí)相同的方式使得下拉電路250 進(jìn)行操作。即，當(dāng)執(zhí)行均衡操作和預(yù)充電操作時(shí)，在位線D41、 DB41、
22D42、 DB42、 D22以及DB22當(dāng)中共享電荷。
接下來(lái)，當(dāng)字線WL30被選擇時(shí)，單元陣列板選擇信號(hào)A[1:0]的 值是"01"。在這樣的情況下，由于單元陣列板選擇信號(hào)A[1:0]的低位 是"l"，所以解碼器400使得下拉電路150進(jìn)行操作。S卩，當(dāng)執(zhí)行均 衡操作和預(yù)充電操作時(shí)，在位線D31、 DB31、 D32、 DB32、 Dll以及 DB11當(dāng)中共享電荷。
當(dāng)字線WL20被選擇時(shí)，單元陣列板選擇信號(hào)A[1:0]的值是"11"。 在這樣的情況下，由于單元陣列板選擇信號(hào)A[1:0]的低位是"1"，所 以解碼器400以與當(dāng)字線WL30被選擇時(shí)相同的方式使得下拉電路150 進(jìn)行操作。即，當(dāng)執(zhí)行均衡操作和預(yù)充電操作時(shí)，在位線D21、 DB21、 D22、 DB22、 Dll以及DBll當(dāng)中共享電荷。
如上所述，在實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置200中， 一個(gè)單元陣列 板不需要與實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置100的情況一樣被提供有具有 一個(gè)下拉電路的讀出放大器區(qū)域。即，多個(gè)單元陣列板，g卩，每存儲(chǔ) 體兩個(gè)或者更多單元陣列板僅需要被提供有具有下拉電路的兩個(gè)讀出 放大器區(qū)域，與半導(dǎo)體存儲(chǔ)裝置200的情況相同。
此外，當(dāng)均等地選擇字線WL10至WL40時(shí)，解碼器400能夠防 止操作被偏置于兩個(gè)下拉電路中的一個(gè)，即，圖4中的下拉電路150 或者250。例如，如果下拉電路250在除了字線WL40被選擇的情況之 外的所有情況下執(zhí)行下拉操作，那么位線對(duì)D22、 DB22的電勢(shì)頻繁地 變成接地電勢(shì)GND，或者更具體地說(shuō)，幾率為3/4。在這樣的情況下， 被連接至位線對(duì)D22、 DB22的存儲(chǔ)器單元262被頻繁地"干擾"。為 此，當(dāng)存儲(chǔ)器單元262保持高電平數(shù)據(jù)時(shí)，數(shù)據(jù)保持特性可能被劣化。 但是，如上所述，解碼器的400的存在允許下拉電路150和250均等 地操作并且能夠防止被偏置于一對(duì)位線中的任何一個(gè)的干擾比率。在這里，圖4示出在一個(gè)存儲(chǔ)體中存在四個(gè)單元陣列板的情況，. 但是一個(gè)存儲(chǔ)體可以包括多個(gè)單元陣列板。在這樣的情況下每個(gè)存儲(chǔ) 體也需要僅具有包括下拉電路的兩個(gè)讀出放大器區(qū)域。這使得能夠?qū)?電路規(guī)模的增加抑制到最小。例如，與實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置100
相比較，本實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置200的單元陣列板的每單位數(shù) 量的下拉電路占用的面積比率是1/2。此外，當(dāng)每存儲(chǔ)體的單元陣列板 的數(shù)目是8時(shí)，上述面積比率是1/4。這意味著與傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝 置IO相比較本實(shí)施例在防止電路規(guī)模的增加方面有著較大的優(yōu)勢(shì)。
通過(guò)執(zhí)行電荷共享的預(yù)充電電路之間的布線電阻的最大值確定， 或者更具體地說(shuō)，通過(guò)圖4中的布線電阻器R310至R340的合計(jì)電阻
的電阻值確定每存儲(chǔ)體能夠安排的單元陣列板和讀出放大器區(qū)域的數(shù) 目。在下面將會(huì)描述其理由。當(dāng)執(zhí)行電荷共享的預(yù)充電電路之間的布 線增加并且布線電阻增加時(shí)，不管位線當(dāng)中的共享的電荷而在位線的 電勢(shì)中產(chǎn)生差。為此，需要時(shí)間使低于基準(zhǔn)電壓Vref的位線的電壓上 升到基準(zhǔn)電壓Vref。因此，取決于與該時(shí)間相對(duì)應(yīng)的延遲的容許范圍 確定單元陣列板的數(shù)目。例如，由于布線電阻R310至R340的電阻值 通常非常的小，與半導(dǎo)體存儲(chǔ)裝置200的情況一樣在一個(gè)存儲(chǔ)體中至 少能夠安排四個(gè)單元陣列板的程度。
此外，在圖4中，由于與這里的芯片布局有關(guān)的原因，在存儲(chǔ)體 的兩端安排了包括下拉電路150和250的讀出放大器區(qū)域SAEG11和 SAEG22。這具有下述優(yōu)點(diǎn)。在諸如DRAM電路的半導(dǎo)體存儲(chǔ)裝置中， 通常規(guī)則地安排每存儲(chǔ)體相同電路構(gòu)造的單元陣列板和讀出放大器區(qū) 域。例如，如圖4中所示，彼此相鄰地安排與讀出放大器區(qū)域SAE12 和單元陣列板CAP10相類似的電路(讀出放大器區(qū)域SAE12至SAE42、 單元陣列板CAP20至CAP40)。然而，與讀出放大器區(qū)域SAE12等 等不同，讀出放大器區(qū)域SAEG11和SAEG22具有下拉電路150和250。 因此，在外部而不是在內(nèi)部安排讀出放大器區(qū)域SAEG11和SAEG22， 能夠提高設(shè)計(jì)的容易性。
24此外，與圖4相反，如圖5中所示，在存儲(chǔ)體的中心可以安排包
括下拉電路150和250的讀出放大器區(qū)域SAEG11和SAEG22。當(dāng)一個(gè) 存儲(chǔ)體中的單元陣列板的數(shù)目增加時(shí)，這允許執(zhí)行電荷共享的預(yù)充電 電路之間的布線短于圖4中的電路構(gòu)造，或者更具體地說(shuō)，最大1/2的 量級(jí)。因此，盡管上述設(shè)計(jì)的容易性的優(yōu)點(diǎn)變小，但是能夠減少執(zhí)行 電荷共享的預(yù)充電電路之間的布線電阻器R310至R340的不利影響。 這樣，與圖4中的構(gòu)造相比較能夠縮短預(yù)充電時(shí)間或者與圖4中的構(gòu) 造相比較能夠增加一個(gè)存儲(chǔ)體中的單元陣列板的數(shù)目。
本發(fā)明不限于上述實(shí)施例，而是在不脫離本發(fā)明的精神和/或范圍 的情況下可以適當(dāng)?shù)剡M(jìn)行修改。例如，實(shí)施例2已經(jīng)說(shuō)明了具有單一 存儲(chǔ)體的構(gòu)造，但是如圖6中所示，還能夠采用具有多個(gè)存儲(chǔ)體(圖6 中的n個(gè)存儲(chǔ)體)的構(gòu)造，其進(jìn)一步被提供有具有與一個(gè)芯片CP1上 的存儲(chǔ)體BK1的構(gòu)造相類似的構(gòu)造的多個(gè)存儲(chǔ)體。當(dāng)存儲(chǔ)體之間的布 線電阻足夠小時(shí)，可以在不僅在存儲(chǔ)體當(dāng)中而且在存儲(chǔ)體之間的上述 預(yù)充電期間共享電荷。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括基準(zhǔn)電壓電路，所述基準(zhǔn)電壓電路提供基準(zhǔn)電壓；第一存儲(chǔ)器電路，所述第一存儲(chǔ)器電路被連接至第一字線；以及第二存儲(chǔ)器電路，所述第二存儲(chǔ)器電路被連接至第二字線，當(dāng)所述第一存儲(chǔ)器電路和所述第二存儲(chǔ)器電路中的任何一個(gè)被選擇時(shí)執(zhí)行讀取/寫(xiě)入操作，其中所述第一存儲(chǔ)器電路和所述第二存儲(chǔ)器電路均包括多個(gè)存儲(chǔ)器單元；多個(gè)位線對(duì)，所述多個(gè)位線對(duì)用于讀取被存儲(chǔ)在所述多個(gè)存儲(chǔ)器單元中的數(shù)據(jù)；預(yù)充電電路，所述預(yù)充電電路連接所述基準(zhǔn)電壓電路和多條位線以預(yù)充電所述多個(gè)位線對(duì)；讀出放大器電路，當(dāng)進(jìn)行選擇時(shí)所述讀出放大器電路放大所述多個(gè)位線對(duì)當(dāng)中的電勢(shì)差；以及下拉電路，所述下拉電路將所述多個(gè)位線對(duì)中的任何一個(gè)降低到低于所述基準(zhǔn)電壓的下拉電壓，在所述第一存儲(chǔ)器電路被選擇并且所述第二存儲(chǔ)器電路沒(méi)有被選擇的期間的讀取/寫(xiě)入操作時(shí)段，所述第二存儲(chǔ)器電路的下拉電路將所述位線對(duì)下降到所述下拉電壓，并且在所述讀取/寫(xiě)入操作時(shí)段之后的預(yù)充電時(shí)段，所述第一存儲(chǔ)器電路和所述第二存儲(chǔ)器電路的預(yù)充電電路將所述多個(gè)位線對(duì)分別連接至所述基準(zhǔn)電壓電路。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中在所述讀取/寫(xiě)入 操作時(shí)段之后的所述預(yù)充電時(shí)段，當(dāng)所述第一存儲(chǔ)器電路和所述第二 存儲(chǔ)器電路的兩個(gè)預(yù)充電電路將多個(gè)位線對(duì)連接至所述基準(zhǔn)電壓電路 時(shí)，所述位線對(duì)中的至少一條位線被連接至所述基準(zhǔn)電壓電路。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其中所述下拉電壓是 接地電壓。
4. 根據(jù)權(quán)利要求1中的任何一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，所述半導(dǎo)體存儲(chǔ)裝置進(jìn)一步包括第三存儲(chǔ)器電路，所述第三存儲(chǔ)器電路被連 接至第三字線，其中所述第三存儲(chǔ)器電路包括 多個(gè)存儲(chǔ)器單元；多個(gè)位線對(duì)，所述多個(gè)位線對(duì)讀取被存儲(chǔ)在所述多個(gè)存儲(chǔ)器單元中的數(shù)據(jù)；預(yù)充電電路，所述預(yù)充電電路將所述基準(zhǔn)電壓電路連接至多條位 線并且預(yù)充電所述多個(gè)位線對(duì)；以及讀出放大器電路，當(dāng)進(jìn)行選擇時(shí)，放大所述多個(gè)位線對(duì)當(dāng)中的電 勢(shì)差，在所述第三存儲(chǔ)器電路被選擇并且所述第一存儲(chǔ)器電路和所述第 二存儲(chǔ)器電路沒(méi)有被選擇的期間的讀取/寫(xiě)入操作時(shí)段，所述第一存儲(chǔ) 器電路和所述第二存儲(chǔ)器電路的下拉電路中的一個(gè)將所述位線對(duì)降低 到所述下拉電壓，并且在所述讀取/寫(xiě)入操作時(shí)段之后的所述預(yù)充電時(shí)段，所述第三存儲(chǔ) 器電路、所述第一存儲(chǔ)器電路以及所述第二存儲(chǔ)器電路中的所述預(yù)充 電電路中的一個(gè)將多個(gè)位線對(duì)連接至所述基準(zhǔn)電壓電路。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述半導(dǎo)體存儲(chǔ)裝置 進(jìn)一步包括控制電路，其中所述控制電路選擇所述第一存儲(chǔ)器電路和所述第二存儲(chǔ)器電 路的所述下拉電路中的一個(gè)，并且被選擇的下拉電路將所述位線對(duì)降 低到所述下拉電壓。
6. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第一存儲(chǔ) 器電路、所述第二存儲(chǔ)器電路以及所述第三存儲(chǔ)器電路被安排在同一條線上，所述第一存儲(chǔ)器電路在與與所述第三存儲(chǔ)器電路相接的邊相對(duì)的 區(qū)域中被提供有下拉電路，并且所述第二存儲(chǔ)器電路在與與所述第三存儲(chǔ)器電路相接的邊相對(duì)的區(qū)域中被提供有下拉電路。
7. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，進(jìn)一步包括 多個(gè)存儲(chǔ)器單元；多個(gè)位線對(duì)，所述多個(gè)位線對(duì)讀取被存儲(chǔ)在所述多個(gè)存儲(chǔ)器單元中的數(shù)據(jù)；預(yù)充電電路，所述預(yù)充電電路將所述基準(zhǔn)電壓電路連接至所述多 條位線并且預(yù)充電所述多個(gè)位線對(duì)；以及第四存儲(chǔ)器電路，所述第四存儲(chǔ)器電路被提供有讀出放大器電路， 當(dāng)進(jìn)行選擇時(shí)所述讀出放大器電路放大所述多個(gè)位線對(duì)當(dāng)中的電勢(shì) 差，其中所述第一存儲(chǔ)器電路、所述第二存儲(chǔ)器電路、所述第三存儲(chǔ) 器電路以及所述第四存儲(chǔ)器電路被安排在同一條線上，經(jīng)由包括下拉電路的區(qū)域分別排列所述第一存儲(chǔ)器電路和所述第 二存儲(chǔ)器電路，并且所述第一存儲(chǔ)器電路和所述第二存儲(chǔ)器電路進(jìn)一步被安排在所述 第三存儲(chǔ)器電路和所述第四存儲(chǔ)器電路之間。
8. —種半導(dǎo)體存儲(chǔ)裝置，包括 被選擇的第一讀出放大器；第一位線對(duì)，所述第一位線對(duì)與所述第一讀出放大器耦接； 第一存儲(chǔ)器單元，所述第一存儲(chǔ)器單元與所述第一位線對(duì)中的任 何一個(gè)耦接；第一字線，所述第一字線與所述第一存儲(chǔ)器單元耦接； 第一均衡電路，所述第一均衡電路與所述第一位線對(duì)耦接； 未選擇的第二讀出放大器；第二位線對(duì)，所述第二位線對(duì)與所述第二讀出放大器耦接； 第二存儲(chǔ)器單元，所述第二存儲(chǔ)器單元與所述第二位線對(duì)中的任 何一個(gè)耦接；第二字線，所述第二字線與所述第二存儲(chǔ)器單元耦接； 第二均衡電路，所述第二均衡電路被耦接在所述第二位線對(duì)之間； 下拉電路，所述下拉電路與所述第二位線對(duì)耦接；以及 控制電路，所述控制電路在所述第一讀出放大器被激活之前激活 所述下拉電路，并且在除了激活所述下拉電路期間的時(shí)段之外的任何 時(shí)段同時(shí)激活所述第一均衡電路和所述第二均衡電路。
全文摘要
傳統(tǒng)上很難使電路更快地進(jìn)行操作。本發(fā)明是半導(dǎo)體存儲(chǔ)裝置，其包括基準(zhǔn)電壓電路，提供基準(zhǔn)電壓；以及第一和第二存儲(chǔ)器電路，當(dāng)?shù)谝缓偷诙鎯?chǔ)器電路中的一個(gè)被選擇時(shí)執(zhí)行讀取/寫(xiě)入操作，其中第一和第二存儲(chǔ)器電路均包括多個(gè)存儲(chǔ)器單元；多個(gè)位線對(duì)；預(yù)充電電路，將基準(zhǔn)電壓電路連接至多條位線；讀出放大器電路，當(dāng)進(jìn)行選擇時(shí)該讀出放大器電路放大多個(gè)位線對(duì)；以及下拉電路，將多個(gè)位線對(duì)中的任何一個(gè)降低到低于基準(zhǔn)電壓，在第一和第二存儲(chǔ)器電路被選擇或者未被選擇期間的讀取/寫(xiě)入操作時(shí)段，第二存儲(chǔ)器電路的下拉電路降低位線對(duì)并且在預(yù)充電時(shí)段期間第一和第二存儲(chǔ)器電路的預(yù)充電電路將多個(gè)位線對(duì)分別連接至基準(zhǔn)電壓電路。
文檔編號(hào)G11C11/401GK101656101SQ20091016348
公開(kāi)日2010年2月24日 申請(qǐng)日期2009年8月21日 優(yōu)先權(quán)日2008年8月21日
發(fā)明者高橋弘行 申請(qǐng)人:恩益禧電子股份有限公司