專利名稱：：將數(shù)據(jù)寫入半導(dǎo)體存儲器中的方法以及存儲器控制器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及將數(shù)據(jù)寫入半導(dǎo)體存儲器中的方法和存儲器控制器。例如，本發(fā)明涉及NAND閃速存儲器中的數(shù)據(jù)隨機(jī)化方法。
背景技術(shù)：
：伴隨著現(xiàn)在數(shù)字相機(jī)和便攜音頻播放器的快速普及，增加了對高容量非易失性半導(dǎo)體存儲器的需求。關(guān)于這一點(diǎn)，已經(jīng)廣泛地將NAND閃速存儲器(下文中，有時(shí)將其簡稱為閃速存儲器)用作非易失性半導(dǎo)體存儲器。此外，伴隨著半導(dǎo)體技術(shù)的最近的i^艮，NAND閃速存儲器向更高容量的方向發(fā)展顯著。NAND閃速存儲器具有其中多個(gè)存儲器基元(memorycell)串聯(lián)連接的NAND串(string)結(jié)構(gòu)。隨著NAND閃速存儲器具有更高的容量，在NAND串中包括的存儲器基元的數(shù)目同樣增加。常規(guī)NAND閃速存儲器具有下列問題隨著在NAND串中的存儲器基元的數(shù)目增加，操作可靠性劣化。本發(fā)明提供了一種將數(shù)據(jù)寫入半導(dǎo)體存儲器中的方法和一種存儲器控制器，所述方法和控制器能夠改善操作可靠性。
發(fā)明內(nèi)容根據(jù)本發(fā)明的一方面，提供一種將數(shù)據(jù)寫入半導(dǎo)體存儲器中的方法，在所述半導(dǎo)體存儲器中非易失性存儲器基元被串聯(lián)連接，每個(gè)所述非易失性存儲器基元都具有連接到字線的柵極，所述方法包括以下步驟根據(jù)數(shù)據(jù)將被寫入其中的存儲器基元的字線地址，為所述數(shù)據(jù)選擇編碼方法(scramblingmethod);使用所選擇的編碼方法對所述數(shù)據(jù)編碼；以及根據(jù)所述字線地址將編碼后的數(shù)據(jù)寫入所述存儲器基元中。根據(jù)本發(fā)明的一方面，提供一種存儲器控制器，其控制半導(dǎo)體存儲器，所述半導(dǎo)體存儲器包括連接到字線的多個(gè)非易失性存儲器基元，所述存儲器控制器包括接口，其可連接到主機(jī)裝置并從所述主機(jī)裝置接收將要寫入所述半導(dǎo)體存儲器中的數(shù)據(jù)；處理器，其根據(jù)所述數(shù)據(jù)將被寫入的所述存儲器基元的字線地址為所述數(shù)據(jù)確定編碼方法；以及編碼電路，其4吏用所述處理器確定的所述編碼方法來對所述數(shù)據(jù)編碼。圖l是根據(jù)本發(fā)明的第一實(shí)施例的存儲器系統(tǒng)的框圖；圖2是有助于解釋向根據(jù)第一實(shí)施例的存儲器卡的信號引腳分配信號的圖3是包括在第一實(shí)施例的存儲器卡中的卡控制器的框圖4是根據(jù)第一實(shí)施例的閃速存儲器的框圖5是根據(jù)第一實(shí)施例的存儲器塊的電路圖6和7是示出了根據(jù)第一實(shí)施例的閃速存儲器的閾值分布的圖8是根據(jù)第一實(shí)施例的編碼表(scrambletable)的概念圖9是才艮據(jù)第一實(shí)施例的存儲器塊的電路圖10是有助于解釋在第一實(shí)施例的閃速存儲器中的數(shù)據(jù)編碼方法和數(shù)據(jù)寫入方法的流程圖ll是根據(jù)第一實(shí)施例的存儲器塊的概念圖，其示出了已經(jīng)將編碼后的數(shù)據(jù)寫入單獨(dú)的存儲器基元中時(shí)的狀態(tài)；圖12和13是NAND串的電路圖14是根據(jù)本發(fā)明的第二實(shí)施例的卡控制器的一部分的框圖；圖15是根據(jù)第二實(shí)施例的編碼表的概念圖；圖16是根據(jù)第二實(shí)施例的頁數(shù)據(jù)的概念圖17是根據(jù)第二實(shí)施例的變形例的編碼表的概念圖18是根據(jù)第二實(shí)施例的變形例的頁數(shù)據(jù)的概念圖19是示出了根據(jù)第二實(shí)施例的變形例的閃速存儲器中的字線地址與頁數(shù)據(jù)之間的關(guān)系的概念圖20是示出了根據(jù)第一和第二實(shí)施例的變形例的閃速存儲器的閾值分布的圖，其有助于解釋數(shù)據(jù)寫入方法；以及圖21和22是根據(jù)第一和第二實(shí)施例的變形例的存儲器塊的示意圖。具體實(shí)施方式[第一實(shí)施例將使用圖1解釋根據(jù)本發(fā)明的第一實(shí)施例的存儲器系統(tǒng)。圖1是根據(jù)第一實(shí)施例的存儲器系統(tǒng)的框圖。如圖1所示，存儲器系統(tǒng)包括存儲器卡1和主機(jī)裝置2。主機(jī)裝置2包括用于存取存儲器卡1的硬件和軟件，該存儲器卡1通過總線接口14連接到主機(jī)裝置2。存儲器卡1在被連接到主機(jī)裝置2時(shí)接收電源并根據(jù)來自主機(jī)裝置2的存取執(zhí)行處理。存儲器卡1通過總線接口14而與主機(jī)單元2交換信息。存儲器卡1包括NAND閃速存儲器芯片(有時(shí)將其簡稱為NAND閃速存儲器或閃速存儲器)11、用于控制閃速存儲器芯片11的卡控制器12、以及多個(gè)信號引腳(第一引腳到第九引腳)13。將所述多個(gè)信號引腳13電連接到卡控制器12。例如，如圖2所示，將信號分配到所述多個(gè)信號引腳13中的第一到第九引腳。圖2是示出第一到第九引腳和分配到這些引腳的信號的表。將數(shù)據(jù)0到數(shù)據(jù)3分別分配到第七引腳、第八引腳、第九引腳和第一引腳。還將第一引腳分配到卡檢測信號。將第二引腳分配到命令，將第三和第六引腳分配到地電位Vss，將第四引腳分配到電源電位Vdd，以及將第五引腳分配到時(shí)鐘信號。將存儲器卡1設(shè)計(jì)為使其可以插入到在主機(jī)單元2中制造的插槽中以及從該插槽去除。在主機(jī)單元2中設(shè)置的主機(jī)控制器(未示出)通過第一到第九引腳而與存儲器卡1中的卡控制器12交換各種信號。例如，當(dāng)將數(shù)據(jù)寫入存儲器卡l中時(shí)，主才幾控制器以串行信號的形式通過第二引腳向卡控制器12發(fā)送寫命令。此時(shí)，響應(yīng)于供給到第九引腳的時(shí)鐘信號，卡控制器12接收供給到第二引腳的寫命令。如上所述，僅僅使用第二引腳將寫命令串行輸入到卡控制器12。如圖2中所示，在用于數(shù)據(jù)3的第一引腳與用于地電位Vss的第三引腳之間設(shè)置第二引腳，該第二引腳凈皮分配到命令輸入。為了在主機(jī)單元2中的主才;u控制器與存儲器卡1之間的通信,使用多個(gè)信號引腳13和用于這些信號引腳13的總線接口14。比較而言，通過NAND閃速存儲器的接口執(zhí)行閃速存儲器11與卡控制器12之間的通信。因此，雖然在這里沒有示出，例如，使用8-位輸"輸出(I/O)線，將閃速存儲器11與卡控制器12彼此連接。例如，當(dāng)卡控制器12將數(shù)據(jù)寫入閃速存儲器11中時(shí)，卡控制器12通過I/O線依次將數(shù)據(jù)輸入命令80H、列地址、頁地址、數(shù)據(jù)、以及程序命令I(lǐng)OH輸入閃速存儲器11。這里，命令80H中的"H，，表示十六進(jìn)制數(shù)。實(shí)際上，將"10000000"中的8-位信號并行供給到8-位I/0線。也就是，在NAND閃速存儲器接口中，并行供#令中的多個(gè)位。此外，在NAND閃速存儲器接口中，使用相同的1/0線傳送用于閃速存儲器11的命令和數(shù)據(jù)。如上所述，用于在主機(jī)單元2中的主機(jī)控制器與存儲器卡1之間通信的接口不同于用于在閃速存儲器11與卡控制器12之間通信的接口。接下來，將使用圖3解釋包括在圖1的存儲器卡l中的卡控制器的內(nèi)部配置。圖3是卡控制器12的框圖。卡控制器12管理閃速存儲器11的物理狀態(tài)(例如，哪個(gè)物理塊地址包括什么號碼的邏輯扇區(qū)(sector)地址數(shù)據(jù)，或哪個(gè)塊處于擦除狀態(tài))。然后，卡控制器11控制向NAND閃速存儲器11中寫入數(shù)據(jù)或從NAND閃速存儲器11讀取數(shù)據(jù)的操作。如圖3所示，卡控制器12包括主機(jī)接口模塊21、孩i處理單元(MPU)22、閃速控制器23、只讀存儲器(ROM)24、隨機(jī)存取存儲器(RAM)25以及編碼電路26。主機(jī)接口模塊21提供在卡控制器12與主機(jī)裝置2之間的接口。MPU22控制存儲器卡1的總體操作。例如，當(dāng)存儲器卡1接收電源時(shí)，MPU22將存儲在ROM24中的固件(或控制程序)讀取到RAM25中并執(zhí)行特定的處理，由此在RAM25中產(chǎn)生各種表。此外，當(dāng)接收寫命令、讀命令、或擦除命令時(shí)，MPU22對閃速存儲器11執(zhí)行特定的處理。此外，MPU22控制編碼電路26，由此對寫數(shù)據(jù)編碼。稍后將詳細(xì)描述對寫數(shù)據(jù)的編》馬。ROM24存儲MPU22所使用的控制程序等。用作MPU22的工作區(qū)的RAM25存儲控制程序和各種表。此外，RAM25保持先前產(chǎn)生的編碼表27。稍后將詳細(xì)描述編碼表27。閃速控制器23提供在卡控制器12與閃速存儲器ll之間的接口。接下來，將簡要解釋NAND閃速存儲器ll的內(nèi)部配置。圖4是NAND閃速存儲器11的框圖。如圖4所示，NAND閃速存儲器11包括存儲器基元陣列30、頁緩沖器31、以及行解碼器32。存儲器基元陣列30包括多個(gè)存儲器塊BLK。以存儲器塊BLK擦除數(shù)據(jù)。也就是，同時(shí)擦除在相同的存儲器塊BLK中的數(shù)據(jù)。每一個(gè)存儲器塊BLK包括多個(gè)存儲器基元晶體管。在存儲器塊BLK中，設(shè)置多個(gè)字線WL0、WL1、…以及以直角與多個(gè)字線WL0、WL1、…相交的多個(gè)位線。下文中，除非特別區(qū)分，將字線WL0、WL1、...簡稱為字線WL。除非特別區(qū)分，將位線BL0、BL1、…簡稱為位線BL。將在同一行中的存儲器晶體管共同地連接到同一字線。此外，以多個(gè)存儲器基元為單位將在同一列中的存儲器基元晶體管共同地連接到位線BL。以存儲器基元晶體管的集合為單位寫入或讀取數(shù)據(jù)。將存儲器基元晶體管的集合稱為一頁。在讀取或?qū)懭霐?shù)據(jù)時(shí)，根據(jù)行地址選擇字線WL，并根據(jù)列地址選擇位線BL。在圖4的實(shí)例中，例如，閃速存儲器ll中的每一個(gè)存儲器塊包括32頁。頁緩沖器31暫時(shí)保持?jǐn)?shù)據(jù)，該頁緩沖器31執(zhí)行向閃速存儲器11數(shù)據(jù)輸入和從閃速存儲器11數(shù)據(jù)輸出。頁緩沖器31可以保持的數(shù)據(jù)的大小與存儲器塊BLK中的每一個(gè)的頁大小(例如，2048字節(jié)+用于ECC的64字節(jié))相同。例如，當(dāng)寫入數(shù)據(jù)時(shí)，頁緩沖器31以與其自身存儲容量對應(yīng)的一頁為單位執(zhí)行向閃速存儲器11輸入數(shù)據(jù)或從閃速存儲器11輸出數(shù)據(jù)的處理。在寫入數(shù)據(jù)或讀取數(shù)據(jù)時(shí)，行解碼器32選擇位線WL。接下來，將使用圖5解釋存儲器塊的詳細(xì)配置。圖5是存儲器塊BLK中的任何一個(gè)的等效電路圖。如圖5所示，存儲器塊BLK包括在字線WL的方向上排列的(m+l)個(gè)NAND串(m是大于或等于1的自然數(shù))。NAND串中的每一個(gè)包括選擇晶體管ST1和ST2以及16個(gè)存儲器基元晶體管MT。包括在NAND串中的存儲器基元晶體管MT的數(shù)目是示例性的而不是限制性的，并且可以為例如8、32、64或128。包括在每一個(gè)NAND串中的選擇晶體管ST1使其漏極連接到位線BLO到BLm中的任一位線且使其柵極連接到選擇柵極線SGD。選擇晶體管ST2使其源極連接到源極線SL且使其柵極連接到選擇柵極線SGS。存儲器基元晶體管MT中的每一個(gè)是MOS晶體管，該MOS晶體管使其疊層?xùn)艠O形成在半導(dǎo)體襯底上，其中柵極絕緣膜插入在疊層?xùn)艠O與半導(dǎo)體襯底之間。疊層?xùn)艠O包括形成在柵極絕緣膜上的電荷存儲層(或浮置柵極)和形成在電荷存儲層上的控制柵極，其中柵極間絕緣膜插入在控制柵極與電荷存儲層之間。在每一個(gè)NAND串中，以串聯(lián)連接各自的電流通路的方式，在選擇晶體管ST1的源極與選擇晶體管ST2的漏極之間設(shè)置16個(gè)存儲器基元晶體管MT。然后，從最接近源極的存儲器基元晶體管開始，將存儲器基元晶體管MT的控制柵極一對一對應(yīng)地連接到字線WLO至WL15。因此，連接到字線WL15的存儲器基元晶體管MT的漏極被連接到選擇晶體管ST1的源極，并且連接到字線WLO的存儲器基元晶體管MT的源極被連接到選擇晶體管ST2的漏極。將字線WL0到WL15共同地連接到在存儲器塊中的NAND串之間的存儲器基元晶體管MT的控制柵極。具體而言，將在存儲器塊BLK中的同一行中的存儲器基元晶體管MT的控制柵極連接到同一字線WL。此外，將位線BL0到BLm共同地連接到在存儲器塊之間的選擇晶體管ST1的漏極。具體而言，將在多個(gè)存儲器塊BLK中的相同的列中的NAND串連接到相同的位線BL。下文中，將存儲器基元晶體管MC簡稱為存儲器基元MC。存儲器基元MC中的每一個(gè)可以保持4-級數(shù)據(jù)("00"數(shù)據(jù)、"01"數(shù)據(jù)、"10"數(shù)據(jù)、或"11"數(shù)據(jù))，也就是，2-位數(shù)據(jù)。然后，將兩個(gè)不同的頁地址分配給這2個(gè)位。具體而言，在2-位數(shù)據(jù)中，將下位頁地址(lowerpageaddress)分配給低次位(lower-orderbit)，并將上位頁(upperpageaddress)分配給高次位(higher-orderbit)。因此，對于第一實(shí)施例的配置，由于存儲器塊BLK包括32個(gè)頁，所以存在16個(gè)上位頁和16個(gè)下位頁。將使用圖6解釋存儲器基元MC的閾值。圖6是示出了存儲器基元MC中的閾值分布的圖，其中橫坐標(biāo)表示閾值電壓，縱坐標(biāo)表示存儲器基元的存在概率(existingprobability)。如圖6所示，存儲器基元MC可以以閾值電壓Vth的升序保持四個(gè)數(shù)據(jù)項(xiàng)目，"11"、"01"、"10"以及"00"。保持"11"數(shù)據(jù)的存儲器基元的閾值電壓Vth滿足表達(dá)式VthO。保持"01"數(shù)據(jù)的存儲器基元的閾值電壓Vth滿;L^達(dá)式0V〈Vth〈Vthl。保持"10"數(shù)據(jù)的存儲器基元的閾值電壓Vth滿;L^達(dá)式VthKVtlKVth2。保持"00"數(shù)據(jù)的存儲器基元的閾值電壓Vth滿足表達(dá)式Vth2<Vth<Vth3。將使用圖7簡要解釋將4-級數(shù)據(jù)寫入存儲器基元MC中的方法。圖7是示出了存儲器基元的閾值分布的圖，特別地示出了在寫操作時(shí)存儲器基元的閾值電壓Vth改變的方式。將數(shù)據(jù)同時(shí)寫在一頁上。首先將數(shù)據(jù)寫在下位頁上，然后寫在上位頁上。在進(jìn)行寫入之前，存儲器基元處于擦除狀態(tài)。也就是，存儲器基元的閾值電壓Vth為負(fù)值，并且存儲器基元保持"11"數(shù)據(jù)。在該狀態(tài)下，首先將數(shù)據(jù)寫在下位頁上。如果將要寫入的下位頁處于"1"，則沒有電子注入到浮置柵極中，結(jié)果閾值電壓保持不變。如果將要寫入的下位頁處于"o"，電子被注入浮置柵極中，使得閾值電壓Vth向正側(cè)改變并滿足表達(dá)式Vthl<Vth<Vth2。也就是，存儲器基元具有與當(dāng)其保持"10"時(shí)的閾值幾乎相同的閾值。接下來，寫入上位頁。首先，將解釋下位頁處于"1"時(shí)的情況。如果下位頁處于'T，，并且將要寫入的上位頁同樣處于'T，，那么即使在寫入上位頁時(shí)也沒有電子被注入浮置柵極中，結(jié)果閾值電壓Vth保持為負(fù)值。因而，將"11"寫入存儲器基元中。如果上位頁處于"0"，電子被注入浮置柵極中。結(jié)果，閾值電壓Vth從負(fù)側(cè)改變到正側(cè)，并滿足表達(dá)式OV<Vth<Vthl。也就是，將"01"寫入存儲器基元中。接下來，將解釋下位頁處于"0"時(shí)的情況。如果下位頁處于"0",并且將要寫入的上位頁處于"r，那么在寫入上位頁時(shí)沒有電子被注入到浮置柵極中。由此，保持下位頁被寫入的結(jié)果，給出Vthl<Vth<Vth2。結(jié)果，將"10"寫入存儲器基元中。如果上位頁處于"0"，電子被進(jìn)一步注入浮置柵極中。結(jié)果，閾值電壓Vth向正側(cè)改變，給出Vth2<Vth<Vth3。也就是，將"00"寫入存儲器基元中。接下來，將解釋在RAM25中保持的編碼表27和數(shù)據(jù)編碼。圖8是編碼表27的概念圖。在第一實(shí)施例的存儲器卡1中，為了防止在列方向上連續(xù)地持續(xù)(run)相同的數(shù)據(jù)，以混合未倒置數(shù)據(jù)(noninverteddata)和倒置數(shù)據(jù)(inverteddata)(或隨機(jī)化)的方式將數(shù)據(jù)寫入存儲器基元MC中。在該情況下，根據(jù)特定的規(guī)則來改變外部輸入寫數(shù)據(jù)的一個(gè)頁被稱為編碼。編碼表27保持了特定規(guī)則，也就是，編碼方法。如圖8所示，對于每一個(gè)通過將字線WL的地址(下文中，稱為字線地址)除以例如4而獲得的余數(shù)A,編碼表27保持了改變與字線地址對應(yīng)的數(shù)據(jù)的上位頁和下位頁的方式。具體而言，如果通過將字線地址除以"4"獲得的余數(shù)A為"0"，則允許將要寫入上位頁和下位頁中的數(shù)據(jù)不被倒置并被寫入。也就是，允許輸入數(shù)據(jù)保持不變并被直接寫入存儲器基元MC中。如果余數(shù)為"1"，分別地，將要寫入上位頁中的數(shù)據(jù)被倒置，而將要寫入下位頁中的數(shù)據(jù)不被倒置。然后，寫入產(chǎn)生的數(shù)據(jù)。如果余數(shù)為"2"，分別地，將要寫入上位頁中的數(shù)據(jù)不被倒置，而將要寫入下位頁中的數(shù)據(jù)^皮倒置。然后，寫入產(chǎn)生的數(shù)據(jù)。如果余數(shù)為"3"，將要寫入上位頁中的數(shù)據(jù)和將要寫入下位頁中的數(shù)據(jù)都被倒置。然后，寫入產(chǎn)生的數(shù)據(jù)。如上所述，對于每一個(gè)通過將字線地址除以"4"而獲得的余數(shù)A，存在編碼方法。換言之，這對應(yīng)于將字線WL分為四組并逐組地改變編碼方法。圖9是存儲器塊BLK的電路圖。如圖9所示，例如，如果字線WL0到WL15的字線地址為"0"到"15"，則字線WL0、WL4、WL8、WL12的余數(shù)A為"0"，結(jié)果將這些字線WL分類到第一組中。字線WL1、WL5、WL9、WL13的余數(shù)A為'T，，結(jié)果將這些字線WL分類到第二組中。字線WL2、WL6、WLIO、WL14的余數(shù)A為"2"，結(jié)果將這些字線WL分類到第三組中。字線WL3、WL7、WLll、WL15的余數(shù)A為"3"，結(jié)果將這些字線WL分類到第四組中。在分類之后，對于第一到第四組中的每一組使用不同的編碼方法。編碼電路26根據(jù)編碼方法來對外部輸入的數(shù)據(jù)編碼。接下來，將解釋在如上所述配置的存儲器卡l中寫入數(shù)據(jù)的方法，尤其關(guān)注編碼方法。圖10是有助于解釋第一實(shí)施例的數(shù)據(jù)寫入方法的流程圖。如圖10所示，首先，主機(jī)裝置2向存儲器卡1提供數(shù)據(jù)寫指令和寫數(shù)據(jù)，并且卡控制器12的主機(jī)接口模塊21接收寫指令和寫數(shù)據(jù)(步驟S10)。然后，MPU22計(jì)算將要寫入所接收的寫數(shù)據(jù)的存儲器基元MC的地址(下文中，僅僅關(guān)注字線地址)(步驟Sll)。此后，MPU22通過計(jì)算出的字線地址來確定與該字線地址對應(yīng)的字線對應(yīng)于第一到第四組中的哪一組(步驟S12)。也就是，如果字線地址為M,且組的數(shù)目為"N"(在第一實(shí)施例中N-"4")，則計(jì)算下列公式A-M取余(mod)N。當(dāng)余數(shù)A為"0"到"3"時(shí)，可以看出，與該字線地址對應(yīng)的字線一對一對應(yīng)地屬于第一到第四組。接下來，MPU22參考在RAM25中保持的編碼表27。然后，根據(jù)在步驟S12中確定的組，MPU22選擇編碼方法(步驟S13)。具體而言，在步驟S12中，如果已經(jīng)確定例如A-"3"并且與字線地址對應(yīng)的字線屬于第四組，則MPU22選擇寫數(shù)據(jù)的上位頁和下位頁都被倒置的編碼方法，并指示編碼電路26進(jìn)行該編碼。然后，才艮據(jù)在步驟S13中MPU22所選擇的編碼方法，編碼電路26對寫數(shù)據(jù)編碼(步驟S14)。例如，當(dāng)將數(shù)據(jù)寫入屬于第四組的字線WL的上位頁中時(shí)，編碼電路26倒置所有的頁數(shù)據(jù)。此后，通過閃速控制器23將編碼電路26編碼的寫數(shù)據(jù)提供給NAND閃速存儲器ll，從而將該數(shù)據(jù)寫入存儲器基元MC中(步驟S15)。將使用圖11解釋數(shù)據(jù)編碼方法的具體實(shí)例。圖11是存儲器基元塊BLK的概念圖。此外，圖ll示出了在將"00"寫入所有存儲器基元MC中的情況下實(shí)際;陂寫入各存儲器基元MC中的數(shù)據(jù)。如圖11所示，將輸入數(shù)據(jù)"00"直接寫入連接到屬于第一組的字線WLO、WL4、WL8和WL12的存儲器基元MC中。將通過倒置上位頁而獲得的數(shù)據(jù)"10"寫入連接到屬于第二組的字線WL1、WL5、WL9和WL13的存儲器基元MC中。將通過倒置下位頁而獲得的數(shù)據(jù)"01"寫入連接到屬于第三組的字線WL2、WL6、WL10和WL14的存儲器基元MC中。將通過倒置下位頁和下位頁兩者而獲得的數(shù)據(jù)"11"寫入連接到屬于第四組的字線WL3、WL7、WL11和WL15的存儲器基元MC中。當(dāng)讀取數(shù)據(jù)時(shí)，不僅僅根據(jù)外部提供的地址而從存儲器基元讀取數(shù)據(jù)，MCU22還從編碼表27中讀取對應(yīng)于該地址的編碼方法。然后，根據(jù)讀取的編碼方法，MCU22反編碼(解碼)讀取的數(shù)據(jù)。例如，當(dāng)讀取屬于第三組的字線的下位頁數(shù)據(jù)時(shí)，因?yàn)榫幋a方法為圖8中所示的"倒置"，所以MCU22倒置讀取的數(shù)據(jù)并向外部輸入產(chǎn)生的數(shù)據(jù)。為了執(zhí)行這樣的讀取方法，逐頁復(fù)制數(shù)據(jù)頁被限制為屬于同一組的字線。如上所述，根據(jù)第一實(shí)施例的在NAND閃速存儲器中數(shù)據(jù)寫入方法產(chǎn)生如下列項(xiàng)(1)和(2)中所述的效果。(1)可以改善半導(dǎo)體存儲器裝置的操作可靠性。如
背景技術(shù)：
中所述，現(xiàn)在增加了對更高容量NAND閃速存儲器的需求。同時(shí)，寫入和讀取數(shù)據(jù)的可靠性傾向于變得逐漸劣化。其原因?yàn)椋?，在NAND閃速存儲器中，由于基于使用隧穿電流的數(shù)據(jù)記錄方法，因此不能使柵極絕緣膜(隧穿氧化物膜)的膜厚度比這樣的特定值薄，該特定值用于在操作保證溫度下保持所存儲的數(shù)據(jù)。盡管這樣，仍減小了在存儲器基元晶體管MT的橫向方向上的尺寸(例如，柵極長度和柵極寬度)。因此，由于柵極誘導(dǎo)的漏極泄漏(GIDL)現(xiàn)象，與數(shù)據(jù)保持(dataretention)有關(guān)的問題(例如，所記錄的數(shù)據(jù)得損失)已變得更加顯著。此外，為了減小每位的面積，在NAND串中的存儲器基元晶體管的數(shù)目增加。結(jié)果，允許在NAND串中流動的電流變小，這使得讀取和讀出(sense)數(shù)據(jù)所需的電壓變化和電流值更小。另外，當(dāng)在NAND串中的存儲器基元晶體管的數(shù)目增加時(shí)，存在削弱對讀干擾(RD)的抵抗性和對程序千擾(PD)的抵抗性的傾向。在接通NAND串中的串聯(lián)連接的連續(xù)的存儲器基元晶體管的情況下，隨著連續(xù)的存儲器基元晶體管的數(shù)目增大，RD和PD導(dǎo)致的劣化變得更加顯著。將使用圖12和13解釋該實(shí)例。圖12和13示出了NAND串的等效電路圖。圖13示出了接通連接到字線WL0到WL(k-l)的存儲器基元晶體管的情況。如圖12所示，NAND串包括數(shù)目為n的存儲器基元晶體管MT(n為大于或等于2的自然數(shù))。然后，將讀出讀數(shù)據(jù)的讀出放大器40連接到位線BL。在每一個(gè)存儲器基元晶體管MT中存在寄生電容41。寄生電容41在例如存儲器基元晶體管的源極或漏極與該存儲器晶體管形成于其中的阱區(qū)域之間的p-n結(jié)處。如圖13所示，例如，當(dāng)連接到字線WLO到WL(k-l)的k數(shù)目的存儲器基元晶體管i^開啟狀態(tài)時(shí)，在NAND串中產(chǎn)生了非常高的寄生電容42。也就是，作為連接到字線WLO到WL(k-l)的存儲器基元晶體管中的寄生電容41的并聯(lián)連接的結(jié)果而形成的極大的寄生電容42存在于連接到字線WLk的存儲器基元晶體管與選擇晶體管ST2之間。寄生電容42對NAND閃速存儲器具有各種不利的影響。例如，當(dāng)字線WL0的電位變?yōu)樽x電壓時(shí)，字線WLO的柵極電壓對從生電容42提供的大量的電荷(電流)加速，由此產(chǎn)生熱電子。然后，產(chǎn)生的熱電子跨過連接到字線WL0的存儲器基元晶體管的隧穿氧化物膜，由此損壞了在存儲器基元晶體管中的所記錄的數(shù)據(jù)。這就是所謂的GIDL現(xiàn)象。此外，當(dāng)多個(gè)連續(xù)的存儲器基元晶體管變?yōu)殚_啟時(shí)，已知不僅易于發(fā)生RD，而且易于發(fā)生PD。對于在NAND串中的變?yōu)殚_啟的許多連續(xù)的存儲器基元晶體管，許多個(gè)頁上的相同列地址中的數(shù)據(jù)必須相同。不需要考慮這一點(diǎn)，因?yàn)閷?shí)際數(shù)據(jù)通常是隨機(jī)數(shù)據(jù)。根據(jù)應(yīng)用，這樣的數(shù)據(jù)的連續(xù)性是常見的。具體而言，在較少使用的介質(zhì)卡的文件分配表(FAT)區(qū)域的寬使用區(qū)域內(nèi)持續(xù)"0"數(shù)據(jù)。在該情況下，"0"數(shù)據(jù)通常在許多個(gè)頁內(nèi)連續(xù)地持續(xù)。此外，在支持固定大小的文件作為數(shù)據(jù)文件的特定應(yīng)用中，在緊接在初始化之后具有少量數(shù)據(jù)的文件中，"0"填充(padded)的區(qū)域通常很長地連續(xù)。因此，易于發(fā)生上述問題。然而，對于第一實(shí)施例，根據(jù)A(-M取余N)的值，字線WL被分類為N個(gè)組。換言之，以多個(gè)鄰近的字線為單位來對字線分組，其中至少一個(gè)字線位于該多個(gè)鄰近的字線之間。在第一實(shí)施例中，根據(jù)通過將字線地址除以"4"而獲得的余數(shù)A，將字線分類為四組。然后對每一組應(yīng)用不同的編碼方法。因此，從一個(gè)鄰近的字線到另一字線，對字線應(yīng)用的編碼方法是不同的。因此，即使在將相同的數(shù)據(jù)寫入許多個(gè)連續(xù)的存儲器基元時(shí)，也可以防止在同一NAND串中連續(xù)地持續(xù)相同的數(shù)據(jù)。也就是，在第一實(shí)施例中，將數(shù)據(jù)平均地分布為四個(gè)數(shù)據(jù)項(xiàng)。因此，可以減輕RD問題和PD問題，并可以改善NAND閃速存儲器的操作可靠性。(2)可以獲得項(xiàng)(1)中的效果而不劣化NAND閃速存儲器的性能(部分l)。如在項(xiàng)(1)中所解釋的，在第一實(shí)施例的NAND閃速存儲器中在列方向上數(shù)據(jù)被隨機(jī)化。在該方面，作為防止數(shù)據(jù)被攔截的保密技術(shù)的一部分，存在數(shù)據(jù)編碼技術(shù)。然而，用于保密的編碼技術(shù)具有下列問題。從編碼算法的角度來看，在頁之間編碼算法和編碼種(scrambleseed)均不變。因此，隨才幾化頁內(nèi)的數(shù)據(jù)是有效的。因?yàn)閷τ诓煌捻撋系木哂型涣械刂返拇鎯ζ骰?，總是在一個(gè)方向上設(shè)定數(shù)據(jù)不倒置操作和倒置操作，所以數(shù)據(jù)未被隨機(jī)化。因此，不能預(yù)料對抗RD和PD問題的方法的效果。此外，如果逐頁地改變編碼種來解決上述問題，當(dāng)將被寫入特定頁的編碼后的數(shù)據(jù)復(fù)制到另一頁中時(shí)，那么即使使用新頁的編碼后的種來反編碼(解碼)該數(shù)據(jù)，也不能將編碼后的數(shù)據(jù)恢復(fù)為原始數(shù)據(jù)。編碼種是用于對數(shù)據(jù)編碼的原始數(shù)據(jù)。其概念與圖8的編碼方法同義。因此，如果逐個(gè)頁地址地改變編碼種，便不能使用頁復(fù)制命令，這會嚴(yán)重劣化NAND閃速存儲器的性能。然而，對于第一實(shí)施例的NAND閃速存儲器，將在列方向上的不彼此鄰接的多個(gè)字線WL分類到相同的組中。此外，對相同的組應(yīng)用相同的編碼方法。因此，在相同的組中，可以進(jìn)行頁復(fù)制，由此可以獲得項(xiàng)l的效果而不劣化NAND閃速存儲器的性能。當(dāng)然，在第一實(shí)施例中，同樣地，不同的組之間禁止直接頁復(fù)制。然而，當(dāng)將塊數(shù)據(jù)的一部分或全部同時(shí)移動到另一塊時(shí)，通常會發(fā)生實(shí)際上需要頁復(fù)制的情況。也就是，這是連續(xù)地頁復(fù)制許多個(gè)頁的情況。在第一實(shí)施例中，在列方向上依次排列第一到第四組。也就是，以相同的次序在列方向上重復(fù)第一到第四組。因此，可以將數(shù)據(jù)的多個(gè)連續(xù)的頁復(fù)制到另一存儲器塊中的多個(gè)連續(xù)的頁中。因此，從實(shí)際角度來看，對不同組之間的頁復(fù)制的禁止并沒有成為大的問題。[第二實(shí)施例接下來，將解釋根據(jù)本發(fā)明的第二實(shí)施例的存儲器系統(tǒng)。第二實(shí)施例是這樣的，不僅將編碼后的寫數(shù)據(jù)而且將編碼種數(shù)據(jù)寫入笫一實(shí)施例中的存儲器基元中。圖14是根據(jù)第二實(shí)施例的卡控制器12的一部分的框圖。如圖14所示，參考RAM25中的編碼表27，MPU22輸出編碼種數(shù)據(jù)。如果外部輸入寫數(shù)據(jù)是WD且編碼種數(shù)據(jù)為SD，則編碼電路26使用函數(shù)F(WD,SD)對數(shù)據(jù)編碼。結(jié)果，根據(jù)在第一實(shí)施例中解釋的圖8中的編碼種數(shù)據(jù)來對寫數(shù)據(jù)編碼。通過EXOR門來實(shí)現(xiàn)編碼電路26，EXOR門例如執(zhí)行對寫數(shù)據(jù)和編碼種數(shù)據(jù)的異或操作。圖15是編碼表27的概念圖。如圖15所示，編碼表27為每一個(gè)A保持編碼種數(shù)據(jù)。編碼表27保持用于對上位頁編碼的編碼種數(shù)據(jù)S0一UP到S3_UP和用于對下位頁編碼的編碼種數(shù)據(jù)SO—LW到S3—LW。這些對應(yīng)于函數(shù)F(WD，SD)中的變量SD。例如，當(dāng)將數(shù)據(jù)寫入屬于第四組的字線WL的下位頁時(shí)，MPU22從編碼表27讀取種數(shù)據(jù)S3_LW。然后，編碼電路26對寫數(shù)據(jù)和種數(shù)據(jù)S3一LW進(jìn)行異或操作。結(jié)果，作為圖8所解釋的編碼的結(jié)果，使寫數(shù)據(jù)倒置。通過閃速控制器23向NAND閃速存儲器11提供在編碼電路26處編碼的寫數(shù)據(jù)和MPU22所讀取的并用于對寫數(shù)據(jù)編碼的編碼種數(shù)據(jù)。圖16是將要寫入NAND閃速存儲器的存儲器基元中的數(shù)據(jù)的一個(gè)頁的概念圖。換言之，圖16是加載到頁緩沖器31中的頁數(shù)據(jù)的概念圖。如圖16所示，頁數(shù)據(jù)包括編碼后的寫數(shù)據(jù)和編碼種數(shù)據(jù)。將如上所述配置的頁數(shù)據(jù)全體寫入存儲器基元MC中。當(dāng)讀取數(shù)據(jù)時(shí)，從存儲器基元不僅讀取寫數(shù)據(jù)，而且讀取編碼種數(shù)據(jù)。然后，MCU22使用同時(shí)讀出的編碼種數(shù)據(jù)來反編碼讀出的寫數(shù)據(jù)。因?yàn)槭褂眠@樣的讀出方法，因此可以在任意的頁之間逐頁復(fù)制數(shù)據(jù)。如上所述，利用第二實(shí)施例的NAND閃速存儲器，除了在第一實(shí)施例中解釋的項(xiàng)(1)中的效果之外，還可以獲得下列項(xiàng)(3)的效果。(3)可以獲得項(xiàng)(1)的效果而不會劣化NAND閃速存儲器的性能(部分2)。利用才艮據(jù)第二實(shí)施例的數(shù)據(jù)寫入方法，在每一頁中直接記錄編碼種數(shù)據(jù)以及將要記錄的數(shù)據(jù)。結(jié)果，可以進(jìn)行編碼而不限制頁復(fù)制。將編碼種數(shù)據(jù)作為頁數(shù)據(jù)寫入存儲器基元中而不對該數(shù)據(jù)編碼，使得能夠在讀取數(shù)據(jù)時(shí)使用編碼種數(shù)據(jù)來反編碼數(shù)據(jù)。也就是，因?yàn)槊恳豁摰木幋a種數(shù)據(jù)被寫入其頁數(shù)據(jù)中，因此可以在任意頁之間進(jìn)行復(fù)制而不會有任何問題。在圖16的實(shí)例中，將編碼種數(shù)據(jù)寫入頁數(shù)據(jù)的開始。這4吏得在讀操作中能夠首先讀取編碼種數(shù)據(jù)。使用編碼種數(shù)據(jù)，反編碼其后的頁數(shù)據(jù)。當(dāng)然，編碼種數(shù)據(jù)存儲于其中的位置并不局限于在頁的開始而是僅僅必須在頁內(nèi)。在第二實(shí)施例中，解釋了被寫入存儲器基元中的編碼種數(shù)據(jù)是作為進(jìn)行編碼的函數(shù)F中的種SD的實(shí)際數(shù)據(jù)的情況。然而，編碼種函數(shù)不必是實(shí)際數(shù)據(jù)。圖17是根據(jù)第二實(shí)施例的變形例的編碼表27的概念圖。如圖17所示，通常向保持在存儲器中的表中的每一個(gè)項(xiàng)提供索引。索引是指為了區(qū)分單獨(dú)的項(xiàng)而提供的識別號碼。因此，如在圖18中的頁數(shù)據(jù)的概念圖中所示，可以將編碼表27的索引寫入存儲器基元中以取代編碼種數(shù)據(jù)的實(shí)際數(shù)據(jù)。即4吏在該情況下，MCU22也可以通過該索引來了解所應(yīng)用的編碼方法。當(dāng)然，該索引可以是圖8和圖15示出的余數(shù)A自身。例如，在保持4-級數(shù)據(jù)的NAND閃速存儲器中，當(dāng)將字線分類為四組時(shí)，余數(shù)A的值被用作編碼種數(shù)據(jù)。在該情況下，直接使用字線地址的低2位作為編碼種數(shù)據(jù)。圖19是示出字線地址與頁數(shù)據(jù)之間的關(guān)系的概念圖。如圖19所示，通過將字線地址除以4而獲得的余數(shù)A等于在字線地址中的第0位處和第l位處的數(shù)據(jù)。因此，MCU22使用該2個(gè)位作為編碼種數(shù)據(jù)，并將它們輸出到編碼電路26和NAND閃速存儲器ll。如上所述，利用根據(jù)第一和第二實(shí)施例中的每一個(gè)的NAND閃速存儲器，當(dāng)將外部提供的數(shù)據(jù)寫入存儲基元中時(shí)，根據(jù)字線地址選擇數(shù)據(jù)編碼WL為單位將字線分組，至少一個(gè)字線位于所述多個(gè)鄰近的字線之間。例如，根據(jù)通過將字線地址M(M為大于或等于2的自然數(shù))除以N(N為大于或等于2的自然數(shù))獲得的余數(shù)來對字線分組。然后，對相同的組應(yīng)用相同的編碼方法，并且對不同的組應(yīng)用不同的編碼方法。此外，當(dāng)將編碼后的數(shù)據(jù)寫入存儲器基元中時(shí)，將遵守所應(yīng)用的編碼方法的編碼種數(shù)據(jù)寫入具有相同字線地址的存儲器基元的一部分中。利用上述配置，可以在NAND串中在列方向上隨機(jī)化數(shù)據(jù)。也就是，可以防止在列方向上連續(xù)地持續(xù)相同的數(shù)據(jù)。結(jié)果，不僅可以防止由RD和PD導(dǎo)致的數(shù)據(jù)可靠性劣化，而且可以使用頁復(fù)制命令。頁復(fù)制命令是卡控制器12所具有的命令之一，其是用于復(fù)制頁中的數(shù)據(jù)的命令。頁復(fù)制命令不僅可以進(jìn)行通常的頁復(fù)制，而且可以進(jìn)行以下頁復(fù)制。在該頁復(fù)制中，一次讀取的數(shù)據(jù)被校正錯(cuò)誤(error-correct)，然后將產(chǎn)生的數(shù)據(jù)復(fù)制到另一頁中。在上述實(shí)施例中，解釋了存儲4-級數(shù)據(jù)的NAND閃速存儲器。然而，不用說，這些實(shí)施例可以應(yīng)用于存儲2-級數(shù)據(jù)的NAND閃速存儲器以及存儲多值數(shù)據(jù)(例如，8-級數(shù)據(jù)或更多)的NAND閃速存儲器。此外，將字線分組的方法不必局限于使用A-M取余N的分類方法。也就是，所應(yīng)用的編碼方法僅僅必須在鄰近的字線之間是不同的。此外，在上述實(shí)施例中，已經(jīng)解釋了從字線WL0開始到字線WL15而將數(shù)據(jù)依次寫入字線中。在該情況下，從字線WL0開始，依次分配字線地址。然而，實(shí)施例并不局限于其中以該次序?qū)懭霐?shù)據(jù)的NAND閃速存儲器。下面將使用圖20和21解釋不同于上述實(shí)施例的寫入方法。圖20是示出保持4-級數(shù)據(jù)的存儲器基元的閾值分布的圖，其有助于解釋在寫操作時(shí)存儲器基元的閾值電壓Vth改變的方式。將數(shù)據(jù)集體地寫入一頁中。如圖20所示，首先，將數(shù)據(jù)寫入下位頁中，然后將數(shù)據(jù)寫入上位頁中，這與在第一實(shí)施例中解釋的圖7中的方法相同。與圖7的區(qū)別為，當(dāng)將"0"寫入下位頁中時(shí)，將其閾值粗略地設(shè)置在0V到Vth2的范圍內(nèi)。然后，如果寫入上位頁，當(dāng)寫入"10"時(shí)，如此進(jìn)行寫入，以使其閾值在Vthl到Vth2的范圍內(nèi)。當(dāng)寫入"00"時(shí)，如此進(jìn)行寫入，以使其閾值在Vth2到Vth3的范圍內(nèi)。將使用圖21解釋在寫入方法中將數(shù)據(jù)寫在每一個(gè)字線上的次序。圖21是存儲器塊的示意圖。在圖21中，附到單獨(dú)的字線的號碼示出了進(jìn)行寫入的次序。此外，圖21中的"(L)"表示寫入下位頁，"U"表示寫入上位頁。如圖21所示，首先，對字線WLi寫入下位頁。然后，對字線WL(i+l)寫入下位頁。此后，對字線WLi寫入上位頁。然后，對字線WL(i+2)寫入下位頁。接下來，對字線WL(i+l)寫入上位頁。也就是，不必按字線的次序?qū)懭霐?shù)據(jù)。具體而言，當(dāng)對一字線寫入上位頁時(shí)，提前完成對鄰近該字線的另一字線的下位頁的寫入。利用該寫入方法，可以減小存儲器基元MC的闊值的變化。在NAND閃速存儲器中，隨著存儲器基元進(jìn)一步小型化，由于彼此施加的鄰近的電荷存儲層的影響，有時(shí)似乎閣值會升高。然而，利用該方法，僅僅在下位頁上進(jìn)行粗寫入，對僅僅寫入了其下位頁的頁幾乎沒有影響。然后，當(dāng)寫入上位頁時(shí)，存儲器基元的閾值變化小于圖7的常規(guī)情況。因此，減小了由上述影響所導(dǎo)致的存儲基元的閾值變化。此外，在該寫入方法中，頁地址的次序與字線地址的次序不一致。具體而言，分配頁地址所遵循的次序是圖21中的次序字線WLi的下位頁—字線WL(i+l)的下位頁—字線WLi的上位頁—字線WL(i+2)的下位頁—字線WL(i+l)的上位頁—。然而，當(dāng)應(yīng)用第一和第二實(shí)施例時(shí)，對鄰近的字線應(yīng)用不同的編碼方法，而不考慮分配頁地址所遵循的次序。此外，在這些實(shí)施例中，已經(jīng)解釋了其中同時(shí)寫入連接到某一字線的存儲器基元的高次位和低次位的情況。也就是，已經(jīng)解釋了其中向一個(gè)字線分配兩個(gè)頁(上位頁和下位頁)的情況。然而，如在圖22的存儲塊的示意圖中所示，分配到一個(gè)字線的頁的數(shù)目并不局限于2。在圖22的配置中，存儲器基元可以保持4-級數(shù)據(jù)。另外，以偶數(shù)個(gè)位線或奇數(shù)個(gè)位線為單位，同時(shí)寫入連接到同一字線的多個(gè)存儲器基元。具體而言，向每一個(gè)字線分配兩個(gè)上位頁和兩個(gè)下位頁，即，總共四個(gè)頁。在該情況下，如圖22所示，分配頁地址所遵循的次序(即，寫入數(shù)據(jù)的次序)如下字線WLi的下位頁(偶數(shù)位線)—字線WLi的下位頁(奇數(shù)位線)—字線WL(i+l)的下位頁(偶數(shù)位線)—字線WL(i+l)的下位頁(奇數(shù)位線)—字線WLi的上位頁(偶數(shù)位線)—字線WLi的上位頁(奇數(shù)位線)—字線WL(i+2)的下位頁(偶數(shù)位線)—字線WL(i+2)的下位頁(奇數(shù)位線)—。當(dāng)然，即使在該情況下，當(dāng)應(yīng)用第一和第二實(shí)施例時(shí)，對鄰近的字線應(yīng)用不同的編碼方法，而不考慮分配頁地址所遵循的次序。此外，在這些實(shí)施例中，例如，使用線性反饋移位寄存器作為編碼電路26。在該情況下，將從編碼表27讀取的編碼種數(shù)據(jù)和寫數(shù)據(jù)輸入到線性反饋移位寄存器。線性反饋移位寄存器的輸出是編碼后的寫數(shù)據(jù)。在這些實(shí)施例中，已經(jīng)解釋了通過將字線地址除以"4"來將字線分類為四組的方法。然而，MCU22可以不計(jì)算字線地址。也就是，存在其中MCU22使用頁地址處理存儲器基元的地址而不識別字線地址自身的情況。在該情況下，MCU22直接基于頁地址來選擇編碼方法而不計(jì)算字線地址。也就是，在圖lO的步驟Sll中，MCU22計(jì)算頁地址。接下來，在步驟S13中，基于計(jì)算出的頁地址，MCU22選擇編碼方法。基于頁地址選擇編碼方法的方法包括提供表的方法，該表保持例如頁地址與編碼方法之間的對應(yīng)關(guān)系。如上所述，在這些實(shí)施例中，對鄰近的字線應(yīng)用的編碼方法僅僅必須最終不同。沒有特別限制使它們不同的方法。此外，如圖IO所示，在這些實(shí)施例中，已經(jīng)解釋了其中從外部提供寫數(shù)據(jù)的情況。然而，寫數(shù)據(jù)不局限于從外部提供的數(shù)據(jù)。另外，雖然在這些實(shí)施例中使用了存儲器卡，但這些實(shí)施例不僅適用于存儲器卡，而且適用于一般的NAND閃速存儲器。此外，這些實(shí)施例不僅適用于NAND閃速存儲器，而且適用于引起類似問題的一般的半導(dǎo)體存儲器。權(quán)利要求1.一種將數(shù)據(jù)寫入半導(dǎo)體存儲器中的方法，在所述半導(dǎo)體存儲器中非易失性存儲器基元被串聯(lián)連接，每個(gè)所述非易失性存儲器基元都具有連接到字線的柵極，所述方法包括以下步驟根據(jù)數(shù)據(jù)將被寫入其中的存儲器基元的字線地址，為所述數(shù)據(jù)選擇編碼方法；使用所選擇的編碼方法對所述數(shù)據(jù)編碼；以及根據(jù)所述字線地址將編碼后的數(shù)據(jù)寫入所述存儲器基元中。2.根禮權(quán)利要求l的方法，其中以彼此鄰近的多個(gè)字線為單位對所述字線分組，其中所述字線中的至少一個(gè)字線在所述鄰近的字線之間，允許在連接到屬于相同組的字線的存儲器基元之間復(fù)制所述數(shù)據(jù)，以及禁止在連接到屬于不同組的字線的存儲器基元之間復(fù)制所述數(shù)據(jù)。3.根據(jù)權(quán)利要求l的方法，其中以彼此鄰近的多個(gè)字線為單位對所述字線分組，其中所述字線中的至少一個(gè)字線在所述鄰近的字線之間，根據(jù)通過將所述字線地址M(M是大于或等于2的自然數(shù))除以N(N是大于或等于2的自然數(shù))獲得的余數(shù)對所述組分類，為這樣的數(shù)據(jù)選擇所述編碼方法中的第一種編碼方法，該數(shù)據(jù)將被寫入連接到屬于所述組中的第一組的字線的存儲器基元中，以及為這樣的數(shù)據(jù)選擇與所述編碼方法中的所述第一種編碼方法不同的所述編碼方法中的第二種編碼方法，該數(shù)據(jù)將被寫入連接到屬于所述組中的第二組的字線的存儲器基元中，其中所述組中的所述笫二組不同于所述組中的所述第一組。4.根據(jù)權(quán)利要求l的方法，其中，將所選擇的編碼方法的種數(shù)據(jù)與所述編碼后的數(shù)據(jù)一起寫入具有對應(yīng)的字線地址的所述存儲器基元中。5.根據(jù)權(quán)利要求l的方法，其中以彼此鄰近的多個(gè)字線為單位對所述字線分組，其中所述字線中的至少一個(gè)字線在所述鄰近的字線之間，所述選擇編碼方法包括以下步驟確定所述字線地址屬于所述組中的哪一組，以及根據(jù)所確定的組從表中選擇所述編碼方法，在所述表中一對一對應(yīng)地記錄用于所述組的所述編碼方法，并且將所述表中的提供給所述組中的每一組的索引數(shù)據(jù)與所述編碼后的數(shù)據(jù)一起寫入具有對應(yīng)的字線地址的所述存儲器基元中。6.根據(jù)權(quán)利要求1的方法，其中每一個(gè)所述存儲器基元具有疊層?xùn)艠O，所述疊層?xùn)艠O包括電荷存儲層和控制柵極，所述電荷存儲層形成在半導(dǎo)體襯底上，在所述半導(dǎo)體襯底與所述電荷存儲層之間插入有柵極絕緣膜，所述控制柵極形成在所述電荷存儲層上且連接到所述字線中的任何一個(gè)字線，在所述控制柵極與所述電荷存儲層之間插入有柵極間絕緣膜。7.—種將數(shù)據(jù)寫入半導(dǎo)體存儲器中的方法，在所述半導(dǎo)體存儲器中串聯(lián)連接第一非易失性存儲器基元和第二非易失性存儲器基元，每一個(gè)所述第一非易失性存儲器基元的柵極都連接到第一字線，每一個(gè)所述第二非易失性存儲器基元的柵極都連接到鄰近所述第一字線的第二字線，所述方法包括以下步驟使用第一編碼方法對第一數(shù)據(jù)編碼；將編碼后的第一數(shù)據(jù)寫入所述第一存儲器基元中；使用不同于所述第一編碼方法的第二編碼方法對第二數(shù)據(jù)編碼；以及將編碼后的第二數(shù)據(jù)寫入所述第二存儲器基元中。8.根據(jù)權(quán)利要求7的方法，其中根據(jù)所述第一存儲器基元的行地址選擇所述第一編碼方法，以及根據(jù)所述第二存儲器基元的行地址選擇所述第二編碼方法。9.根據(jù)權(quán)利要求7的方法，其中將所述第一編碼方法的種數(shù)據(jù)寫入所述第一存儲器基元中的任何一個(gè)中，以及將所述第二編碼方法的種數(shù)據(jù)寫入所述第二存儲器基元中的任何一個(gè)中。10.根據(jù)權(quán)利要求7的方法，其中將與所述第一編碼方法相關(guān)的索引數(shù)據(jù)寫入所述第一存儲器基元中的任何一個(gè)中，以及將與所述第二編碼方法相關(guān)的索引數(shù)據(jù)寫入所述第二存儲器基元中的任何一個(gè)中。11.根據(jù)權(quán)利要求7的方法，其中每一個(gè)所述存儲器基元具有疊層?xùn)艠O，所述疊層?xùn)艠O包括電荷存儲層和控制柵極，所述電荷存儲層形成在半導(dǎo)體襯底上，在所述半導(dǎo)體襯底與所述電荷存儲層之間插入有柵極絕緣膜，線，在所述控制柵極與所述電荷存儲層之間插入有柵極間絕緣膜。12.—種存儲器控制器，其控制半導(dǎo)體存儲器，所述半導(dǎo)體存儲器包括連接到字線的多個(gè)非易失性存儲器基元，所述存儲器控制器包括接口，其可連接到主機(jī)裝置并從所述主機(jī)裝置接收將要寫入所述半導(dǎo)體存儲器中的數(shù)據(jù)；處理器，其根據(jù)所述數(shù)據(jù)將被寫入的所述存儲器基元的字線地址，為所述數(shù)據(jù)確定編碼方法；以及編碼電路，其^f吏用所述處理器確定的所述編碼方法來對所述數(shù)據(jù)編碼。13.根據(jù)權(quán)利要求12的控制器，還包括具有表的存儲器，所述表保持將要應(yīng)用于這樣的數(shù)據(jù)的編碼方法，該數(shù)據(jù)將被寫入連接到每一個(gè)所述字線的所述存儲器基元中，其中所述處理器參考所述表來確定將使用的編碼方法。14.根據(jù)權(quán)利要求12的控制器，其中所述處理器根據(jù)通過將所述字線地址除以N(N為大于或等于2的自然數(shù))獲得的余數(shù)來確定所述編碼方法。15.根據(jù)權(quán)利要求12的控制器，其中禁止在這樣的存儲器基元之間復(fù)制數(shù)據(jù)，這些存儲器基元保持已應(yīng)用了所述編碼方法中的不同編碼方法的數(shù)據(jù)，以及允許在這樣的存儲器基元之間復(fù)制數(shù)據(jù)，這些存儲器基元保持已應(yīng)用了所述編碼方法中的相同編碼方法的數(shù)據(jù)。16.根據(jù)權(quán)利要求12的控制器，其中將所述處理器確定的所述編碼方法的種數(shù)據(jù)與編碼后的數(shù)據(jù)一起寫入具有對應(yīng)的字線地址的所述存儲器基元中。17.根據(jù)權(quán)利要求12的控制器，其中將與所述處理器確定的所述編碼方法相關(guān)的索引數(shù)據(jù)與編碼后的數(shù)據(jù)一起寫入具有對應(yīng)的字線地址的所述存儲器基元中。18.根據(jù)權(quán)利要求12的控制器，其中每一個(gè)所述存儲器基元具有疊層?xùn)艠O，所述疊層?xùn)艠O包括電荷存儲層和控制柵極，所述電荷存儲層形成在半導(dǎo)體襯底上，在所述半導(dǎo)體襯底與所述電荷存儲層之間插入有柵極絕緣膜，所述控制柵極形成在所述電荷存儲層上且連接到所述字線中的任何一個(gè)字線，在所述控制柵極與所述電荷存儲層之間插入有柵極間絕緣膜。全文摘要一種將數(shù)據(jù)寫入半導(dǎo)體存儲器(11)中的方法，在所述半導(dǎo)體存儲器(11)中非易失性存儲器基元(MC)被串聯(lián)連接，每一個(gè)所述非易失性存儲器基元(MC)都具有連接到字線(WL)的柵極，所述方法包括以下步驟根據(jù)數(shù)據(jù)將被寫入其中的存儲器基元(MC)的字線地址，為所述數(shù)據(jù)選擇編碼方法(S13)；對所述數(shù)據(jù)編碼(S14)；以及根據(jù)所述字線地址將編碼后的數(shù)據(jù)寫入所述存儲器基元(MC)中(S15)。使用所選擇的編碼方法對所述數(shù)據(jù)編碼。文檔編號G11C16/02GK101611386SQ20088000514公開日2009年12月23日申請日期2008年2月13日優(yōu)先權(quán)日2007年2月14日發(fā)明者高田知二申請人:株式會社東芝