專利名稱：：源側非對稱預充電編程方案的制作方法
技術領域：
：0002本發(fā)明總的涉及半導體裝置。更具體地，本發(fā)明涉及閃速存儲器裝置和閃速裝置編程方法。
背景技術：
：0003多種類型的消費電子設備產(chǎn)品依賴于用于保持由微控制器執(zhí)行代碼的數(shù)據(jù)或者軟件的一些形式的大容量存儲設備。這樣的消費電子設備是豐富的，并且包括諸如個人數(shù)字助理(PDA)、便攜式音樂播放器、便攜式多媒體播放器(PMP)和數(shù)字照相機的裝置。在PDA中，需要大容量存儲設備用于保存應用和數(shù)據(jù)，而便攜式音樂播放器和數(shù)字照相機需要大量的大容量存儲設備用于保持音樂文件數(shù)據(jù)和/或圖像數(shù)據(jù)。用于這樣的便攜式電子設備的大容量存儲設備的解決方案優(yōu)選尺寸小、功耗最低并且具有高存儲密度。因為諸如靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)的易失性存儲器為了保持數(shù)據(jù)而需要不斷地電力施加，所以將對存儲器的選擇限制到非易失性形式的存儲器。如本領域內(nèi)所公知的，便攜式電子設M賴于具有有限電源供應的電池。因此，電源移除之后仍保持數(shù)據(jù)的非易失性存儲器是優(yōu)選的。0004雖然許多消費產(chǎn)品使用商用閃速存儲器，但消費者在諸如具有微處理功能的蜂窩電話和裝置的產(chǎn)品中間接使用閃速存儲器。更具體地，通常在消費電子設備中存在的專用集成電路(ASIC)具有集成的閃速存儲器而能夠使得固件升級。不用說，由于閃速存儲器在尺寸、存儲密度和速度方面的最佳折衷，使其成為用于消費電子設備的優(yōu)選的非易失性大容量存儲的解決方案，所以閃速存儲器用途十分廣泛。0005本領域內(nèi)的普通技術人員所公知，閃速存儲器裝置易遭受編程干擾。更具體地，當通過將相應選擇的字線驅動至編程電壓來編程選擇的存儲器單元時，沿著不被編程的該同樣的字線的未選擇的存儲器單元可能被無意地軟編程。這是由于存在對于不被編程的選擇的存儲器單元建立編程禁止狀態(tài)的偏壓不足以完全阻止這些存儲器單元被編程的問題。此外，由于編程操作期間施加到未選擇字線的電壓過高，能夠導致編程的或者擦除的閾值電壓的偏移，所以閃速存儲器中的未選擇的存儲器單元也易遭受編程干擾。已經(jīng)使用順序編程方案解決了這個問題，然而由于隨機頁面編程相關的^t喿作靈活性喪失，使得隨機頁面編程操作的禁止導致應用中性能的降低。
發(fā)明內(nèi)容0006根據(jù)本發(fā)明的第一方面，提供一種用于編程具有串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的NAND閃速串的方法。所述方法包括偏置所述位線，非對稱地預充電溝道的分組，并且編程所述選擇的存儲器單元。所述位線被偏置到第一電源電壓電平和第二電源電壓電平的其中一個。溝道的分組對應于所述存儲器單元，其^^皮非對稱地預充電到與所述源極線不同的電壓電平，用于將選擇的存儲器單元溝道設置為與保存在未選擇存儲器單元中的后臺數(shù)據(jù)無關的編程禁止狀態(tài)。僅在所述位線被偏置到所述第二電源電壓電平時編程所述選擇的存儲器單元，并且在所述位線被偏置到所述第一電源電壓電平時所述選擇的存儲器單元保持在所述編程禁止狀態(tài)。根據(jù)本方面的實施例，編程所述選擇的存儲器單元包括將所述串選擇裝置驅動至所述第一電源電壓電平，用于僅在所述位線被偏置到所述第二電源電壓電平時將所述位線耦合到所述選擇的存儲器單元。非對稱預充電能夠包括通過將所述源極線選擇裝置驅動至電源極線傳遞電壓來將所述源極線偏置到串預充電電壓并且將所述源極線耦合到所述存儲器單元。0007根據(jù)所述方法的一個方面，非對稱預充電包括對下部溝道預充電，對中間溝道預充電和對上部溝道預充電。所述下部溝道對應于所述源極線選擇裝置和與所述選擇的存儲器單元鄰接的第一存儲器單元之間的所述存儲器單元，其被預充電到第一預充電電壓，并且所述下部溝道包括所述選擇的存儲器單元和與所述選擇的存儲器單元鄰接的第二存儲器單元。所述中間溝道對應于所述第一存儲器單元，其被預充電到第二預充電電壓。所述上部溝道對應于所述第一存儲器單元和所述串選擇裝置之間的所述存儲器單元，其被預充電到第三預充電電壓。預充電所述下部溝道包括將所述源極線選擇裝置和所述第一存儲器單元之間的所述存儲器單元的柵極端子驅動至第一傳遞電壓。預充電所述中間溝道包括將所述第一存儲器單元的柵極端子驅動至第二傳遞電壓，所述第二傳遞電壓至少是0V,其中，所述第二傳遞電壓大于編程的存儲器單元的閾值電壓并且小于所述傳遞電壓。預充電所述上部溝道包括將所述第一存儲器單元和所述串選擇裝置之間的所述存儲器單元的柵極端子驅動至所述第一傳遞電壓。之后，由所述第一傳遞電壓和所述第二傳遞電壓之間的差值來提升所述上部溝道以提供所述第三預充電電壓，其中，所述第二傳遞電壓在所述上部溝道處于所述第三預充電電壓時被選擇為用于關斷第一存儲器單元的值。0008根據(jù)本發(fā)明的另一方面，預充電所述下部溝道還包括關斷所述第二存儲器單元，并且關斷所述源極線選擇裝置。預充電所述下部溝道存儲器單元溝道本地提升到有效地用于禁止編程的電壓。所述編程電壓大于所述第一傳遞電壓、所述串預充電電壓和所述源極線傳遞電壓，并且所述串預充電電壓至少是所述源極線傳遞電壓。在本方面的又一個實施例中，所述串預充電電壓和所述源極線傳遞電壓處于所述第一傳遞電壓。所述選擇的存儲器單元和所述源極線選擇裝置之間的至少一個存儲器單元對應于編程頁面，所述至少一個存儲器單元具有編程閾值電壓和擦除閾值電壓的其中一個。所述第一存儲器單元能夠對應于具有編程閾值電壓和擦除閾值電壓的其中一個的編程頁面。所述選擇的存儲器單元和所述源^J戔選擇裝置之間的存儲器單元對應于具有擦除閾值電壓的擦除頁面，或者替代地，所述選擇的存儲器單元和所述串選擇裝置之間的存儲器單元對應于具有擦除閾值電壓的擦除頁面。0009在本發(fā)明的第二方面，提供一種用于編程具有串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的NAND閃速串的方法。所述方法包括偏置所述位線到第一電源電壓電平和第二電源電壓電平的其中一個；預充電對應于所述存儲器單元的溝道分組到與所述源極線不同的電壓電平，用于將選擇的存儲器單元鄰接的第一存儲器單元關斷；響應于施加的編程電壓，將選擇的存儲器單元預充電到編程禁止狀態(tài)；并且將所述串選擇裝置驅動至所述第一電源電壓電平，用于僅在所述位線被偏置到所述第二電源電壓電平時將所述位線耦合到所述選擇的存儲器單元。所述選擇的存儲器單元在所述位線被偏置到所述第一電源電壓電平時保持在編程禁止狀態(tài)。0010根據(jù)本發(fā)明的第三方面，提供一種用于編程具有串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的NAND閃速串的方法。所述方法包括將所有字線驅動至第一傳遞電壓，持續(xù)驅動除了第一字線之外的所有字線至第二傳遞電壓，將第二字線驅動至第一電源電壓，將第三字線驅動至編程電壓，并且將所述位線耦合到選擇的存儲器單元。所有的字線被驅動至所述第一傳遞電壓，用于將源極線提供的串預充電電壓耦合到所述存儲器單元，所述串預充電電壓大于所述第一傳遞電壓。除了與鄰接所述選擇的存儲器單元的第一存儲器單元對應的第一字線之外的所有字線被驅動至大于所述第一傳遞電壓的第二傳遞電壓，所述第一存儲器單元位于所述選擇的存儲器單元和所述串選擇裝置之間。對應于與所述選擇的存儲器單元鄰接的第二存儲器單元的第二字線被驅動至所述第一電源電壓，用于關斷第二存儲器單元。對應于所述選擇的存儲器單元的所述第三字線被驅動至大于所述第二傳遞電壓的編程電壓。0011在本發(fā)明的實施例中，耦合所述串預充電電壓包括將所述源極線選擇裝置驅動至源極線傳遞電壓，并且耦合所述位線包括將串選擇裝置驅動至所述第二電源電壓。在本方法中，所述編程電壓大于所述第二傳遞電壓、所述串預充電電壓和所述源極線傳遞電壓，所述串預充電電壓至少是所述源極線傳遞電壓，并且所述第一傳遞電壓至少是0V。所述串預充電電壓和所述源極線傳遞電壓處于所述第一傳遞電壓，并且所述第一傳遞電壓大于編程存儲器單元的閾值電壓。在另一個實施例中，在順序編程方向上的所述選擇的存儲器單元之前的所述存儲器單元對應于擦除頁面，其方向，和從選擇的存儲器單元到所述位線的第二方向。在這個實施例中，在第二編程方向中，所述第一傳遞電壓設為0V。0012在本發(fā)明的第四方面，提供一種閃速存儲器裝置。所述閃速存儲器裝置包括驅動器和控制器。所述驅動器驅動串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置。所述控制器在編程操作中控制所述驅動器，并且被配置用于驅動所述存儲器單元的所有字線到第一傳遞電壓而將所述源極線提供的串預充電電壓耦合到所述存儲器單元，所述串預充電電壓大于所述第一傳遞電壓；持續(xù)驅動除了與鄰接所述選擇的存儲器單元的第一存儲器單元對應的第一字線之外的所有字線至大于所述第一傳遞電壓的第二傳遞電壓，所述第一存儲器單元位于所述選擇的存儲器單元和所述串選擇裝置之間；驅動對應于與所述選擇的存儲器單元鄰接的第二存儲器單元的第二字線至所述第一電源電壓，來關斷第二存儲器單元，驅動對應于所述選擇的存儲器單元的所述第三字線至大于所述第二傳遞電壓的編程電壓，并且耦合所述位線到所述選擇的存儲器單元。0013在本方面的實施例中，所述驅動器包括字線驅動器、塊譯碼器和行譯碼器。所述字線驅動器將行信號耦合到所述存儲器單元，將源極選擇信號耦合到源極線選擇裝置并且將串選擇信號耦合到串選擇裝置。所述塊譯碼器響應于塊地址來啟用所述字線驅動器，所述行譯碼器響應于行地址來提供行信號、源極選擇信號和串選擇信號。在又一個實施例中，所述行譯碼器包括用于提供行信號之一的行譯碼器電路，所述行譯碼器電路包括用于選擇性耦合編程電壓、第一傳遞電壓和第二傳遞電壓的其中一個到行信號之一的多路復用器。所述行譯碼器可以包括用于提供源極選擇信號的行譯碼器電路，所述行譯碼器電路包括用于將vss和第二傳遞電壓的其中一個選擇性耦合到所述源極選擇信號的多路復用器。所述行譯碼器可以提供串選擇信號，所述行譯碼器電路包括用于將VSS和VDD的其中一個選擇性耦合到所述串選擇信號的多路復用器。0014對本領域普通技術人員來說，通過結合附圖閱讀本發(fā)明具體實施例的下面描述，本發(fā)明的其他方面和特征將變得清楚。0015參考附圖，將僅通過示例方式來描述本發(fā)明的實施例，其中圖1是典型的閃速存儲器的框圖；圖2a是兩個NAND存儲器單元串的電路圖；圖2b是圖2a中所示的兩個NAND存儲器單元串的平面布局；圖2c是圖2b所示的一個NAND存儲器單元串沿著線A-A'的橫截面圖；圖3是擦除存儲器單元和編程存儲器單元的閾值電壓(Vt)的分布圖；圖4是對于現(xiàn)有技術NAND閃速編程方案的用于不同后臺數(shù)據(jù)模式的提升的溝道電壓對VDD關系的仿真圖5是對于現(xiàn)有技術順序編程方案的提升的溝道電壓對單元位置關系的仿真圖；圖6是對于現(xiàn)有技術本地提升順序編程方案的用于不同后臺數(shù)據(jù)才莫式的提升的溝道電壓對VDD關系的仿真圖7是擦除存儲器單元和編程存儲器單元在編程干擾之后的閾^i電壓(Vt)的分布圖8是示出通常的NAND閃速編程方法的實施例的流程圖9是具有注解的兩個NAND存儲器單元串以示出溝道分組的相^f位置的電^各圖10是示出源側非對稱預充電編程方案的實施例的流程圖；圖11是示出源側非對稱預充電編程方案實施例的示例操作的時序圖；圖12是示出源側非對稱預充電編程方案實施例的另一個示例操作的時序圖13是示出源側非對稱預充電編程方案實施例的又一個示例操作的時序圖14是對于源自源側非對稱預充電編程方案實施例的不同后臺數(shù)據(jù)模式的提升的溝道電壓對VDD關系的仿真圖15是對于使用源側非對稱預充電編程方案的順序編程操作的不同后臺數(shù)據(jù)模式的提升的溝道電壓對VDD關系的仿真圖16是示出對于本實施例的提升的溝道電壓和傳遞電壓之間的關系的仿真的框圖18是圖17所示的塊譯碼器和字線驅動器電路的電路圖；和圖19是圖17所示的行譯碼器電路的電路圖。具體實施例方式0016總的來說，本發(fā)明提供一種用于編程NAND閃速存儲器的方法，來在允許隨機頁面編程操作的同時最小化編程應力。從正偏置的源極線非對稱預充電NAND串，而將位線從NAND串去耦合。隨后，施加編程電壓到選擇的存儲器單元，并且之后應用位線數(shù)據(jù)。在非對稱預充電和施加編程電壓之后，當所有的選擇的存儲器單元與在它們的相應NAND串中的其它存儲器單元去耦合時，所有的選擇的存儲器單元將被設置為編程禁止狀態(tài)，并且它們的溝道將被本地提升到有效禁止編程的電壓。VSS偏置的位線將使得本地提升的溝道放電到VSS，從而允許選擇的存〗諸器單元的編程的發(fā)生。VDD偏置的位線將不對預充電的NAND串產(chǎn)生影響，從而保持所選擇的存儲器單元的編程禁止狀態(tài)。這個NAND閃速存儲器編程方法將被稱為源側非對稱預充電編程方案。0017圖1是現(xiàn)有技術典型的閃速存儲器的總的框圖。閃速存j諸器10包括用于控制閃速電路的多種功能的邏輯電路、用于保存地址和數(shù)據(jù)的寄存器、用于產(chǎn)生所需的編程和擦除電壓的高電壓電路、和用于存耳又閃速存儲器陣列的核心存儲器電路。閃速存儲器10的所示電路塊的功能在本領域內(nèi)應該是公知的。本領域內(nèi)的普通技術人員將理解圖1中所示的閃速存儲器10表示許多可能配置中的一種可能的閃速存儲器配置。0018圖2a、2b和2c是圖1中所示的閃速存儲器單元陣列中使用的NAND存儲器單元串的示意圖。圖2a是兩個NAND存儲器單元串的電路示意圖。圖2b是圖2a所示的兩個NAND存儲器單元串的物理布局。圖2c是圖2b所示的一個NAND存儲器單元串沿著線A-A'的橫截面一見圖。在此處所示例子中，每個NAND存儲器單元串包括32個串聯(lián)的浮柵存儲器單元50(其中每個浮柵存儲器單元連接到相應的字線WLO到WL31)、連接到位線54和第一浮柵存儲器單元50之間的串選擇晶體管52、和連接到公共源極線(CSL)58和最后一個浮柵存儲器單元50之間的接地選擇晶體管56。串選擇晶體管52的柵極接收串選擇信號SSL，而接地選擇晶體管56的柵極接收接地選^l奪信號GSL。NAND存儲器單元串共用公共字線、串選擇SSL和接地選擇GSL信號線。每一個存儲器單元50、串選擇晶體管52和接地選擇晶體管56具有在擴散區(qū)域62之間的柵極氧化物下面的溝道區(qū)域60。0019所示的NAND存儲器串的結構和布置在本領域內(nèi)是公知的，其可以包括每串為任意數(shù)量的存儲器單元。通常，并行連接到同一字線、SSL和GSL的所有的存儲器串形成一個存儲塊，并且并行連接到同一字線的所有存儲器單元形成存儲塊的一個存儲頁面。0020根據(jù)本領域內(nèi)的公知技術，在任意編程操作之前，首先擦除存儲器陣列的NAND存儲器單元串。能夠選擇性地擦除NAND存儲器單元串的每一個塊，從而可以同時擦除一個或者多個塊。這意味著存儲塊的所有頁面被同時擦除，而存儲塊的部分可以被選擇性地擦除。當成功擦除后，所有擦除的浮柵存儲器單元50將具有負閾值電壓。事實上，所有擦除的存儲器單元50被設置為缺省邏輯狀態(tài)，諸如例如邏輯"1"。編程的存儲器單元50將具有改變?yōu)檎撝惦妷旱拈撝惦妷?，因此表示相反?0"邏輯狀態(tài)。0021圖3示出對于擦除的存儲器單元和編程的存儲器單元的閾值電壓(Vt)分布圖。由于處理和電壓電源變化，^"除的和編程的閾^直電壓將分布在一個電壓范圍內(nèi)。例如，如圖3所示，擦除的存儲器單元將具有在-3V到-IV之間的負閾值電壓，而編程的存儲器單元將具有在IV到3V之間的正閾值電壓?？偟膩碚f，通過施加高電壓到單元的柵極并同時保持其源極和漏極端子接地來編程該單元。高電場使得存儲器單元的溝道中的電子穿過一冊極氧化物并且嵌入到浮柵(公知為Fowler-Nordheim(F-N)隧穿)中，從而增加了存儲器單元的有效閾值電壓。0022編程典型地通過頁面完成，意味著連接到同一字線的塊中的所有存儲器單元50被選擇為同時用寫數(shù)據(jù)(邏輯"0")對其編程。剩余的存儲器單元因此在編程期間未被選擇。由于在編程之前存儲器單元開始于擦除的狀態(tài)(邏輯'T，)，僅有用邏輯"0"編程的存儲器單元經(jīng)受促進F-N隧穿所需要的高電場。通過施加編程電壓VPGM到選擇的存儲器單元的柵極來對選擇的存儲器單元進行編程。但是，由于存儲器陣列的物理連接，沿著同一字線的所有存儲器單元接收同樣的高電壓編程電平。結果，擦除的存儲器單元將具有它們的閾值電壓被無意中偏移的的可能性。這被稱為編程干擾，其在閃速存儲器領域內(nèi)是公知的。存在本領域內(nèi)公知的用于最小化編程干"l尤的編程方案。0023一個/>知的編程方案在JuneLee等人所著的"A90-nraCMOS1.8-V2-GbNANDFlashMemoryforMassStorageApplications"(IEEEJSolid-StateCircuits,第38巻，第11期第1934-1942頁，2003年11月)中被描述。在這個順序編程方案中，例如參見圖2a，導通串選擇晶體管52并且關斷接地選擇晶體管56，而對于要編程的單元的位線電壓被設為VSS，對于要被編程禁止的單元的位線電壓一皮:沒為VDD。VSS偏置的位線將對應的NAND串的溝道連接到地。當施加編程電壓(Vpgm)到選4奪的存儲器單元的柵極時，柵極和溝道之間的大的電勢差導致電子F-N隧穿到浮柵上，從而編程該單元。在被編程禁止的存儲器單元中，位線初始地預充電NAND串的溝道。當NAND串的字線電壓上升到對于選擇的字線的編程電壓Vpgm和上升到對于未選擇字線的傳遞電壓(Vpass)時，通過控制柵、浮柵、溝道和體的串行電容被耦合并且溝道電勢被自動提升。由于耦14合的溝道電壓上升到VDD-Vth_sst,其中Vth—sst是串選擇晶體管52的閾值電壓，則串選擇晶體管52關斷并且溝道變成浮置節(jié)點。已經(jīng)確定，浮置溝道電壓上升到柵極電壓的大約80%。因此，編程禁止單元的溝道電壓在編程Vpgm處于15.5V到20V之間并且傳遞電壓Vpass為10V時凈皮—提升到大約8V。這個高溝道電壓阻止F-N隧穿在編程禁止單元中發(fā)生。0024不幸的是，這個類型的編程方案經(jīng)受對于VDD的強烈依賴。更具體地，提升的溝道電壓電平強烈地依賴于作為VDD的函數(shù)的初始預充電電平。當選擇的NAND串中的所有單元處于擦除狀態(tài)時，溝道提升之前選擇的NAND串的最大預充電電平是VDD-Vth—sst(SST的Vth)。然而，為了降低功耗，很期望較低的VDD電壓。在NAND閃存中，典型的VDD操作電壓處于2.7V到3.6V之間，而與此時的工藝節(jié)點無關。甚至處于50nm的工藝節(jié)點的NAND閃速存儲器裝置使用了3.3V的VDD。即使更希望1.8V，但保持3.3V的主要原因是降低編程應力。0025使用這樣的方案的另一個問題是SSL到鄰接字線的耦合，這能夠對裝置性能產(chǎn)生負面影響。在編程操作中，在SSL被偏置到VDD以用于將位線電壓耦合到NAND串之后，WL31從OV提高到傳遞電壓Vpass。理想地，提升的溝道將上升到關斷串選擇晶體管52的電平。然而，通過與WL31的電容性耦合來暫時提高SSL,引發(fā)串選擇晶體管52的臨時激活。應該注意到，提升的溝道電容量(5fF)比位線電容量小1萬倍。因此，盡管串選擇晶體管52以亞閾值的方式操作，但是溝道通過與位線共享電荷而失去其升壓電荷。這很可能導致編程禁止單元通過應力被不期望地編程。-0026圖4是JuneLee等人的順序編程方案的仿真圖，示出對于和電源電壓VDD相關的選4奪的存儲器單元的提升的溝道電壓Vch-boost。在這個仿真圖中，Vpgm=18V,Vpass=10V,存儲器單元的擦除閾值電壓Vthc—erase=-3V,并且存儲器單元的編程閾值電壓Vtch_pgm=2V。對于三種不同的技術方案，繪制Vch-boost數(shù)據(jù)。在第一種技術方案中，擦除NAND串的所有存儲器單元。在第二種技術方案中，NAND串的存儲器單元具有棋盤(checkerboard)數(shù)據(jù);漠式。在第三種技術方案中，在要編程的選擇的存儲器單元和位線之間的NAND串的未選擇的存儲器單元被編程。最終的提升的溝道電壓(Vch-boost)應該在至少7V,以避免處于18V的Vpgm的軟編程(即，Vpgm應力)。然而，在NAND串中的未選擇的單元全部被編程時，Vch-boost低于6V。從而，應該增加Vpass來降低Vpgm應力，但是所增加的Vpass引入了更多的Vpass應力。因此，由于后臺數(shù)據(jù)模式依賴(BDPD),使得這樣的編程方案的編程禁止的效果被降低。此外，該仿真結果示出Vch-boost依賴于VDD，并且隨著VDD下降而變得不能有效禁止編程。0027從而，隨著工藝技術按比例減小，VDD也應該被降低。為了符合VDD比例縮放，在上述提升的溝道編程方案中禁止隨機頁面編程，并且為了最小化編程應力而將存儲塊限制到順序編程。在順序編程中，從耦合到WLO的底頁面(LSB頁面)到耦合到WL31的頂頁面(MSB頁面)順序編程NAND串，其中，選擇單元的上部單元總是被擦除，使得未選擇的存儲器單元可以完全將初始預充電電壓從位線傳送到NAND串溝道，并且因此導致更高的提升的編程禁止電壓。本領域內(nèi)的普通技術人員理解塊中的隨機頁面編程禁止將導致特定應用中的性能削弱。此外，順序頁面編程不會消除BDPD,并且不能降低Vpass電壓來最小化編程應力。存在能夠影響最終的提升的溝道預充電電壓的三種可能的情況。0028在第一種情況中，編程對應于WLO的頁面0，而所有的上部的存儲器單元處于擦除狀態(tài)。最終的提升的溝道電壓將大約是9.6V,這是最好情況的技術方案。在第二種情況中，編程對應于WL15的頁面15，而所有下部的存儲器單元被編程并且所有的上部存儲器單元被擦除。最終的提升的溝道電壓將低于9.6V，但是大于隨后的最壞情況的技術方案。在最終的第三種情況的技術方案中，編程對應于WL31的頁面31，而編程所有的下部的單元。最終的提升的溝道電壓將大約是6.5V。0029圖5是繪制出對于VDD=3.3V和VDD=1.8V對比BDPD的結果的提升的溝道電壓的仿真結果。編程從耦合到WLO的底部存儲器單元到耦合到WL31的頂部單元的NAND串。當編程達到上部存4諸器單元，Vch—boost的電平顯著降低。此外，當從WL25到WL31編程時，對于3.3V和1.8V的VDD,提升的溝道電壓低于6V，其不足以高到禁止編程。從而現(xiàn)有技術的順序編程方案不能完全解決編程應力的問題。0030通過本地自提升來獲取上述順序編程方案的改進，這在Tae-SungJung等人所著的"A117-mm23.3-VOnly128-MbMultilevelNANDFlashMemoryforMassStorageApplications"(第31巻,第11期第1575-1583頁，1996年11月)中描述。在Tae-SungJung等人的順序編程方案中，通過將對于選擇的存儲器單元的上部和下部鄰接的存儲器單元16的柵極電壓降低到OV來將選擇的存儲器單元和NAND串去耦合，而使用本地自提升(LSB)。因此，當施加編程電壓時，選擇的存儲器單元將在其溝道中經(jīng)受相對于現(xiàn)有技術的NAND串溝道更高的提升。然而，對于選擇的存儲器單元的上部鄰接的存儲器單元必須被擦除以傳遞0V的位線電壓用于編程。盡管改進了選擇的存儲器單元的溝道提升，但是因為上部鄰接的存儲器單元上所施加的0V電平僅允許其在被擦除的情況下傳遞位線電壓，所以仍舊不能^丸行隨機頁面編程。0031圖6是對于使用Tae-SungJung等人的本地提升順序編程方案的四種不同技術方案的作為結果的提升的溝道電壓對VDD關系的仿真圖。對于這個仿真，Vpgm=18V，Vpass=8V,存儲器單元的擦除閾值電壓Vthc—erase=-3V，并且存儲器單元的編程閾值電壓Vtch_pgm=2V。在第一種技術方案中，編程NAND串的選擇的存儲器單元的所有下部的存儲器單元。這對應于圖6中的標以"pppp"的繪制的曲線。在第二種技術方案中，擦除所有下部的存儲器單元，這對應于標以"eeee"的繪制的曲線。在第三種技術方案中，交替地擦除和編程下部的存儲器單元，這對應于標以"印ep，，的繪制的曲線。在第四種技術方案中，交替地編程和擦除下部的存儲器單元，這只寸應于才示以"pepe"的纟會制的曲線。如圖6中所示，"pppp"、"eeee，，和"印ep"的曲線大體上交迭，并且都強烈地依賴于VDD。"pepe"曲線由于依賴于后臺數(shù)據(jù)而具有相對于其他曲線的基本較小的Vch_boost,并且也強烈地依賴于VDD。因此，這種傳統(tǒng)的本地自提升編程方案不能持續(xù)提供足夠的提升的溝道電壓來禁止編程。0032因此，如圖7所示，使用現(xiàn)有技術編程方案的NAND閃速存儲器裝置仍舊經(jīng)受編程電壓應力和傳遞電壓應力，導致對于編程和擦除存儲器單元的偏移的閾值電壓。此外，甚至在順序編程NAND閃速存儲器單元時還存在這些缺點，這就限制了存儲器裝置的操作靈活性。圖7示出對于編程干擾的擦除存儲器單元和編程存儲器單元的閾值電壓(Vt)的分布圖。實線對應最初表示在圖3中的閾值分布，而虛線示出由于編程干擾而偏移的閾值分布。該偏移可以是由于單元被干擾的積累數(shù)量的次數(shù)引起，或者是由于單個編程干擾事件引起。由于偏移的閾值可以影響基于圖3中所示的期望的閾值電壓來使用預設的字線讀出電壓的讀出操作，所以這很成問題.。隨著電壓源VDD也比例減小到較低的水平，則這些前面提及的缺點由于半導體制造工藝的持續(xù)比例減小而持續(xù)惡化。0033在實施例的以下描述中，選擇的存儲器單元將是指耦合到為編程操作而尋址的相同字線的每一N緒D串中的存儲器單元。相應地，所有選擇的存儲器單元是指數(shù)據(jù)的頁面。對選擇的存儲器單元的下部鄰接的存儲器單元是指位于選擇的存儲器單元和源極線之間的存儲器單元。對選擇的存儲器單元的上部鄰接的存儲器單元是指位于選擇的存儲器單元和位線之間的存儲器單元。數(shù)據(jù)的編程頁面將對應于耦合到已經(jīng)之前經(jīng)受編程操作的相同的字線的存儲器單元，這或者被禁止編程或者被允許編程。0034圖8是示出源側非對稱預充電編程方案的總的方法實施例的流程圖，參見圖9的NAND串的電路圖。圖9的電3各圖和圖2a中之前示出的相同。圖8的方法以第一預充電步驟IOO開始，其中在步驟100源極線一皮用來預充電NAND串的溝道，并且對應于NAND串的存儲器單元的特定溝道區(qū)域被提升到不同的電壓電平。在本實施例中，由選擇的存儲器單元的位置限定NAND串溝道區(qū)域，其中選擇的存儲器單元將被編程。在圖9中示出的例子中，耦合到WL26的存儲器單元是選擇的存儲器單元。在選擇的存儲器單元耦合到WL26的情況中，耦合到WLO到WL26的存儲器單元的溝道將是NAND串的下部溝道200。由于這些存儲器單元接近源極線CSL，所以"下部溝道"的標記專用于圖9的例子。對應于耦合到WL27的選擇的存儲器單元的上部鄰接的存儲器單元的溝道是中間溝道202，并且耦合到WL28到WL31的存儲器單元的溝道是上部溝道204。通常，在諸如圖9中所示的NAND串布置中，下部溝道是接近源極線CSL的溝道的串行分組，上部溝道是接近位線(BLO或者BL1)的溝道的串行分組，并且中間溝道鄰接于選擇的存儲器單元的溝道和上部溝道。0035使用NAND串的溝道區(qū)域的這個限定，NAND串的非對稱預充電意味著NAND串的下部、中間和上部溝道的每一個將被設置到不同的電壓電平。更具體地，非對稱預充電的最終結果是來自CSL的最大數(shù)量的正電壓被傳遞到耦合到WL26的選擇的存儲器單元，串選擇晶體管52的源電壓大于VDD-Vth—sst,其中Vth-sst是串選擇晶體管52的閾值電壓，并且由于下部溝道200和上部溝道204^L預充電，4吏得對應于中間溝道202的存儲器單元被動關斷。在本實施例中，由于CSL通過接地選擇晶體管56耦合到NAND串，所以通過驅動字線到不同的傳遞電壓來獲取非對稱預充電。以下討i侖這些傳遞電壓的其他細節(jié)。0036一旦NAND串已經(jīng)被設置為以上表示的條件，在步驟102通過將選擇的存儲器單元設置為缺省的編程禁止狀態(tài)來執(zhí)行第二預充電步驟。這通過響應于施加的編程電壓來本地提升選擇的存儲器單元溝道來進行。當本地提升選擇的存儲器單元時，這將足夠高到禁止F-N隧穿的發(fā)生，從而禁止選擇的存儲器單元的編程。下面描述本地提升的其他細節(jié)。注意到，由于此時位線和NAND串去耦合，使得對于所有選擇的存儲器單元設置缺省的編程禁止狀態(tài)，而與位線數(shù)據(jù)無關。步驟100和102集合起來作為這里描述的源側非對稱預充電編程方案實施例的非對稱預充電階^:。0037隨后在步驟104通過將所有的NAND串耦合到它們相應的位線而開始編程階段。在一個實施例中，依賴于編程數(shù)據(jù)，位線已經(jīng)在步驟100或者102,皮驅動至VDD或者VSS。如果位線處于VDD,則選一奪的存儲器單元保持在缺省的編程禁止狀態(tài)。如果位線處于VSS，則由位線通過對選擇的存儲器單元的上部鄰接的存儲器單元和對應于上部溝道的存儲器單元將選擇的存儲器單元的溝道放電至VSS。一旦選擇的存儲器單元的溝道被放電至VSS,則溝道和編程電壓之間的高的電勢差將足以啟動F-N隧穿，從而編程選擇的存儲器單元。0038圖10是根據(jù)本發(fā)明的實施例用于使用最小編程應力來編程NAND閃速存儲器單元串的方法的流程圖。本方法的描述將參考圖9的NAND串的電路示意圖和圖11示出的時序圖進行。圖11的時序圖示出串選擇信號SSL、字線WL0到WL31、接地選擇信號GSL和公共源極線CSL的信號跡線。這些信號在本編禾呈方法中;f皮驅動至電壓電平VI、V2、V3、V4和V5，具有以下關系(2)V5>=V4(3)V3〉Vthc—pgm,其中Vthc—pgm是對于編程存儲器單元的閾值電壓。0039下表1列出對于列出的參數(shù)的取樣值來協(xié)助說明這里描述的編程方案的電效應。表l中的取樣值可以被用于特定的處理^支術和單元特性。本領域內(nèi)的普通技術人員理解這些值將隨著不同的處理技術、單元特性和每個NAND串的存儲器單元的數(shù)量而變化。除了V3和V4之外的所有值典型地用于當前的NAND閃速存儲器裝置。當前的N緒D閃速存儲器不使用V3傳遞電壓并且典型地使用VSS和VDD之間的V4。0040表1"^iTiI參數(shù)Ti<table>tableseeoriginaldocumentpage20</column></row><table>0041所有的字線、CSL、SSL和GSL的初始狀態(tài)是VSS，并且在本例中的要編程的所選擇的存儲器單元耦合到WL26。在步驟300通過將源極線CSL偏置到V4來開始編程方法，如圖11中時間TO到Tl之間所示。之后在步驟302是第一非對稱預充電階段，用于將下部溝道200和上部溝道204預充電到不同的電壓電平。該第一非對稱預充電階段包括通過在時間Tl到T2之間將GSL驅動至V5并且在時間Tl到T2之間將除了耦合到對所選擇的存儲器單元的上部鄰接的存儲器單元的字線WL28之外的所有字線驅動至V2,來將CSL耦合到NAND串。WL27被驅動至較低的電壓電平V3。包括耦合到WLO到WL26的未選擇的存儲器單元的下部溝道200將被預充電到至少是V卜Vgst-Vthc-pgm。這j艮i殳對應于WLO到WL26的頁面中的至少一個已經(jīng)在之前經(jīng)受了編程操作。使用表l中的值，這大約是7.2V。0042因為從初始的OV電平驅動WL27和WL28到WL31，當這些字線達到3V時，中間溝道202和上部溝道204二者將被預充電到至少是V3-Vthc_pgm，其是使用表1中的值的2V。注意到這是最壞情況的條件，并且如果對應于中間溝道202的存儲器單元被擦除，則上部溝道204將被預充電到不同的電壓電平。在第一種情況中，如果對應于下部溝道200的所有存儲器單元處于擦除狀態(tài)，則上部溝道204將被預充電到或者V3+Vthc—erase(<V4)或者V4(<V3+Vthc—erase)。在第二種情況中，如果對應于下部溝道200的所有存儲器單元處于編程狀態(tài)，則上部溝道204將被預充電到或者V3+Vthc-erase(〈V2-Vthc—pgm)或者V2-Vthc—pgm(<V3+Vthc—erase)。這假設與WL27耦合的對所選擇的存儲器單元的上部鄰接的存儲器單元是之前經(jīng)受過編程以具有正閾值電壓的頁面的一部分。另一方面，如果對所選擇的存儲器單元的上部鄰接的存儲器單元處于擦除狀態(tài)，則其溝道^皮預充電到V3-Vthc—erase,這是使用表1的值的5V。字線WL28到WL31的電壓電平持續(xù)到V2，這導致上部溝道204中的溝道升壓。更具體地，上部溝道204將被提升V2-V3，并且甚至通過上部溝道204的提升的溝道電壓，對所選擇的存儲器單元的上部鄰接的存儲器單元將被動關斷。0043之后在步驟304是第二非對稱預充電階段，用于將選擇的存儲器單元的溝道預充電到編程禁止狀態(tài)。當通過將WL25驅動至VSS而關斷耦合到WL25的對所選擇的存儲器單元的下部鄰接的存儲器單元時，該第二非對稱預充電階段在時間T2開始，之后在時間T3到TM之間通過驅動GSL到VSS而關斷^l妄地選4奪晶體管56。從而，耦合到WL26的選4奪的存儲器單元和NAND串去耦合。在時間T4到T5之間，對于選擇的存儲器單元的WL26被驅動至編程電壓VI，從而將其溝道本地提升到大約Vbch=Vich+y*(VI-V2)，其中，Vich是源自步驟302的第一非對稱預充電階段的溝道的預充電電壓電平。使用表1中的示例值，Vbch=7.2V+0,7V*(18V-10V)=12.8V。才是升的溝道電壓和編程電壓之間的差值將禁止F-N隧穿，并且因此稱為選擇的存儲器單元的編程禁止狀態(tài)。在存在施加的編程電壓中足以禁止編程的任意電壓將溝道置于編程禁止狀態(tài)。從而，所有選擇的存儲器單元將在時間T5被預充電到該編程禁止狀態(tài)。0044當前描述的源側非對稱預充電編程方案實施例的非對稱預充電階段以第二非對稱預充電階段的結束而結束。第二非對稱預充電階段在WL26達到VI之后立即結束，以引起選擇的存儲器單元溝道的本地提升。之后在步驟306是編程階段，其中位線數(shù)據(jù)被施加到NAND串。注意到，位線在步驟306之前的任意時間被事先驅動至VDD或者VSS。在時間T5和T6之間，串選擇晶體管52被驅動至VDD以將NAND串耦合到它們相應的位線。如果位線被設置到VDD,則串選擇晶體管52由于其源極電壓和漏極電壓大于Vth_sst而保持關斷。更具體地，源極電壓是上部溝道204的提升的電壓電平，而漏極電壓處在VDD。因此保持選"l奪的存儲器單元的溝道中的提升的電荷，從而禁止編程。0045另一方面，如果位線被設置為VSS，則串選擇晶體管52將導通。上部溝道204將放電到VSS,這將導通對選擇的存儲器單元的上部鄰接的存儲器單元，以便將中間溝道202放電到VSS。從而，選擇的存儲器單元的提升的電壓電平將放電到VSS,并且建立橫跨其浮柵的必要的電壓差。在時間T6到T7之間的周期是實際的編程周期，其中電子隧穿進入耦合到VSS偏置的位線的選擇的存儲器單元的浮柵氧化物，以實現(xiàn)編程。本領域的普通技術人員理解，時間段T6到T7大于之前示出的時間段并且被選擇以便確保選擇的存儲器單元被充分編程。時間段T6到T7的實際長度依賴于所使用的處理技術和電壓。在時間T7,通過將WL26驅動至VSS來結束編程階段，并且在時間T8,所有剩余的字線、SSL和CSL被驅動至VSS。0046之前描述的示例操作基于由上部鄰接的存儲器單元和下部鄰接的存儲器單元限制的選擇的存儲器單元。存在兩種情況，其中選擇的存儲器單元僅由上部鄰接的存儲器單元和下部鄰接的存儲器單元來限制。在第一種情況中，選擇的存儲器單元耦合到第一字線WLO,最接近的存儲器單元耦合到源極線CSL。在第二種情況中，選擇的存儲器單元耦合到最后一個字線WL31，最接近的存儲器單元耦合到位線。圖12和圖13是示出本NAND串編程方法的實施例如何應用于這兩種情況的時序圖。0047圖12是與圖11中所示的相似的時序圖，示出當選擇的存儲器單元耦合到WLO時施力。到圖2a的NAND串的電壓的序列。圖12中示出圖11中所示的同樣的時間周期。在這種情況中，不存在對選擇的存儲器單元的下部鄰接的存儲器單元。更具體地，選擇的存儲器單元和源極線CSL之間僅存在接地選擇晶體管56。與圖11的編程序列的主要差別在于下部溝道^l由選擇的存儲器單元組成。因為不存在圖13的步驟304中時間T2到T3之間將要關斷的對選擇的存儲器單元的下部鄰接的存儲器單元，所以選擇的存儲器單元隨后通過在時間T3到T4之間關斷接地選擇晶體管56的行動而一皮去耦合。如果需要，用于關斷接地選擇晶體管56的時間能夠被調整以便在時間T2到T3之間更早地發(fā)生。相對于圖ll的序列，剩余的編程序列沒有改變。0048圖13是與圖11中所示的相似的時序圖，示出當選擇的存儲器單元耦合到WL31時施加到圖2a的NAND串的電壓的序列。圖13中示出圖11中所示的同樣的時間周期。在這種情況中，不存在對選擇的存儲器單元的上部鄰接的存儲器單元。更具體地，在選擇的存儲器單元和源極線CSL之間僅存在串選擇晶體管52。因此在選擇的存儲器單元溝道和位線之間不存在中間溝道和上部溝道。相應地，不需要在步驟302中的時間T2到T3之間預充電中間溝道和上部溝道來被動地關斷上部鄰接的存儲器單元。在對選擇的存儲器單元的下部鄰接的存儲器單元與WL30耦合的情況中，在時間Tl到T5之間關斷的串選擇晶體管52將隔離選擇的存儲器單元。相對于圖11的序列，剩余的編程序列沒有改變。0049在之前描述的實施例中，應該注意多個特性。通過將CSL、GSL和V2設置為相同，包括選擇的存儲器單元溝道的下部溝道200將被預充電到與VDD無關的電平，而沒有任何溝道提升，這是因為在預充電階段沒有將VDD偏置的位線應用到NAND串。甚至下部溝道200中的所有存儲器單元之前已經(jīng)被編程到正閾值電壓(這是最壞情況的預充電技術方案)，V2=GSL=CSL的組合將確保最壞情況的預充電電平是V2-Vgst-Vthc—pgm。當本地提升時，選擇的存儲器溝道將到達足以使Vpgm應力最小化的高電壓電平。從而不存在影響對應于下部溝道200的存儲器單元的編程或者編程禁止的后臺數(shù)據(jù)模式依賴。0050通過僅將對選擇的存儲器單元的上部鄰接的存儲器單元施加的字線電壓限制到低于V2的電壓，上部溝道204將被提升以便在上部鄰接的存儲器單元對應的字線持續(xù)增加達到V2時被動關斷該上部鄰接的存儲器單元。因此，不需要上部鄰接的存儲器單元的主動關斷，這樣簡化了字線譯碼控制邏輯。0051當選擇的存儲器單元具有它的被驅動至編程電壓Vpgm的字線時，在預充電階4殳之后，預充電的NAND串僅響應于VSS偏置的位線。偏置到VDD并且施加到預充電的NAND串的任意位線不會對NAND串的預充電狀態(tài)產(chǎn)生影響，并且更重要地，不會對編程禁止狀態(tài)中的選擇的存儲器單元產(chǎn)生影響。因此，不存在后臺數(shù)據(jù)模式依賴來影響對應于中間溝道202和上部溝道204的存儲器單元的編程和編程禁止。0052因為對選擇的存儲器單元的上部鄰接的存儲器單元的柵極被驅動至低于V2但大于編程的正閾值電壓的V3，所以能夠執(zhí)行隨機頁面編程。從而上部鄰接的存儲器單元將一直導通以將VSS偏置的位線耦合到選擇的存儲器單元。當前描述的NAND閃存編程方案的有效性已經(jīng)被模擬，并且在圖14到16中示出結果。0053圖14是示出使用本發(fā)明的之前描述的源側非對稱預充電編程方案實施例和圖13中所示仿真中使用的同樣的電壓，對于選^^的存儲器單23元的提升的溝道電壓Vch_boost關于電源電壓VDD的仿真圖。在此仿真圖中，Vpgm=18V,Vpass=GSL=CSL=10V,V3=4V，Vth_erase=-3V并且Vth—pgm=2V。繪制了三個Vch_boost曲線，一個用于擦除所有存儲器單元的情況，一個用于編程所有存儲器單元的情況，和一個用于NAND串包括擦除和編程存儲器單元的組合的情況。對于NAND串中存在擦除和編程存儲器單元的情況，最小的最終-提升的溝道電壓Vch_boost在8V到9V之間，這足以避免在18V的Vpgm處的軟編程(即，Vpgm應力)。值得注意的是對于編程所有的存儲器單元的情況，Vch—boost在9V到IOV之間，而對于擦除所有的存儲器單元的情況，Vch-boost在13V到14V之間。如果對于選擇的存儲器單元的最小所需的最終提升的溝道電壓在當前描述的例子中應該是7V，則存在一個對于從10V降低Vpass的容限，來最小化對于未選擇的存儲器單元的Vpass應力。與圖4的現(xiàn)有技術編程方案的仿真圖比較，應該清楚的是當前描述的實施例將持續(xù)提供對于選擇的存儲器單元的較大的最終提升的溝道電壓。0054圖14中所有的存儲器單元處于擦除的狀態(tài)的情況類似于要求某個存儲器單元處于編程狀態(tài)的順序編程方案。從而，通過應用之前描述的源側非對稱預充電編程方案到順序編程操作來進一步降低Vpass。在順序編程操作中，對于應用圖11到13中所示的信號的基本時序相同。根據(jù)本實施例，使用源側非對稱預充電編程方案的順序編程可以以任意方向被執(zhí)行。順序頁面編程的第一方向可以是從耦合到WL31的最上部存儲器單元到耦合到WLO的最下部存儲器單元，而第二方向是從耦合到WLO的最下部存儲器單元到耦合到WL31的最上部存儲器單元。從而當以第一和第二方向的任意一個方向順序編程時，在編程方向上選擇的存儲器單元之前總是存在存儲器單元的擦除頁面。與編程方向無關，對于字線、SSL、GSL和CS1的偏置條件保持與對于具有下部溝道200、中間溝道202和上部溝道204的NAND串的前述情況一樣。00"返回圖9,并且使用表l的示例值，由于所有的存儲器單元處于擦除狀態(tài)，所以下部溝道200總是被預充電達到V4。因為存在用于在對應于中間溝道202和上部溝道204的存儲器單元中說明的后臺數(shù)據(jù)，所以中間溝道202和上部溝道204將被預充電到至少如前所述的相同的值。本領域內(nèi)的普通技術人員應該清楚，在用于選擇的存儲器單元的這種高的初始預充電溝道的情況中，本地提升將進一步提高其溝道電壓。從而傳遞電壓V2能夠從10V下降到仍舊大于V3的電平，但足夠高到確保選擇的存儲器單元的最終的提升的溝道能夠禁止編程。從而，當使用公開的NAND閃存編程方法來順序編程NAND串時，實現(xiàn)了完全無應力(Vpgm無應力和Vpass無應力)的編程。0056圖15是繪制對于四種不同的技術方案的選擇的存儲器單元的最終提升的溝道電壓Vch_boost對■的仿真圖。在此仿真圖中，Vpgm=18V，V2=CSL=GSL=8V，V3=4V,Vthc—erase=-3V并且Vthc—pgm=2V。在第一種技術方案中，編程NAND串的選擇的存儲器單元的所有下部的存儲器單元。這對應于圖6中的標以"p卯p"的繪制的曲線。在第二種技術方案中，擦除所有下部的存儲器單元，這對應于標以"eeee"的繪制的曲線。在第三種技術方案中，交替地擦除和編程下部的存儲器單元，這對應于標以"epep"的繪制的曲線。在第四種技術方案中，交替地編程和擦除下部的存儲器單元，這對應于標以"pepe"的繪制的曲線。該仿真結果示出即^吏在將傳遞電壓V2從10V降低到8V之后，提升的溝道電壓仍大于11V，而與后臺數(shù)據(jù)模式無關。這足夠高到禁止選擇的存儲器單元中的編程。因此，仍舊存在一些對于降低傳遞電壓V2的容限，而保持選擇的存儲器單元的有效的編程禁止狀態(tài)。0057為了確定對于使用編程方法實施例的順序編程操作的最優(yōu)傳遞電壓電平，圖16中繪制出最終-提升的溝道電壓Vch—boost對V2的仿真圖。對于此仿真圖，Vpgm=18V,V3=4V,Vthc—erase=-3V，Vthc_pgm=2V,VDD=1.8V，和CSL^GSI^V2。如果下部溝道200中的所有存儲器單元處于擦除狀態(tài)，則圖16示出當V2被設置為5V時選擇的存儲器單元的最終的Vch_boost電平將在6V到7V之間。當這是使用在Vpgm=18V時的最小有效編程禁止電壓時，設置V2為6V將導致Vch—boost顯著上升到8V以上。進一步升高到V2將進一步升高Vch—boost。從而，V2能夠被選擇用來最小化對于未選擇的存儲器單元的Vpass應力并且用于最小化Vpgm應力。例如，在這些示例條件下，當V2是7V時，未選擇的擦除存儲器單元將不經(jīng)受任何Vpass應力，而具有11V的提升的溝道電壓的所選擇的存儲器單元將不經(jīng)受任何Vpgm應力。相應地，NAND串的編程是無應力的。0058大多數(shù)NAND閃存裝置執(zhí)行增量步幅脈沖編程(ISPP)來實現(xiàn)工藝和環(huán)境變化下的快速編程性能，而保持緊的編程單元干擾。通常在ISPP操作中，初始Vpgm大約是16V。在初始16V編程脈沖之后，所需要的每一個隨后的脈沖按0.5V的步幅增加達到20V。在現(xiàn)有技術的編程方案中，Vpass確定最終的提升的溝道電壓Vch-boost。為了降低Vpgm應力，25Vpass應該隨著Vpgm的增加而增加。從而，Vpass將需要具有在最大Vpgm電平處對于數(shù)據(jù)"1"為足夠高以禁止編程的最大值。如在本實施例的仿真結果中所示，可以選4奪單個Vpass電平，以使得一個最終的Vch—boost電平有效用于最小化對于Vpgm值的范圍的Vpgm應力。這意味著Vpgm可以從最小值步進到最大值而不需要調整Vpass。這進一步減少了字線控制邏輯的開銷。0059總之，之前描述的源側非對稱預充電編程方案實施例使用NAND串的源側預充電來非對稱預充電它的溝道分組到不同的電壓電平，通過要編程的選擇的存儲器單元的位置來準確標出這些溝道分組。非對稱預充電的目標是將選擇的存儲器單元設置為編程禁止狀態(tài)，這通過將上部鄰接的存儲器單元和位線之間的存儲器單元的溝道提升到足以關斷該上部鄰接的存儲器單元的電平來實現(xiàn)。當下部鄰接的存儲器單元被關斷時，選擇的存儲器單元完全與NAND串去耦合。編程電壓被施加到選擇的存儲器單元來本地提升其溝道到至少是在不施加位線數(shù)據(jù)下的編程禁止電壓電平。從而在非對稱預充電之后，所有選擇的存儲器單元被缺省設置為編程禁止狀態(tài)。僅是之后耦合到VSS的NAND串將選擇的存儲器單元溝道放電到VSS，從而建立發(fā)生選擇的存儲器單元的編程的條件。0060特定的性能優(yōu)勢從之前描述的NAND閃存編程實施例中產(chǎn)生。由于SSL在整個預充電階段保持在VSS,則傳遞電壓的應用幾乎不會對串選擇晶體管52產(chǎn)生電容性耦合的影響。從而，最大化NAND串溝道的提升效率。由于選擇的存儲器單元的提升的溝道電壓將一直處于足以禁止編程的最小電平，所以可以執(zhí)行隨機頁面編程操作，而與NAND串中的后臺數(shù)據(jù)模式和VDD電平無關。使用降低的傳遞電壓可以執(zhí)行順序編程操作，來消除對未選擇的存儲器單元的Vpass應力。0061本領域內(nèi)的普通技術人員理解可以存在多個電路用于以實施例所示方式控制字線，并且存在多種公知電壓發(fā)生器用于產(chǎn)生和供應大于VDD的電壓到字線控制電路。圖17到19中示出了使用示例性行控制邏輯來根據(jù)源側非對稱預充電編程方案的之前描述的方法實施例來控制字線WL0-WL31、串選擇線SSL和接地選擇線GSL。0062圖17是示例性行控制邏輯或者驅動器的框圖。驅動器400包括塊譯碼器402、行譯碼器電路408和字線驅動器電路410。例如響應于諸如讀和編程的命令的所接收的命令，通過諸如閃速存儲器裝置中的命令譯碼器的控制電路來控制行控制邏輯。閃速存儲器裝置的命令譯碼器將被配置為用于執(zhí)行源側非對稱預充電編程方案的實施例。具有行控制邏輯400的裝置具有高電壓發(fā)生器4046,其可以由圖17中未示出的其它電路使用。通常，高電壓發(fā)生器404將產(chǎn)生至少編程電壓VI、傳遞電壓V2、也被稱為去耦電壓Vdcp的降低的傳遞電壓V3、CSL電壓V4和GSL電壓V5。每一存儲器塊具有一個塊譯碼器402,其接收塊地址BA,用于啟動字線驅動器。所有存儲器塊共享行譯碼器408，其接收行地址RA—b以及未示出的其它信號，用于產(chǎn)生源選擇信號SSL、字線信號S和接地選擇信號GSL,統(tǒng)稱之為行信號。在編程操作期間，響應有效的塊地址BA和行譯碼器信號，信號SSL、GSL和WL0-WLn被設置為它們所需的電壓電平。0063圖18是示出圖17的塊譯碼器402和字線驅動器電^各410的電路細節(jié)的電路示意圖。塊譯碼器402和一個存儲器塊相關聯(lián)，并且包括交叉耦合的反相器鎖存電路和電平位移電路。鎖存電路包括交叉耦合的反相器500和402、n溝道復位晶體管404以及n溝道使能晶體管406和408。當鎖存使能信號LTCH-EN和塊地址BA處于高邏輯電平時，使能或者設置該鎖存電路。當信號RST-BD處于高邏輯電平時，反相器500和502的鎖存電路被復位。電平位移電路包括一對交叉耦合的p溝道晶體管510和512,每一個被連接到相應的n溝道導引晶體管514和516。晶體管510和512的共享端子接收高電壓Vh，而晶體管514和516的共享端子接收負電壓Vn。節(jié)點Vh連接到正電壓發(fā)生器404，而節(jié)點Vn連接到VSS或可選地連接到通過負電壓發(fā)生器(未示)產(chǎn)生的負電壓。導引晶體管514和516具有連接到反相器500和反相器518的輸出端的柵極端子，反相器518的輸入端連接到晶體管514的柵極。注意，如果Vn是負電壓，則提供給反相器500的高電壓源低于Vh，而提供到反相器502的低電壓源是VSS或者高于Vn。電平位移電路的輸出(使能信號)BD—out驅動字線驅動器410的所有ii溝道傳輸晶體管520的柵極端子。所有傳輸晶體管520的襯底端子連接到Vn。每個傳輸晶體管能夠選擇性傳輸源極選擇(SS)、字線(SO-Sn)和接地選擇(GS)信號到存儲器陣列。占位符"n"可以是任意非零整數(shù)，典型地對應于閃存單元串中的單元的最大數(shù)量?，F(xiàn)在描述塊譯碼電路的總操作。0064例如，在編程操作中，一個存儲器塊被選擇，而其它塊保持未被選擇。換句話說，一個存儲器塊被啟用，而剩余的存儲器塊被禁止。為了啟用一個存儲器塊，LTCH—EN和BA將處于高邏輯電平，^v而設置電平位移電路來輸出高電壓Vh。因此，字線驅動器電路410的所有傳輸晶體管520被導通。根據(jù)之前描述的源側非對稱預充電編程方案實施例，字線信號SO-Sn和信號SS和GS將被驅動至不同的電壓電平。未啟用的存儲器塊將其對應的塊譯碼器電路輸出設置為輸出低電壓Vn。從而，未選擇的存儲器塊中的所有傳輸晶體管520將關斷。0065圖19是示出圖17的行譯碼器408的一個行譯碼器電路的電路示意圖。由于可以存在可能的不同的具體電路實現(xiàn)，所以圖19的當前所示的示意圖僅為功能性表示。圖19示出用于產(chǎn)生一個行信號Si的一個電路，其中i可以是O到n之間的整數(shù)值，但是用于產(chǎn)生信號SS和GS的電路是類似的配置。行譯碼器電路包括用于接收在編程、編程驗證、讀出、擦除和擦除驗證操作期間使用的所有電壓的多路復用器600。為了簡化圖19的示意圖，多路復用器600被配置用來示出僅用于源側非對稱預充電編程方案實施例的電壓。這包括例如編程電壓VI(Vpgm)、傳遞電壓Vpass(V2)、降低的傳遞電壓Vdcp(V3)、VDD和VSS。盡管沒有示出，用于提供GSL的行譯碼器將具有多路復用器，其接收電壓V5以及其他電壓。類似地，用于提供SSL的行譯碼器將具有多路復用器，其接收電源電壓VDD以及其他電壓。00661任何數(shù)量的電壓可以被提供給多路復用器600,并且隨后選擇性地傳輸?shù)焦?jié)點Sn。電壓選擇信號Vselect被用于傳輸任意一個電壓。本領域內(nèi)的普通技術人員將理解Vselect將是多位信號，數(shù)量依賴于多路復用器600被配置具有的輸入端口的數(shù)量。當未選擇塊時，當RA—b處于高邏輯電平時，n溝道禁止晶體管602將Si耦合到VSS。在編程操作中，關斷禁止晶體管并且由諸如命令譯碼器的控制邏輯控制Vselect以將必要的電壓耦合到Si。在一個實施例中，對于塊的每一行譯碼器電路408存在一個Vselect信號。因此，對于一個塊中的行Sl的一個Vselect信號可以被用于其它塊中的行位置Sl。0067在之前描述中，出于解釋的目的，為了提供對本發(fā)明的實施例的全面理解而描述了多個細節(jié)。但是，對于本領域內(nèi)的普通技術人員來說為了實現(xiàn)本發(fā)明并不一定需要這些具體細節(jié)是明顯的。在其它情況中，以框圖形式示出公知的電結構和電路是為了不使本發(fā)明模糊不清。例如，對于此處所述的本發(fā)明的實施例是否被實現(xiàn)為軟件程序、硬件電路、固件或其組合，沒有提供具體細節(jié)。0068在上述實施例中，為了簡化，裝置部件以圖示那樣互相連接。在本發(fā)明的實際應用中，設備、裝置、部件和電路等可以互相直接相連。同樣，設備、裝置、和電路等也可以通過對于設備的操作為必要的其他設備、裝置、電路等進行間接互相連接。因此，在實際配置中，電路部件和裝置之間可以直接或者間接地互相耦合或者互相連接。0069本發(fā)明的上述的實施例僅用于示例。對于本領域技術人員來說，在不脫離由所附的權利要求唯一限定的本發(fā)明范圍的前提下，可以實現(xiàn)對特定實施例的替換、修改和變更。權利要求1、一種用于編程具有串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的NAND閃存串的方法，包括將所述位線偏置到第一電源電壓電平和第二電源電壓電平的其中一個；將對應于所述存儲器單元的溝道的分組進行非對稱地預充電到與所述源極線不同的電壓電平，用于將選擇的存儲器單元溝道設置為與保存在未選擇的存儲器單元中的后臺數(shù)據(jù)無關的編程禁止狀態(tài)；僅在所述位線被偏置到所述第二電源電壓電平時編程所述選擇的存儲器單元，在所述位線被偏置到所述第一電源電壓電平時所述選擇的存儲器單元保持在所述編程禁止狀態(tài)。2、權利要求1的方法，其中編程所述選擇的存儲器單元包括將所述串選擇裝置驅動至所述第一電源電壓電平，用于僅在所述位線被偏置到所述第二電源電壓電平時將所述位線耦合到所述選擇的存儲器單元。3、權利要求1的方法，其中非對稱預充電包括將所述源極線偏置到串預充電電壓。4、權利要求1的方法，其中非對稱預充電包括通過將所述源極線選擇裝置驅動至源極線傳遞電壓來將所述源極線耦合到所述存儲器單元。5、權利要求4的方法，其中非對稱預充電包括將對應于在所述源極線選擇裝置和與所述選擇的存儲器單元鄰接的第一存儲器單元之間的所述存儲器單元的下部溝道預充電到第一預充電電壓，所述下部溝道包括所述選擇的存儲器單元和與所述選擇的存儲器單元鄰接的第二存儲器單元，將對應于所述第一存儲器單元的中間溝道預充電到第二預充電電壓，和將對應于所述第一存儲器單元和所述串選擇裝置之間的所述存儲器單元的上部溝道預充電到第三預充電電壓。6、權利要求5的方法，其中預充電所述下部溝道包括將所述源極線選擇裝置和所述第一存儲器單元之間的所述存儲器單元的柵極端子驅動至第一傳遞電壓。7、權利要求6的方法，其中預充電所述中間溝道包括將所述第一存儲器單元的柵極端子驅動至第二傳遞電壓，所述第二傳遞電壓至少是ov。8、權利要求7的方法，其中所述第二傳遞電壓大于編程的存儲器單元的閾值電壓并且小于所述傳遞電壓。9、權利要求8的方法，其中預充電所述上部溝道包括將所述第一存儲器單元和所述串選擇裝置之間的所述存儲器單元的柵極端子驅動至所述第一傳遞電壓。10、權利要求9的方法，其中所述上部溝道被所述第一傳遞電壓和所述第二傳遞電壓之間的差值提升以提供所述第三預充電電壓。11、權利要求10的方法，其中在所述上部溝道處于所述第三預充電電壓時將所述第二傳遞電壓選擇成一個用于關斷所述第一存儲器單元的值。12、權利要求ll的方法，其中預充電所述下部溝道還包括關斷所述第二存儲器單元，并且關斷所述源極線選擇裝置。13、權利要求12的方法，其中預充電所述下部溝道還包括通過將所選擇的存儲器單元的柵極驅動至編程電壓來將所選擇的存儲器單元溝道本地提升到有效地用于禁止編程的電壓。14、權利要求13的方法，其中所述編程電壓大于所述第一傳遞電壓、所述串預充電電壓和所述源線傳遞電壓，并且所述串預充電電壓至少是所述源極線傳遞電壓。15、權利要求4的方法，其中所述串預充電電壓和所述源極線傳遞電壓處于所述第一傳遞電壓。16、權利要求l的方法，其中所述選擇的存儲器單元和所述源極線選擇裝置之間的至少一個存儲器單元對應于編程的頁面，所述至少一個存儲器單元具有編程的閾值電壓和擦除的閾值電壓的其中一個。17、權利要求5的方法，其中所述第一存儲器單元對應于具有編程的閾值電壓和擦除的閾值電壓的其中一個的編程的頁面。18、權利要求l的方法，其中所述選擇的存儲器單元和所述源極線選擇裝置之間的存儲器單元對應于具有擦除的閾值電壓的擦除的頁面。19、權利要求l的方法，其中所述選擇的存儲器單元和所述串選擇裝置之間的存儲器單元對應于具有擦除的閾值電壓的擦除的頁面。20、一種用于編程具有串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的NAND閃存串的方法，包括偏置所述位線到第一電源電壓電平和第二電源電壓電平的其中一個；預充電對應于所述存儲器單元的溝道的分組到與所述源極線不同的電壓電平，用于將與選擇的存儲器單元鄰接的第一存儲器單元關斷；響應于施加的編程電壓，將選擇的存儲器單元溝道預充電到編程禁止狀態(tài)；并且將所述串選擇裝置驅動至所述第一電源電壓電平，用于僅在所述位線被偏置到所述第二電源電壓電平時將所述位線耦合到所述選擇的存儲器單元，所述選擇的存儲器單元在所述位線被偏置到所述第一電源電壓電平時保持在編程禁止狀態(tài)。21、一種用于編程具有串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的NAND閃存串的方法，包括將所有的字線驅動至第一傳遞電壓，用于將源極線提供的串預充電電壓耦合到所述存儲器單元，所述串預充電電壓大于所述第一傳遞電壓；將除了與鄰接于所述選擇的存儲器單元的第一存儲器單元對應的第一字線之外的所有字線持續(xù)驅動至大于所述第一傳遞電壓的第二傳遞電壓，所述第一存儲器單元位于所述選擇的存儲器單元和所述串選擇裝置之間；將對應于與所述選擇的存儲器單元鄰接的第二存儲器單元的第二字線驅動至第一電源電壓，用于關斷該第二存儲器單元；將對應于所述選擇的存儲器單元的第三字線驅動至大于所述第二傳遞電壓的編程電壓；并且將所述位線耦合到所述選擇的存儲器單元。22、權利要求21的方法，其中耦合所述串預充電電壓包括將所述源極線選擇裝置驅動至源極線傳遞電壓。23、權利要求21的方法，其中耦合所述位線包括將串選擇裝置驅動至所述第二電源電壓。24、權利要求22的方法，其中所述編程電壓大于所述第二傳遞電壓、所述串預充電電壓和所述源極線傳遞電壓，所述串預充電電壓至少是所述源極線傳遞電壓，并且所述第一傳遞電壓至少是0V。25、權利要求24的方法，其中所述串預充電電壓和所述源極線傳遞電壓處于所述第一傳遞電壓。26、權利要求24的方法，其中所述第一傳遞電壓大于編程的存儲器單元閾值電壓。27、權利要求24的方法，其中在順序編程方向上的所述選擇的存儲器單元之前的所述存儲器單元對應于擦除的頁面。28、權利要求27的方法，其中所述順序編程方向包括從所述選擇的存儲器單元到所述源極線的第一方向，和從選擇的存儲器單元到所述位線的第二方向。29、權利要求28的方法，其中在第二編程方向中，所述第一傳遞電壓i殳置為0V。30、一種閃速存儲器裝置，包括用于驅動串聯(lián)在位線和源極線之間的源極線選擇裝置、存儲器單元和串選擇裝置的驅動器；和用于在編程操作中控制所述驅動器的控制器，所述控制器被配置成驅動所述存儲器單元的所有字線到第一傳遞電壓，用于將所述源極線提供的串預充電電壓耦合到所述存儲器單元，所述串預充電電壓大于所述第一傳遞電壓；持續(xù)驅動除了與鄰接于所述選擇的存儲器單元的第一存儲器單元對應的第一字線之外的所有字線至大于所述第一傳遞電壓的第二傳遞電壓，所述第一存儲器單元位于所述選擇的存儲器單元和所述串選擇裝置之間；驅動對應于與所述選擇的存儲器單元鄰接的第二存儲器單元的第二字線至所述第一電源電壓，用于關斷該第二存儲器單元，驅動對應于所述選擇的存儲器單元的所述第三字線至大于所述第二傳遞電壓的編程電壓，并且耦合所述位線到所述選擇的存儲器單元。31、權利要求30的閃速存儲器裝置，其中所述驅動器包括用于將行信號耦合到所述存儲器單元、將源極選擇信號耦合到源極線選擇裝置并且將串選擇信號耦合到串選擇裝置的字線驅動器；用于響應于塊地址來啟動所述字線驅動器的塊譯碼器，和用于響應于該行地址來提供該行信號、該源極選擇信號和該串選擇信號的行譯碼器。32、權利要求31的閃速存儲器裝置，其中所述行譯碼器包括用于提供行信號的其中一個的行譯碼器電路，所述行譯碼器電路包括用于選擇性耦合該編程電壓、該第一傳遞電壓和該第二傳遞電壓的其中一個到所述其中一個行信號的多路復用器。33、權利要求32的閃速存儲器裝置，其中所述行譯碼器包括用于提供該源極選擇信號的行譯碼器電路，所述行譯碼器電路包括用于將VSS和該第二傳遞電壓的其中一個選擇性耦合到所述源極選擇信號的多路復用器。34、權利要求32的閃速存儲器裝置，其中所述行譯碼器包括用于提供該串選擇信號的行譯碼器電路，所述行譯碼器電路包括用于將VSS和VDD的其中一個選擇性耦合到所述串選擇信號的多路復用器。全文摘要一種用于編程NAND閃速單元的方法，用于在允許隨機頁面編程操作的同時最小化編程應力。該方法包括從正偏置的源極線非對稱預充電NAND串，而將位線從NAND串去耦合，隨后，施加編程電壓到選擇的存儲器單元，并且之后應用位線數(shù)據(jù)。在非對稱預充電和施加編程電壓之后，所有選擇的存儲器單元由于它們將從它們相應的NAND串去耦合而被設置為編程禁止狀態(tài)，并且它們的溝道將被本地提升到有效地禁止編程的電壓。VSS偏置的位線將使得本地提升的溝道放電到VSS，從而允許發(fā)生選擇的存儲器單元的編程。VDD偏置的位線將不對預充電的NAND串起作用，從而保持所選擇的存儲器單元的編程禁止狀態(tài)。文檔編號G11C16/02GK101617370SQ200880004505公開日2009年12月30日申請日期2008年2月6日優(yōu)先權日2007年2月7日發(fā)明者潘弘柏,金鎮(zhèn)祺申請人:莫塞德技術公司