專(zhuān)利名稱(chēng)：具有可配置延遲跟蹤的存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及電子設(shè)備，且更具體來(lái)說(shuō)，涉及一種存儲(chǔ)器裝置。 招支《通常將存儲(chǔ)器裝置用于許多電子裝置(例如計(jì)算機(jī)、無(wú)線(xiàn)通信裝置、個(gè)人數(shù)字助理 (PDA)等等)中。存儲(chǔ)器裝置通常包括許多行和列存儲(chǔ)器單元。每一存儲(chǔ)器單元可裝 載有一數(shù)據(jù)值，其可為二進(jìn)制'0'或'1'。為讀取給定行與列中的給定存儲(chǔ)器單元，啟動(dòng)用 于所述行的字線(xiàn)，且所述存儲(chǔ)器單元依據(jù)存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)值而對(duì)用于所述列 的位線(xiàn)進(jìn)行充電或放電。讀出放大器檢測(cè)所述位線(xiàn)上的電壓且基于所檢測(cè)的電壓而提供 邏輯值。應(yīng)盡可能早地接通讀出放大器且持續(xù)最小時(shí)間量以便實(shí)現(xiàn)較高的操作速度和較低 的功率消耗。可在位線(xiàn)已被充分充電或放電之后啟動(dòng)讀出放大器，使得可可靠地檢測(cè)存 儲(chǔ)于存儲(chǔ)器單元中的數(shù)據(jù)值。此充電/放電時(shí)間視晶體管特征和寄生效應(yīng)而定，其可由于 集成電路(IC)過(guò)程、溫度和電源變化而廣泛變化。工藝變化在IC制造技術(shù)改進(jìn)和晶 體管大小縮小時(shí)更加嚴(yán)重?？苫谧顗臓顩r的工藝變化來(lái)選擇所配置的用于對(duì)位線(xiàn)進(jìn)行 充電和放電的時(shí)間量以便確保所述位線(xiàn)在進(jìn)行感測(cè)之前被充分充電或放電。然而，針對(duì) 最壞狀況的工藝變化而進(jìn)行設(shè)計(jì)可降低操作速度和/或增加功率消耗。因此在此項(xiàng)技術(shù)中存在對(duì)可有效地慮及過(guò)程和其它變化的存儲(chǔ)器裝置的需要。發(fā)明內(nèi)容本文中描述了一種存儲(chǔ)器裝置，其具有可配置延遲跟蹤且能夠慮及過(guò)程和其它變 化。在一種設(shè)計(jì)中，所述存儲(chǔ)器裝置包括多個(gè)(M個(gè))正規(guī)字線(xiàn)驅(qū)動(dòng)器、虛設(shè)字線(xiàn)驅(qū)動(dòng) 器、存儲(chǔ)器陣列、多個(gè)(N個(gè))讀出放大器和時(shí)序控制電路。所述存儲(chǔ)器陣列包含M行 和N列存儲(chǔ)器單元以及列虛設(shè)單元。所述M個(gè)字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)M個(gè)用于M行存儲(chǔ)器單 元的字線(xiàn)。所述虛設(shè)字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)用于所述列虛設(shè)單元中的至少一虛設(shè)單元的虛設(shè)字 線(xiàn)。所述時(shí)序控制電路產(chǎn)生用于讀出放大器的啟用信號(hào)。所述時(shí)序控制電路可包括加速6電路和讀出放大器驅(qū)動(dòng)器。所述加速電路可耦合到用于所述列虛設(shè)單元的虛設(shè)位線(xiàn)且提 供用于所述虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)。所述加速電路可包括多個(gè)晶體管，所述晶體管是可選 擇的，以提供用于所述虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)。所述讀出放大器驅(qū)動(dòng)器可從加速電路接收 就緒信號(hào)且產(chǎn)生具有由用于虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)確定的可配置延遲的啟用信號(hào)。所述讀 出放大器耦合到用于所述列存儲(chǔ)器單元的位線(xiàn)且基于啟用信號(hào)來(lái)檢測(cè)位線(xiàn)。所述虛設(shè)字線(xiàn)驅(qū)動(dòng)器可在延遲方面與字線(xiàn)驅(qū)動(dòng)器匹配。虛設(shè)字線(xiàn)上的負(fù)載可與每一 正規(guī)字線(xiàn)上的負(fù)載匹配，且虛設(shè)位線(xiàn)上的負(fù)載可與每一正規(guī)位線(xiàn)上的負(fù)載匹配。時(shí)序控 制電路可慮及(a)虛設(shè)字線(xiàn)驅(qū)動(dòng)器與正規(guī)字線(xiàn)驅(qū)動(dòng)器、虛設(shè)字線(xiàn)與正規(guī)字線(xiàn)，以及虛 設(shè)位線(xiàn)與正規(guī)位線(xiàn)之間的延遲變化，和(b)歸因于用于產(chǎn)生啟用信號(hào)的額外電路的額 外延遲。下文進(jìn)一步詳細(xì)描述本發(fā)明的各個(gè)方面和特征。


圖1展示具有可配置延遲跟蹤的存儲(chǔ)器裝置的方框圖。圖2展示所述存儲(chǔ)器裝置內(nèi)的字線(xiàn)驅(qū)動(dòng)器、存儲(chǔ)器陣列和時(shí)序控制電路的方框圖。圖3展示存儲(chǔ)器陣列的方框圖。圖4A展示存儲(chǔ)器單元的示意圖。圖4B展示虛設(shè)單元的示意圖。圖5展示兩個(gè)正規(guī)字線(xiàn)驅(qū)動(dòng)器的示意圖。圖6展示虛設(shè)字線(xiàn)驅(qū)動(dòng)器的示意圖。圖7展示加速電路的示意圖。圖8展示讀出放大器驅(qū)動(dòng)器的示意圖。圖9展示用于存儲(chǔ)器讀取的時(shí)序圖。圖IO展示用于執(zhí)行存儲(chǔ)器讀取的過(guò)程。圖11展示無(wú)線(xiàn)通信裝置的方框圖。
具體實(shí)施方式
本文中描述了具有可配置延遲跟蹤的存儲(chǔ)器裝置。所述存儲(chǔ)器裝置可為隨機(jī)存取存 儲(chǔ)器(RAM)、靜態(tài)RAM (SRAM)、動(dòng)態(tài)RAM (DRAM)、同步DRAM (SDRAM)、 視頻RAM (VRAM)、同步圖形RAM (SGRAM)、只讀存儲(chǔ)器(ROM)、快閃存儲(chǔ)器等 等。所述存儲(chǔ)器裝置可為獨(dú)立裝置或可嵌入于另一裝置(例如，處理器)內(nèi)。圖1展示具有可配置延遲跟蹤的存儲(chǔ)器裝置100的設(shè)計(jì)的方框圖。存儲(chǔ)器裝置100 包括行與列解碼器110、字線(xiàn)驅(qū)動(dòng)器120、存儲(chǔ)器陣列150、時(shí)序控制單元160和讀出放 大器170。
存儲(chǔ)器陣列150包括M行和N列存儲(chǔ)器單元且進(jìn)一步包括行與列虛設(shè)單元，如下 文所描述。存儲(chǔ)器單元是可存儲(chǔ)數(shù)據(jù)值且可使用各種電路設(shè)計(jì)實(shí)施的電路。虛設(shè)單元是 可存儲(chǔ)已知值和/或以特定方式連接以實(shí)現(xiàn)所要的負(fù)載效應(yīng)的電路?？墒褂门c存儲(chǔ)器單元 相同或類(lèi)似的電路設(shè)計(jì)來(lái)實(shí)施虛設(shè)單元。 一般來(lái)說(shuō)，M和N可各為任何值。經(jīng)由M個(gè) 字線(xiàn)WL1到WLM來(lái)選擇M行存儲(chǔ)器單元，且經(jīng)由虛設(shè)字線(xiàn)DWL來(lái)選擇所述行虛設(shè) 單元。N列存儲(chǔ)器單元耦合到N個(gè)位線(xiàn)BL1到BLN，且所述列虛設(shè)單元耦合到虛設(shè)位 線(xiàn)DBL。通常使用差分設(shè)計(jì)實(shí)施存儲(chǔ)器單元和虛設(shè)單元，且每一單元通常耦合到差分位 線(xiàn)BL和玩。出于簡(jiǎn)單起見(jiàn)，在許多圖中省略用于N個(gè)列的互補(bǔ)位線(xiàn)i!Tl到in^。
行與列解碼器110接收用于待存取的存儲(chǔ)器單元或存儲(chǔ)器單元區(qū)塊的地址且基于所 述接收的地址而產(chǎn)生行地址和列地址。解碼器no接著對(duì)所述行地址執(zhí)行預(yù)解碼且基于 所述行地址而提供指示斷言的特定字線(xiàn)的預(yù)解碼信號(hào)。解碼器110也對(duì)所述列地址執(zhí)行 預(yù)解碼且基于所述列地址而提供指示一個(gè)或一個(gè)以上選擇的特定位線(xiàn)的選擇信號(hào)。解碼 器110也接收時(shí)鐘信號(hào)CLK且產(chǎn)生用于控制存儲(chǔ)器裝置100的操作的內(nèi)部時(shí)鐘和命令 信號(hào)。
字線(xiàn)驅(qū)動(dòng)器120從解碼器110接收預(yù)解碼信號(hào)且驅(qū)動(dòng)由所述預(yù)解碼信號(hào)指示的特定 字線(xiàn)，使得可存取所要的行的存儲(chǔ)器單元。時(shí)序控制電路160從解碼器110接收選擇信 號(hào)且產(chǎn)生用于N個(gè)位線(xiàn)的N個(gè)讀出放大器170的啟用信號(hào)。時(shí)序控制電路160斷言用 于每一選定位線(xiàn)的啟用信號(hào)，使得可存取耦合到那個(gè)位線(xiàn)的存儲(chǔ)器單元。所述啟用信號(hào) 具有由所述列虛設(shè)單元和時(shí)序控制電路160確定的可配置延遲，如下文所描述。
讀出放大器170耦合到位線(xiàn)BL1到BLN， 一個(gè)讀出放大器用于每一位線(xiàn)。每一讀 出放大器從時(shí)序控制電路160接收各自的啟用信號(hào)。當(dāng)由啟用信號(hào)選擇時(shí)，每一讀出放 大器放大關(guān)聯(lián)位線(xiàn)上的電壓、檢測(cè)用于所述放大電壓的邏輯值(例如，低或高)且提供 所檢測(cè)的邏輯值。
圖2展示圖1中的字線(xiàn)驅(qū)動(dòng)器120、存儲(chǔ)器陣列150和時(shí)序控制電路160的設(shè)計(jì)的 方框圖。字線(xiàn)驅(qū)動(dòng)器120包括正規(guī)字線(xiàn)驅(qū)動(dòng)器220和虛設(shè)字線(xiàn)驅(qū)動(dòng)器222。正規(guī)字線(xiàn)驅(qū) 動(dòng)器220從解碼器IIO接收預(yù)解碼信號(hào)且驅(qū)動(dòng)由所述預(yù)解碼信號(hào)指示的選定字線(xiàn)。虛設(shè) 字線(xiàn)驅(qū)動(dòng)器222接收一個(gè)或一個(gè)以上預(yù)解碼信號(hào)且驅(qū)動(dòng)虛設(shè)字線(xiàn)DWL。可設(shè)計(jì)字線(xiàn)驅(qū) 動(dòng)器220和222，使得虛設(shè)字線(xiàn)上的信號(hào)與選定字線(xiàn)上的信號(hào)近似時(shí)間對(duì)準(zhǔn)。存儲(chǔ)器陣列150包括下文所描述的存儲(chǔ)器單元250和虛設(shè)單元252。存儲(chǔ)器單元250 由M個(gè)字線(xiàn)WL1到WLM選擇且對(duì)N個(gè)位線(xiàn)BL1到BLN進(jìn)行充電/放電。虛設(shè)單元252 由虛設(shè)字線(xiàn)DWL選擇且對(duì)虛設(shè)位線(xiàn)DBL進(jìn)行放電。
時(shí)序控制電路160包括加速電路260和讀出放大器驅(qū)動(dòng)器262。加速電路260提供 用于虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)且輸出具有可配置延遲的就緒信號(hào)。讀出放大器驅(qū)動(dòng)器262接 收來(lái)自電路260的就緒信號(hào)和來(lái)自解碼器110的選擇信號(hào)SA—sell到SA一sdN，且產(chǎn)生 用于讀出放大器170的啟用信號(hào)SA—enl到SA一enN。對(duì)于每一讀取操作來(lái)說(shuō)，驅(qū)動(dòng)器 262斷言一個(gè)或一個(gè)以上啟用信號(hào)，所述啟用信號(hào)啟動(dòng)一個(gè)或一個(gè)以上用于待讀取的一 個(gè)或一個(gè)以上位線(xiàn)的讀出放大器。
圖3展示存儲(chǔ)器陣列150的設(shè)計(jì)的方框圖。在此設(shè)計(jì)中，存儲(chǔ)器陣列150包括M+1 行和N+l列單元(行和列虛設(shè)單元352以及M行和N列存儲(chǔ)器單元350)。所述行虛設(shè) 單元(或虛設(shè)行)接收虛設(shè)字線(xiàn)，且每一剩余行單元接收各自的字線(xiàn)。所述列虛設(shè)單元 (或虛設(shè)列)耦合到虛設(shè)位線(xiàn)，且每一列存儲(chǔ)器單元耦合到各自的位線(xiàn)。每一存儲(chǔ)器單 元可存儲(chǔ)一數(shù)據(jù)值。每一虛設(shè)單元可存儲(chǔ)預(yù)定值(例如，邏輯低)。
虛設(shè)行可包括與每一正規(guī)行中的單元數(shù)目相同數(shù)目的虛設(shè)單元。虛設(shè)字線(xiàn)上的負(fù)載 可接著類(lèi)似于每一正規(guī)字線(xiàn)上的負(fù)載。虛設(shè)行中的第一虛設(shè)單元耦合到虛設(shè)位線(xiàn)，且虛 設(shè)行中的剩余虛設(shè)單元未耦合到任何位線(xiàn)。
虛設(shè)列可包括與每一正規(guī)列中的單元數(shù)目相同數(shù)目的虛設(shè)單元。每一存儲(chǔ)器單元和 每一虛設(shè)單元具有用于選擇那個(gè)單元的左WL輸入354和右WL輸入356。出于清晰起 見(jiàn)，僅針對(duì)左上虛設(shè)單元來(lái)標(biāo)記WL輸入354和356，但其存在于所有單元中。在圖3 中所示的設(shè)計(jì)中，虛設(shè)列中的最上方四個(gè)虛設(shè)單元使其右WL輸入耦合到虛設(shè)字線(xiàn)，且 虛設(shè)列中的剩余虛設(shè)單元使其右WL輸入綁系到電路接地。虛設(shè)列中的每一虛設(shè)單元使 其左WL輸入耦合到各自的虛設(shè)或正規(guī)字線(xiàn)。虛設(shè)字線(xiàn)上的負(fù)載可接著類(lèi)似于每一正規(guī) 字線(xiàn)上的負(fù)載。
斷言一個(gè)字線(xiàn)以用于存儲(chǔ)器讀取。所斷言的字線(xiàn)啟用耦合到那個(gè)字線(xiàn)的所有存儲(chǔ)器 單元。所啟用的存儲(chǔ)器單元對(duì)耦合到這些存儲(chǔ)器單元的位線(xiàn)進(jìn)行充電或放電?？蛇x擇一 個(gè)或一個(gè)以上位線(xiàn)以用于存儲(chǔ)器讀取。讀出放大器檢測(cè)選定位線(xiàn)上的電壓且提供相應(yīng)邏 輯值。
也斷言虛設(shè)字線(xiàn)和虛設(shè)位線(xiàn)以用于存儲(chǔ)器讀取。虛設(shè)字線(xiàn)啟用虛設(shè)列中的最上方四
個(gè)虛設(shè)單元，所述虛設(shè)單元接著對(duì)虛設(shè)位線(xiàn)進(jìn)行放電。時(shí)序控制電路160檢測(cè)虛設(shè)位線(xiàn)
上的電壓且產(chǎn)生用于讀出放大器的啟用信號(hào)。
9圖4A展示圖3中的一個(gè)存儲(chǔ)器單元350的示意圖。存儲(chǔ)器單元350包括一對(duì)交叉 耦合的反相器410a與410b和一對(duì)傳送晶體管422與424。每一反相器410由P溝道場(chǎng) 效晶體管(P-FET) 412和N溝道場(chǎng)效晶體管(N-FET) 414形成。FET412和414使其 漏極耦合在一起，使其柵極也耦合在一起，且使其源極分別耦合到電源VoD和電路接地。 反相器410a的輸出(由FET412a和414a的漏極形成且被標(biāo)記為節(jié)點(diǎn)A)耦合到反相器 410b的輸入(由FET412b和414b的柵極形成)。反相器410b的輸出(由FET 412b和 414b的漏極形成且被標(biāo)記為節(jié)點(diǎn)B)耦合到反相器410a的輸入(由FET 412a和414a 的柵極形成)。N-FET 422使其漏極耦合到節(jié)點(diǎn)A，使其柵極耦合到字線(xiàn)WLm,且使其 源極耦合到互補(bǔ)的位線(xiàn)i1^。 N-FET 424使其漏極耦合到節(jié)點(diǎn)B，使其柵極耦合到字線(xiàn) WLm，且使其源極耦合到位線(xiàn)BLn。
反相器410a和410b經(jīng)由正反饋而存儲(chǔ)數(shù)據(jù)值。當(dāng)存儲(chǔ)器單元350存儲(chǔ)邏輯高('l') 時(shí)，節(jié)點(diǎn)B處于邏輯高且節(jié)點(diǎn)A處于邏輯低。當(dāng)存儲(chǔ)器單元350存儲(chǔ)邏輯低('0')時(shí)， 節(jié)點(diǎn)B處于邏輯低且節(jié)點(diǎn)A處于邏輯高。對(duì)于存儲(chǔ)器讀取來(lái)說(shuō)，字線(xiàn)WLm被斷言為邏 輯高，且N-FET422和424被接通。如果存儲(chǔ)器單元350存儲(chǔ)邏輯高，則位線(xiàn)BLn經(jīng)由 N-FET424而被充電且互補(bǔ)的位線(xiàn)5!^經(jīng)由N-FET 422而被放電。當(dāng)存儲(chǔ)器單元350存 儲(chǔ)邏輯低時(shí)，則是相反情況。
圖4B展示圖3中的一個(gè)虛設(shè)單元352的示意圖。虛設(shè)單元352包括如上文針對(duì)圖 4A所描述而耦合的反相器410a與410b和N-FET422與424，但具有以下差異。反相器 410a和410b的輸入耦合到VDD，且反相器410a和410b的輸出(節(jié)點(diǎn)A和B)處于邏
輯低。N-FET 422使其柵極耦合到字線(xiàn)WLm且使其源極耦合到互補(bǔ)的虛設(shè)位線(xiàn)5SI 。 N-FET424使其柵極耦合到虛設(shè)字線(xiàn)DWL (如圖4B中所示)或電路接地(未圖示)且 使其源極耦合到虛設(shè)位線(xiàn)DBL。
對(duì)于存儲(chǔ)器讀取來(lái)說(shuō)，如果虛設(shè)字線(xiàn)耦合到N-FET424的柵極且被斷言為邏輯高， 則N-FET 424被接通且對(duì)虛設(shè)位線(xiàn)DBL進(jìn)行放電。如果N-FET 424的柵極連接到電路 接地(圖4B中未圖示)，則N-FET424 —直被關(guān)斷且并未對(duì)虛設(shè)位線(xiàn)進(jìn)行放電。
在圖3中所示的設(shè)計(jì)中，虛設(shè)列中的最上方四個(gè)虛設(shè)單元可存儲(chǔ)預(yù)定值(例如，如 圖4B中所示的邏輯低)。虛設(shè)字線(xiàn)耦合到最上方四個(gè)虛設(shè)單元的右WL輸入且啟用這些 虛設(shè)單元以用于每一存儲(chǔ)器讀取。虛設(shè)列中的剩余虛設(shè)單元的右WL輸入耦合到電路接 地，且這些虛設(shè)單元一直被停用。因此虛設(shè)位線(xiàn)由此設(shè)計(jì)中的四個(gè)虛設(shè)單元驅(qū)動(dòng)。 一般 來(lái)說(shuō)，可啟用任何數(shù)目的虛設(shè)單元以驅(qū)動(dòng)虛設(shè)位線(xiàn)。虛設(shè)列中的剩余虛設(shè)單元用以使虛
10設(shè)位線(xiàn)上的負(fù)載與每一正規(guī)位線(xiàn)上的負(fù)載匹配。
返回參看圖2，用于存儲(chǔ)器讀取的數(shù)據(jù)路徑包括正規(guī)字線(xiàn)驅(qū)動(dòng)器220、字線(xiàn)WL1到 WLM、存儲(chǔ)器單元250和位線(xiàn)BL1到BLN。控制路徑包括虛設(shè)字線(xiàn)驅(qū)動(dòng)器222、虛設(shè) 字線(xiàn)DWL、虛設(shè)單元252、虛設(shè)位線(xiàn)DBL和時(shí)序控制電路160?？刂坡窂降难舆t應(yīng)匹 配數(shù)據(jù)路徑的延遲以實(shí)現(xiàn)較快的操作速度和較低的功率消耗?？扇缦挛乃枋龆鴮?shí)現(xiàn)此 延遲匹配。
圖1中的解碼器IIO執(zhí)行行地址的預(yù)解碼且產(chǎn)生預(yù)解碼信號(hào)。作為一實(shí)例，存儲(chǔ)器
陣列150可包括64行，且每一行可由6位行地址bsb4b3b2b!bo來(lái)識(shí)別，其中b5是最高有
效位(MSB)且bo是最低有效位(LSB)。解碼器110可將所述6位行地址組織為含有 三個(gè)最高有效位b5b4b3的3位上段、含有緊接著的兩個(gè)最高有效位b2卜的2位中間段和 含有最低有效位bQ的1位下段。解碼器110可將1位下段解碼為兩個(gè)預(yù)解碼信號(hào)AO與 Al，所述預(yù)解碼信號(hào)AO與Al選擇一對(duì)兩個(gè)可能字線(xiàn)中的一者。解碼器110可提供緊 接著的兩個(gè)最高有效位b,和b2作為兩個(gè)預(yù)解碼信號(hào)B0與Bl，所述預(yù)解碼信號(hào)B0與 Bl選擇一群組的四個(gè)字線(xiàn)對(duì)中的一者。解碼器110可將3位上段解碼為八個(gè)預(yù)解碼信號(hào)， 所述預(yù)解碼信號(hào)選擇八個(gè)字線(xiàn)群組中的一者，其中每一群組包括四個(gè)字線(xiàn)對(duì)。解碼器110 可接著將12個(gè)預(yù)解碼信號(hào)提供到字線(xiàn)驅(qū)動(dòng)器120。解碼器110也可以各種其它方式執(zhí)行 預(yù)解碼。
圖5展示圖2中的正規(guī)字線(xiàn)驅(qū)動(dòng)器220的設(shè)計(jì)的示意圖。出于簡(jiǎn)單起見(jiàn)，圖5展示 分別僅用于兩個(gè)字線(xiàn)WLa和WLb的驅(qū)動(dòng)器電路510a與510b，所述字線(xiàn)WLa和WLb 是圖1到圖3中的M個(gè)字線(xiàn)WL1到WLM中的兩者。
驅(qū)動(dòng)器電路510a包括晶體管522a到544a。 P-FET 522a和N-FET 524a被耦合作為 反相器520a且進(jìn)一步堆疊在N-FET 526a與528a的頂部。N-FET 526a使其漏極耦合到 N-FET 524a的源極且使其柵極接收B0信號(hào)。N-FET 528a使其漏極耦合到N-FET 526a 的源極，使其柵極接收Bl信號(hào)，且使其源極耦合到電路接地。P-FET 542a和N-FET 544a 也被耦合作為反相器540a且使其輸入耦合到反相器520a的輸出。P-FET 532a與534b 是上拉晶體管且使其源極耦合到VDD，使其漏極耦合到反相器540a的輸入，且使其柵極 分別接收B0和B1信號(hào)。驅(qū)動(dòng)器電路510a實(shí)施3輸入"與"門(mén)，其接收A0、 B0禾口 Bl 信號(hào)且驅(qū)動(dòng)字線(xiàn)WLa。
當(dāng)BO和Bl信號(hào)處于邏輯高時(shí)，驅(qū)動(dòng)器電路510a被啟用。當(dāng)BO信號(hào)處于邏輯低
時(shí)，N-FET 526a被關(guān)斷，P-FET 532a被接通且上拉反相器540a的輸入，且迫使字線(xiàn)
WLa為邏輯低。類(lèi)似地，當(dāng)Bl信號(hào)處于邏輯低時(shí)，N-FET 528a被關(guān)斷，P-FET 534a被接通且上拉反相器540a的輸入，且也迫使字線(xiàn)WLa為邏輯低。當(dāng)B0和Bl信號(hào)處于 邏輯高時(shí)，N-FET 526a和528a被接通，P-FET 532a和534a被關(guān)斷，反相器520a和540 串聯(lián)耦合，且字線(xiàn)WLa是AO信號(hào)的延遲版本。
用于字線(xiàn)WLb的驅(qū)動(dòng)器電路510b包括晶體管522b到544b，所述晶體管以與晶體 管522a到544a相同的方式耦合，除了反相器520b的輸入接收Al信號(hào)而非AO信號(hào)之 外。當(dāng)BO和Bl信號(hào)處于邏輯高時(shí)，驅(qū)動(dòng)器電路510b也被啟用，在此狀況下，字線(xiàn) WLb是Al信號(hào)的延遲版本。
圖6展示圖2中的虛設(shè)字線(xiàn)驅(qū)動(dòng)器222的設(shè)計(jì)的示意圖。驅(qū)動(dòng)器222包括堆疊在一 起的P-FET 622a和622b。 P-FET 622a使其源極耦合到VDD，使其柵極接收AO信號(hào)，且 使其漏極耦合到P-FET 622b的源極。P-FET 622b使其柵極接收Al信號(hào)且使其漏極耦合 到節(jié)點(diǎn)C。 N-FET 624a、 626a和628a也被堆疊在一起。N-FET 624a使其漏極耦合到節(jié) 點(diǎn)C且使其柵極接收AO信號(hào)。N-FET 626a使其漏極耦合到P-FET 624a的源極且使其 柵極綁系到VDD。N-FET 628a使其漏極耦合到P-FET 626a的源極，使其柵極綁系到VDD， 且使其源極耦合到電路接地。N-FET 624b、 626b和628b也以與N-FET 624a、 626a和 628a相同的方式堆疊在一起且耦合在節(jié)點(diǎn)C與電路接地之間。然而，N-FET 624b的柵 極接收Al信號(hào)而非AO信號(hào)。反相器640使其輸入耦合到節(jié)點(diǎn)C且使其輸出驅(qū)動(dòng)虛設(shè) 字線(xiàn)DWL。
在存儲(chǔ)器讀取之前，將位線(xiàn)預(yù)充電到邏輯高，且將AO和Al信號(hào)設(shè)置到邏輯低。 P-FET 622a和622b被接通且將節(jié)點(diǎn)C拉到邏輯高。對(duì)于存儲(chǔ)器讀取來(lái)說(shuō)，啟動(dòng)AO或 Al信號(hào)且將其設(shè)置為邏輯高，且鈍化其它信號(hào)。如果啟動(dòng)AO信號(hào)，則N-FET 624a被 接通且將節(jié)點(diǎn)C拉到邏輯低。如果啟動(dòng)Al信號(hào)，則N-FET 624b被接通且將節(jié)點(diǎn)C拉 到邏輯低。P-FET 622a以及N-FET 624a、 626a和628a與用于圖5中的驅(qū)動(dòng)器510a的 P-FET 522a與N-FET 524a、 526a和528a匹配并模仿其負(fù)載。P-FET 622b以及N-FET 624b、 626b和628b與用于圖5中的驅(qū)動(dòng)器510b的P-FET 522b與N-FET 524b、 526b和 528b匹配并模仿其負(fù)載。N-FET 524a、 526a和528a是三個(gè)堆疊晶體管，當(dāng)選擇驅(qū)動(dòng)器 510a時(shí)，所述晶體管被接通。N-FET 624a、 626a和628a是在選擇驅(qū)動(dòng)器510a時(shí)被接通 的三個(gè)堆疊晶體管且匹配堆疊的N-FET 524a、526a和528a。類(lèi)似地，當(dāng)接通N-FET 624b、 626b和628b時(shí)，這些晶體管匹配N(xiāo)-FET 524b、 526b和528b。反相器640模仿圖5中 的反相器540a或540b。虛設(shè)字線(xiàn)驅(qū)動(dòng)器222的延遲因此與用于圖5中的一個(gè)字線(xiàn)的驅(qū) 動(dòng)器電路510的延遲匹配。此導(dǎo)致虛設(shè)字線(xiàn)上的信號(hào)與正規(guī)字線(xiàn)上的信號(hào)近似時(shí)間對(duì)準(zhǔn) 以用于存儲(chǔ)器讀取。圖7展示圖2中的時(shí)序控制電路160內(nèi)的加速電路260的設(shè)計(jì)的示意圖。加速電路 260包括預(yù)充電電路710、可配置下拉電路720和反相緩沖器730。
預(yù)充電電路710包括P-FET712和714。 P-FET 712使其源極耦合到VDD，使其柵極 接收位線(xiàn)預(yù)充電信號(hào)BLjreb，且使其漏極耦合到互補(bǔ)的虛設(shè)位線(xiàn)5il 。 P-FET 714使 其源扱親合到Vdd，使其柵極接收預(yù)充電信號(hào)，且使其漏極耦合到虛設(shè)位線(xiàn)DBL。在存
儲(chǔ)器讀取之前，將預(yù)充電信號(hào)設(shè)置到邏輯低，且P-FET 712和714被接通并將55i:和 DBL拉到邏輯高。
下拉電路720包括L對(duì)堆疊的N-FET 722a和724a到7221和7241，其中L可為任 何值。對(duì)于每一堆疊對(duì)來(lái)說(shuō)，N-FET 722使其漏極耦合到虛設(shè)位線(xiàn)且使其柵極接收加速 器啟用信號(hào)Acc一en。 N-FET 724使其漏極耦合到N-FET 722的源極，使其柵極接收加速 器選擇信號(hào)Acc，且使其源極耦合到電路接地。
N-FET 722a到7221接收相同加速器啟用信號(hào)，所述啟用信號(hào)可被設(shè)置到邏輯高以 啟用下拉電路720或被設(shè)置到邏輯低以停用下拉電路。N-FET 724a到7241分別接收L 個(gè)加速器選擇信號(hào)Accl到AccL。每一加速器選擇信號(hào)可被設(shè)置到邏輯高以啟用關(guān)聯(lián)的 N-FET對(duì)或設(shè)置到邏輯低以停用N-FET對(duì)。被啟用的每一 N-FET對(duì)提供額外下拉且因 此加速用于虛設(shè)位線(xiàn)的放電時(shí)間。N-FET的尺寸確定下拉能力。L對(duì)N-FET可具有(a) 相同尺寸以用于溫度計(jì)解碼，(b)不同尺寸以用于二進(jìn)制解碼，或(c)溫度計(jì)解碼與 二進(jìn)制解碼的組合(例如，針對(duì)預(yù)定數(shù)目的LSB的溫度計(jì)解碼和針對(duì)剩余MSB的二進(jìn) 制解碼)。 —
反相緩沖器730包括被耦合作為反相器的P-FET 732和N-FET 734。緩沖器730使 其輸入耦合到虛設(shè)位線(xiàn)且使其輸出將就緒信號(hào)提供到圖2中的讀出放大器驅(qū)動(dòng)器262。
圖8展示圖2中的時(shí)序控制電路160內(nèi)的讀出放大器驅(qū)動(dòng)器262的設(shè)計(jì)的示意圖。 在此設(shè)計(jì)中，驅(qū)動(dòng)器262包括用于N個(gè)位線(xiàn)的N個(gè)讀出放大器170的N個(gè)2輸入"與" 門(mén)810a到810n。每一"與"門(mén)810接收來(lái)自加速電路260的就緒信號(hào)和來(lái)自解碼器110 的用于關(guān)聯(lián)讀出放大器的選擇信號(hào)SA—sd且產(chǎn)生用于所述關(guān)聯(lián)讀出放大器的啟用信號(hào) 8八_￡11?？赏ㄟ^(guò)啟動(dòng)SA一enl到SA一enN信號(hào)中的選定者而啟用一個(gè)或一個(gè)以上讀出放大 器。
通過(guò)就緒信號(hào)來(lái)確定啟用信號(hào)的時(shí)序?？稍O(shè)置就緒信號(hào)的時(shí)序，使得啟用信號(hào)盡可
能早地啟動(dòng)讀出放大器，同時(shí)確保對(duì)位線(xiàn)上的電壓的可靠檢測(cè)。可在制造期間(例如)
通過(guò)將已知數(shù)據(jù)圖案寫(xiě)入到存儲(chǔ)器陣列150中以及使用對(duì)應(yīng)于正被啟動(dòng)的Acc信號(hào)的不
同組合的不同加速器設(shè)置來(lái)讀取所述數(shù)據(jù)圖案，而確定用于所述就緒信號(hào)的正確時(shí)序。
13可保存提供最佳性能的加速器設(shè)置并將其用于隨后的存儲(chǔ)器讀取操作。也可在現(xiàn)場(chǎng)使用 期間設(shè)置就緒信號(hào)的時(shí)序。
圖9展示用于存儲(chǔ)器讀取的時(shí)序圖。最初將預(yù)充電信號(hào)BL』reb帶到邏輯低以將虛 設(shè)位線(xiàn)DBL預(yù)充電到邏輯高。接著將A0或A1信號(hào)設(shè)置為邏輯高。在^的延遲之后， 虛設(shè)字線(xiàn)驅(qū)動(dòng)器222在虛設(shè)字線(xiàn)DWL上提供邏輯高。虛設(shè)字線(xiàn)上的此邏輯高選擇圖3 中的虛設(shè)列中的最上方四個(gè)虛設(shè)單元，其存儲(chǔ)邏輯低且對(duì)虛設(shè)位線(xiàn)DBL進(jìn)行放電。在 Tdw的延遲之后，虛設(shè)位線(xiàn)上的電壓達(dá)到邏輯低觸發(fā)電壓，且反相緩沖器730感測(cè)邏輯 低并提供就緒信號(hào)上的邏輯高。在Ten的額外延遲之后，用于每一選定位線(xiàn)的SA—en信 號(hào)轉(zhuǎn)變到邏輯高。加速器啟用信號(hào)Acc一en可與虛設(shè)字線(xiàn)對(duì)準(zhǔn)，如圖9中所示。
從A0/A1信號(hào)到SA—en信號(hào)的總延遲由以下構(gòu)成(a)從A0/A1信號(hào)到DWL的延
遲Tdr，其是固定的；(b)從DWL到就緒信號(hào)的延遲Tdb,，其是可配置的；和(C)從就
緒信號(hào)到SA—en信號(hào)的延遲Ten，其也是固定的?？赏ㄟ^(guò)啟用圖7中的下拉電路720中的 不同對(duì)N-FET 722和724來(lái)改變DWL與就緒信號(hào)之間的延遲T^?？稍O(shè)置延遲T則使得 控制路徑的延遲與數(shù)據(jù)路徑的延遲匹配。
圖IO展示用于執(zhí)行存儲(chǔ)器讀取的過(guò)程1000。啟動(dòng)虛設(shè)字線(xiàn)以選擇至少一個(gè)虛設(shè)單 元(方框1012)。啟動(dòng)正規(guī)字線(xiàn)以選擇一行存儲(chǔ)器單元(方框1014)。使用所述至少一 個(gè)虛設(shè)單元來(lái)驅(qū)動(dòng)虛設(shè)位線(xiàn)(方框1016)。部分基于所述虛設(shè)位線(xiàn)而產(chǎn)生具有可配置延 遲的就緒信號(hào)(方框1018)?？?例如)通過(guò)使用多個(gè)晶體管中的選定者來(lái)驅(qū)動(dòng)虛設(shè)位 線(xiàn)以獲得用于虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)而獲得此可配置延遲?；诰途w信號(hào)而產(chǎn)生至少一個(gè) 啟用信號(hào)(方框1020)。使用所述至少一個(gè)啟用信號(hào)來(lái)感測(cè)耦合到所述行存儲(chǔ)器單元中 的至少一個(gè)存儲(chǔ)器單元的至少一個(gè)正規(guī)位線(xiàn)(方框1022)。
如圖2中所示，控制路徑比數(shù)據(jù)路徑具有更多電路。虛設(shè)字線(xiàn)驅(qū)動(dòng)器222可與正規(guī) 字線(xiàn)驅(qū)動(dòng)器220 (例如，如上文針對(duì)圖5和圖6所描述)匹配。虛設(shè)字線(xiàn)上的負(fù)載可與 每一正規(guī)字線(xiàn)上的負(fù)載匹配，且虛設(shè)位線(xiàn)上的負(fù)載可與每一正規(guī)位線(xiàn)上的負(fù)載(例如， 如上文針對(duì)圖3所描述)匹配。讀出放大器驅(qū)動(dòng)器262導(dǎo)致用于控制路徑的額外延遲。 可通過(guò)以下方法來(lái)慮及此延遲(a)使用多個(gè)(例如，四個(gè))虛設(shè)單元來(lái)驅(qū)動(dòng)虛設(shè)位線(xiàn)； 和(b)使用加速器電路260來(lái)加速對(duì)虛設(shè)位線(xiàn)的放電。加速器電路260可提供可用于 使控制路徑的時(shí)序與數(shù)據(jù)路徑的時(shí)序?qū)?zhǔn)的可配置延遲。
數(shù)據(jù)路徑的延遲可由于IC工藝變化而在存儲(chǔ)器裝置之間廣泛變化。當(dāng)IC制造技術(shù) 不斷改進(jìn)且晶體管大小不斷縮小時(shí)，延遲變化可更加嚴(yán)重。這是因?yàn)榫w管(尤其是那 些用于存儲(chǔ)器單元的晶體管)通常以最小的可能大小進(jìn)行設(shè)計(jì)且因此易受工藝變化的影響。虛設(shè)字線(xiàn)驅(qū)動(dòng)器與正規(guī)字線(xiàn)驅(qū)動(dòng)器、虛設(shè)字線(xiàn)與正規(guī)字線(xiàn)以及虛設(shè)位線(xiàn)與正規(guī)位線(xiàn) 的匹配減小控制路徑與數(shù)據(jù)路徑之間的延遲變化?？墒褂谜麛?shù)數(shù)目的虛設(shè)單元來(lái)慮及延 遲變化以及控制路徑中的額外電路?？墒褂眉铀倨麟娐?60來(lái)提供精細(xì)的時(shí)序調(diào)整。舉 例來(lái)說(shuō)，如果需要4.5個(gè)虛設(shè)單元來(lái)使控制路徑的時(shí)序與數(shù)據(jù)路徑的時(shí)序匹配，則可使 用四個(gè)虛設(shè)單元來(lái)對(duì)虛設(shè)位線(xiàn)進(jìn)行放電，且加速器電路260可提供對(duì)應(yīng)于0.5個(gè)虛設(shè)單 元的驅(qū)動(dòng)能力。
可通過(guò)使用加速器電路260來(lái)應(yīng)用用于虛設(shè)字線(xiàn)的可變驅(qū)動(dòng)而獲得控制路徑中的可 配置延遲。也可通過(guò)啟動(dòng)不同數(shù)目的虛設(shè)單元來(lái)驅(qū)動(dòng)虛設(shè)位線(xiàn)而獲得可配置延遲。也可 使用控制路徑中的可變延遲線(xiàn)和/或經(jīng)由某一其它手段來(lái)獲得可配置延遲。
可將本文中所描述的存儲(chǔ)器裝置用于無(wú)線(xiàn)通信、計(jì)算、網(wǎng)絡(luò)連接、個(gè)人電子設(shè)備等
等?？蓪⒋鎯?chǔ)器裝置實(shí)施為獨(dú)立裝置或可將其嵌入于處理器、數(shù)字信號(hào)處理器(DSP)、 精簡(jiǎn)指令集計(jì)算機(jī)(RISC)、高級(jí)RISC機(jī)器(ARM)、圖形處理器、圖形處理單元(GPU)、 控制器、微處理器等等內(nèi)。下文描述了存儲(chǔ)器裝置用于無(wú)線(xiàn)通信裝置的示范性使用。
圖11展示無(wú)線(xiàn)通信系統(tǒng)中的無(wú)線(xiàn)裝置1100的方框圖。無(wú)線(xiàn)裝置1100可為蜂窩式 電話(huà)、終端、手機(jī)、個(gè)人數(shù)字助理(PDA)或某一其它裝置。無(wú)線(xiàn)通信系統(tǒng)可為碼分多 址(CDMA)系統(tǒng)、全球移動(dòng)通信系統(tǒng)(GSM)系統(tǒng)或某一其它系統(tǒng)。
無(wú)線(xiàn)裝置1100能夠經(jīng)由接收路徑和傳輸路徑而提供雙向通信。在接收路徑上，由 基站傳輸?shù)男盘?hào)被天線(xiàn)1112接收且被提供到接收器(RCVR) 1114。接收器1114調(diào)節(jié) 并數(shù)字化所接收的信號(hào)且將樣本提供到數(shù)字部分1120以用于進(jìn)一步處理。在傳輸路徑 上，傳輸器(TMTR) 1116從數(shù)字部分1120接收待傳輸?shù)臄?shù)據(jù)、處理并調(diào)節(jié)數(shù)據(jù)且產(chǎn)生 調(diào)制信號(hào)，所述調(diào)制信號(hào)經(jīng)由天線(xiàn)1112而被傳輸?shù)交尽?br> 數(shù)字部分1120包括各種處理、接口和存儲(chǔ)器單元，例如調(diào)制解調(diào)器處理器1122、 視頻處理器1124、控制器/處理器1126、顯示器處理器1128、 ARM/DSP 1132、圖形處 理器1134、內(nèi)部存儲(chǔ)器1136和外部總線(xiàn)接口 (EBI) 1138。調(diào)制解調(diào)器處理器1122執(zhí) 行處理以用于數(shù)據(jù)傳輸和接收(例如，編碼、調(diào)制、解調(diào)和解碼)。視頻處理器1124對(duì) 用于視頻應(yīng)用(例如攝像機(jī)、視頻重放和視頻會(huì)議)的視頻內(nèi)容(例如，靜態(tài)圖像、移 動(dòng)視頻和移動(dòng)文本)執(zhí)行處理?？刂破?處理器1126可引導(dǎo)數(shù)字部分1120內(nèi)的各種處理 和接口單元的操作。顯示處理器1128執(zhí)行處理以促進(jìn)視頻、圖形和文本在顯示單元1130 上的顯示。ARM/DSP 1132可執(zhí)行各種類(lèi)型的用于無(wú)線(xiàn)裝置1100的處理。圖形處理器 1134執(zhí)行(例如)用于圖形、視頻游戲等等的圖形處理。內(nèi)部存儲(chǔ)器1136存儲(chǔ)數(shù)據(jù)和/ 或指令以用于數(shù)字部分1120內(nèi)的各種單元。EBI 1138促進(jìn)數(shù)據(jù)在數(shù)字部分1120 (例如，內(nèi)部存儲(chǔ)器1136)與主存儲(chǔ)器1140之間的傳遞。
處理器1122到1134中的每一者可包括嵌入式存儲(chǔ)器，可如上文所描述來(lái)實(shí)施所述 嵌入式存儲(chǔ)器。也可如上文所描述來(lái)實(shí)施內(nèi)部存儲(chǔ)器1136和主存儲(chǔ)器1140?？墒褂靡?個(gè)或一個(gè)以上專(zhuān)用集成電路(ASIC)和/或某其它類(lèi)型的集成電路(IC)來(lái)實(shí)施數(shù)字部 分1120。
可將本文中所描述的存儲(chǔ)器裝置實(shí)施于各種硬件單元(例如存儲(chǔ)器IC、 ASIC、 DSP、 數(shù)字信號(hào)處理裝置(DSPD)、可編程邏輯裝置(PLD)、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、 控制器、處理器和其它電子裝置)中。也可以各種IC處理技術(shù)(例如CMOS、 N-MOS、 P-MOS、雙極CMOS (Bi-CMOS)、雙極等等)來(lái)制造存儲(chǔ)器裝置。CMOS技術(shù)可在同 一 IC電路小片上制造N-FET與P-FET兩者，而N-MOS技術(shù)可僅制造N-FET且P-MOS 技術(shù)可僅制造P-FET?？墒褂萌魏窝b置大小技術(shù)(例如，130納米(nm)、 65 nm、 30 nm 等等)來(lái)制造存儲(chǔ)器裝置。
提供本發(fā)明的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。所屬領(lǐng) 域的技術(shù)人員將容易明白對(duì)本發(fā)明的各種修改，且在不脫離本發(fā)明的精神或范圍的情況 下，可將本文中所界定的一般原理應(yīng)用于其它變化。因此，本發(fā)明并非意欲受限于本文
中所示的實(shí)例，而將賦予本發(fā)明與本文中所揭示的原理和新穎特征一致的最廣泛范圍。
1權(quán)利要求
1. 一種集成電路，其包含存儲(chǔ)器陣列，其包含多行和多列存儲(chǔ)器單元以及列虛設(shè)單元；多個(gè)讀出放大器，其耦合到用于所述多列存儲(chǔ)器單元的多個(gè)位線(xiàn)；以及時(shí)序控制電路，其經(jīng)配置以產(chǎn)生用于所述多個(gè)讀出放大器的啟用信號(hào)，所述啟用信號(hào)具有部分基于所述列虛設(shè)單元而確定的可配置延遲。
2. 根據(jù)權(quán)利要求1所述的集成電路，其中所述時(shí)序控制電路包含加速電路，其耦合到用于所述列虛設(shè)單元的虛設(shè)位線(xiàn)且經(jīng)配置以提供用于所述虛 設(shè)位線(xiàn)的可變驅(qū)動(dòng)，以獲得用于所述啟用信號(hào)的可配置延遲。
3. 根據(jù)權(quán)利要求2所述的集成電路，其中所述加速電路包含多個(gè)晶體管，所述晶體管 是可選擇的，以提供用于所述虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)。
4. 根據(jù)權(quán)利要求3所述的集成電路，其中所述多個(gè)晶體管中的選定者經(jīng)啟用以使所述 啟用信號(hào)的時(shí)序與所述多個(gè)位線(xiàn)的時(shí)序?qū)?zhǔn)。
5. 根據(jù)權(quán)利要求2所述的集成電路，其中所述加速電路是可配置的，以提供比由一個(gè) 虛設(shè)單元提供的延遲小的延遲。
6. 根據(jù)權(quán)利要求2所述的集成電路，其中所述加速電路包含多個(gè)N溝道場(chǎng)效晶體管 (N-FET)，所述N-FET是可選擇的，以提供用于所述虛設(shè)位線(xiàn)的可變下拉。
7. 根據(jù)權(quán)利要求2所述的集成電路，其中所述時(shí)序控制電路進(jìn)一步包含多個(gè)驅(qū)動(dòng)器，其經(jīng)配置以從所述加速電路接收具有可配置延遲的就緒信號(hào)且基于 所述就緒信號(hào)產(chǎn)生所述啟用信號(hào)。
8. 根據(jù)權(quán)利要求1所述的集成電路，其進(jìn)一步包含多個(gè)字線(xiàn)驅(qū)動(dòng)器，其經(jīng)配置以驅(qū)動(dòng)用于所述多行存儲(chǔ)器單元的多個(gè)字線(xiàn)；以及 虛設(shè)字線(xiàn)驅(qū)動(dòng)器，其經(jīng)配置以驅(qū)動(dòng)用于所述列虛設(shè)單元中的至少一個(gè)虛設(shè)單元的 虛設(shè)字線(xiàn)。
9. 根據(jù)權(quán)利要求8所述的集成電路，其中所述虛設(shè)字線(xiàn)驅(qū)動(dòng)器在延遲方面與所述多個(gè) 字線(xiàn)驅(qū)動(dòng)器中的每一者匹配。
10. 根據(jù)權(quán)利要求8所述的集成電路，其中所述虛設(shè)字線(xiàn)上的負(fù)載與所述多個(gè)字線(xiàn)中的 每一者上的負(fù)載匹配。
11. 根據(jù)權(quán)利要求l所述的集成電路，其中所述存儲(chǔ)器陣列進(jìn)一步包含行虛設(shè)單元。
12. 根據(jù)權(quán)利要求1所述的集成電路，其中所述存儲(chǔ)器單元和所述虛設(shè)單元是使用相等 數(shù)目的晶體管實(shí)施的。
13. 根據(jù)權(quán)利要求1所述的集成電路，其中所述列虛設(shè)單元耦合到虛設(shè)位線(xiàn)，且其中預(yù) 定數(shù)目的虛設(shè)單元經(jīng)配置以驅(qū)動(dòng)所述虛設(shè)位線(xiàn)。
14. 根據(jù)權(quán)利要求13所述的集成電路，其中驅(qū)動(dòng)所述虛設(shè)位線(xiàn)的所述虛設(shè)單元經(jīng)配置 以存儲(chǔ)預(yù)定邏輯值。
15. 根據(jù)權(quán)利要求1所述的集成電路，其中所述列虛設(shè)單元耦合到虛設(shè)位線(xiàn)，且其中所 述虛設(shè)位線(xiàn)上的負(fù)載與所述多個(gè)位線(xiàn)中的每一者上的負(fù)載匹配。
16. 根據(jù)權(quán)利要求1所述的集成電路，其中所述存儲(chǔ)器陣列是用于靜態(tài)隨機(jī)存取存儲(chǔ)器 (SRAM)。
17. —種存儲(chǔ)器裝置，其包含存儲(chǔ)器陣列，其包含多行和多列存儲(chǔ)器單元以及列虛設(shè)單元；多個(gè)讀出放大器，其耦合到用于所述多列存儲(chǔ)器單元的多個(gè)位線(xiàn)；以及 時(shí)序控制電路，其經(jīng)配置以產(chǎn)生用于所述多個(gè)讀出放大器的啟用信號(hào)，所述啟用 信號(hào)具有部分基于所述列虛設(shè)單元而確定的可配置延遲。
18.根據(jù)權(quán)利要求n所述的存儲(chǔ)器裝置，其中所述時(shí)序控制電路包含加速電路，其耦合到用于所述列虛設(shè)單元的虛設(shè)位線(xiàn)且經(jīng)配置以提供用于所述虛 設(shè)位線(xiàn)的可變驅(qū)動(dòng)以獲得用于所述啟用信號(hào)的所述可配置延遲。
19. 根據(jù)權(quán)利要求17所述的存儲(chǔ)器裝置，其中所述列虛設(shè)單元耦合到虛設(shè)位線(xiàn)，且其 中所述虛設(shè)位線(xiàn)上的負(fù)載與所述多個(gè)位線(xiàn)中的每一者上的負(fù)載匹配。
20. —種集成電路，其包含至少一個(gè)字線(xiàn)驅(qū)動(dòng)器，其經(jīng)配置以驅(qū)動(dòng)用于至少一行存儲(chǔ)器單元的至少一個(gè)字 線(xiàn)；以及虛設(shè)字線(xiàn)驅(qū)動(dòng)器，其經(jīng)配置以驅(qū)動(dòng)用于至少一個(gè)虛設(shè)單元的虛設(shè)字線(xiàn)，所述虛設(shè) 字線(xiàn)驅(qū)動(dòng)器在延遲方面與所述至少一個(gè)字線(xiàn)驅(qū)動(dòng)器中的每一者匹配。
21. 根據(jù)權(quán)利要求20所述的集成電路，其中所述至少一個(gè)字線(xiàn)驅(qū)動(dòng)器中的每一者包含在所述字線(xiàn)驅(qū)動(dòng)器被啟用時(shí)接通 的N個(gè)堆疊的晶體管，其中N大于一，且其中所述虛設(shè)字線(xiàn)驅(qū)動(dòng)器包含N個(gè)堆疊的晶體管以匹配每一字線(xiàn)驅(qū)動(dòng)器中的所述 N個(gè)堆疊的晶體管。
22. —種無(wú)線(xiàn)裝置，其包含處理器，其操作以執(zhí)行用于所述無(wú)線(xiàn)裝置的處理；以及存儲(chǔ)器裝置，其包含存儲(chǔ)器陣列，其包含多行和多列存儲(chǔ)器單元以及列虛設(shè)單元， 多個(gè)讀出放大器，其耦合到用于所述多列存儲(chǔ)器單元的多個(gè)位線(xiàn)，以及 時(shí)序控制電路，其經(jīng)配置以產(chǎn)生用于所述多個(gè)讀出放大器的啟用信號(hào)，所述啟用信號(hào)具有部分基于所述列虛設(shè)單元而確定的可配置延遲。
23. 根據(jù)權(quán)利要求22所述的無(wú)線(xiàn)裝置，其中所述處理器和所述存儲(chǔ)器裝置被制造在單 一集成電路上。
24. —種讀取存儲(chǔ)器裝置的方法，其包含啟動(dòng)虛設(shè)字線(xiàn)以選擇至少一個(gè)虛設(shè)單元；啟動(dòng)正規(guī)字線(xiàn)以選擇一行存儲(chǔ)器單元；使用所述至少一個(gè)虛設(shè)單元來(lái)驅(qū)動(dòng)虛設(shè)位線(xiàn)；產(chǎn)生基于所述虛設(shè)位線(xiàn)且具有可配置延遲的至少一個(gè)啟用信號(hào)；以及使用所述至少一個(gè)啟用信號(hào)來(lái)感測(cè)耦合到所述行存儲(chǔ)器單元中的至少一個(gè)存儲(chǔ) 器單元的至少一個(gè)正規(guī)位線(xiàn)。
25. 根據(jù)權(quán)利要求24所述的方法，其進(jìn)一步包含-使用多個(gè)晶體管中的選定者來(lái)驅(qū)動(dòng)所述虛設(shè)位線(xiàn)以獲得用于所述虛設(shè)位線(xiàn)的可 變驅(qū)動(dòng)；以及產(chǎn)生具有由所述多個(gè)晶體管中的所述選定者確定的可配置延遲的就緒信號(hào)，且其 中基于所述就緒信號(hào)產(chǎn)生所述至少一個(gè)啟用信號(hào)。
26. —種設(shè)備，其包含用于啟動(dòng)虛設(shè)字線(xiàn)以選擇至少一個(gè)虛設(shè)單元的裝置；用于啟動(dòng)正規(guī)字線(xiàn)以選擇一行存儲(chǔ)器單元的裝置；用于使用所述至少一個(gè)虛設(shè)單元來(lái)驅(qū)動(dòng)虛設(shè)位線(xiàn)的裝置；用于產(chǎn)生基于所述虛設(shè)位線(xiàn)且具有可配置延遲的至少一個(gè)啟用信號(hào)的裝置；以及用于使用所述至少一個(gè)啟用信號(hào)來(lái)感測(cè)耦合到所述行存儲(chǔ)器單元中的至少一個(gè) 存儲(chǔ)器單元的至少一個(gè)正規(guī)位線(xiàn)的裝置。
27. 根據(jù)權(quán)利要求26所述的設(shè)備，其進(jìn)一步包含用于使用多個(gè)晶體管中的選定者來(lái)驅(qū)動(dòng)所述虛設(shè)位線(xiàn)以獲得用于所述虛設(shè)位線(xiàn) 的可變驅(qū)動(dòng)的裝置；以及用于產(chǎn)生具有由所述多個(gè)晶體管中的所述選定者確定的可配置延遲的就緒信號(hào) 的裝置，且其中基于所述就緒信號(hào)產(chǎn)生所述至少一個(gè)啟用信號(hào)。
全文摘要
本發(fā)明描述一種具有可配置延遲跟蹤的存儲(chǔ)器裝置。所述存儲(chǔ)器裝置包括M個(gè)正規(guī)字線(xiàn)驅(qū)動(dòng)器、虛設(shè)字線(xiàn)驅(qū)動(dòng)器、存儲(chǔ)器陣列、N個(gè)讀出放大器和時(shí)序控制電路。所述存儲(chǔ)器陣列包括M行和N列存儲(chǔ)器單元以及列虛設(shè)單元。所述字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)用于所述行存儲(chǔ)器單元的字線(xiàn)。所述虛設(shè)字線(xiàn)驅(qū)動(dòng)器驅(qū)動(dòng)用于所述列虛設(shè)單元中的至少一個(gè)虛設(shè)單元的虛設(shè)字線(xiàn)。所述時(shí)序控制電路產(chǎn)生具有可配置延遲的啟用信號(hào)，可使用加速電路獲得所述可配置延遲，所述加速電路提供用于耦合到所述列存儲(chǔ)器單元的虛設(shè)位線(xiàn)的可變驅(qū)動(dòng)。所述讀出放大器基于所述啟用信號(hào)檢測(cè)用于所述列存儲(chǔ)器單元的位線(xiàn)。
文檔編號(hào)G11C7/08GK101523500SQ200780037949
公開(kāi)日2009年9月2日 申請(qǐng)日期2007年10月25日 優(yōu)先權(quán)日2006年10月25日
發(fā)明者楊賽森, 金圣克, 伊 韓 申請(qǐng)人:高通股份有限公司